CN107196657A - 单斜和逐次逼近相结合的列级模数转换器 - Google Patents

Abstract

本发明涉及CMOS集成电路领域，为提出一种结合SSADC和SAR‑ADC的模数转换器，使得SAR‑ADC中的一部分DAC功能由芯片级SSADC实现，大幅度减少SAR‑ADC的面积，使列级ADC具有转换速率快、面积小、精度高的特点。本发明采用的技术方案是，单斜和逐次逼近相结合的列级模数转换器，设列级模数转换器为N位ADC，粗量化P位，细量化Q位，由粗斜坡产生器、基准电路、控制电路、计数器、比较器、逻辑电路、存储电路、开关电路及SAR‑ADC(Successive Approximation Register Analog‑to‑Digital Converter，SAR‑ADC)电路构成。本发明主要应用于CMOS集成电路的设计制造场合。

Description

单斜和逐次逼近相结合的列级模数转换器

技术领域

本发明涉及CMOS集成电路领域，尤其涉及逐次逼近型模数转换设计和单斜型模数转换器领域。具体讲,本发明涉及单斜和逐次逼近相结合的列级模数转换器。

背景技术

单斜、逐次逼近是常用的ADC结构。单斜型模数转换器(Single-Slope Analog-to-Digital Converter，SSADC)有面积小、精度高的优点，但是其需要2^N个时钟周期(其中N位ADC位数)，速度较慢直接影响了其在高速读出电路当中的应用。传统的SSADC结构如图1所示，由比较器、斜坡发生器、计数器和寄存器四部分组成。而逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter，SAR-ADC)有着高速，低功耗的优点。传统的SAR-ADC结构如图2所示，由数模转换器(Digital-to-AnalogConverter，DAC)，比较器和逻辑模块三部分组成。在列级电路中，其DAC面积较大，极大地影响了SAR-ADC的应用。

对于Q位ADC来说，其SAR-ADC中分段式DAC电容阵列的原理图如图3所示，分为低s位和高k位。用(V_refl，V_refh)表示SAR-ADC的量程。V_cm表示参考电压，等于1/2V_ref，S_i(i＝1,2,..,k+s)为开关，C_i(i＝1,2,..,k+s)为DAC中的电容，V_in表示输入信号，V_out表示输出信号，DAC采用传统二进制结构，共需要2^k+2^s-1个单位电容。

发明内容

为克服现有技术的不足，针对列级SAR-ADC中DAC面积较大和SSADC速度较慢的问题，本发明旨在提出一种结合SSADC和SAR-ADC的模数转换器，使得SAR-ADC中的一部分DAC功能由芯片级SSADC实现，大幅度减少SAR-ADC的面积，使列级ADC具有转换速率快、面积小、精度高的特点。本发明采用的技术方案是，单斜和逐次逼近相结合的列级模数转换器，设列级模数转换器为N位ADC，粗量化P位，细量化Q位，由粗斜坡产生器、基准电路、控制电路、计数器、比较器、逻辑电路、存储电路、开关电路及SAR-ADC(Successive ApproximationRegister Analog-to-Digital Converter，SAR-ADC)电路构成，其中粗斜坡产生器、基准电路、控制电路及计数器为共用电路，而比较器、逻辑电路、存储电路、开关电路及SAR-ADC电路为列级电路；粗斜坡产生器受到控制电路及计数器模块的控制，产生2^P个台阶的信号，并与各列模拟信号进行比较，比较器的输出接入到逻辑电路及存储电路模块当中；而基准电路会产生2^P+1个基准电压，接入开关电路之中，并连接在SAR-ADC的量程输入信号上，而开关的关断受到逻辑电路及存储电路模块的控制。

工作原理为：分为两个模数转换阶段：粗量化阶段和细量化阶段；在粗量化阶段，所有的模拟信号进入比较器当中与一个P位粗量化斜坡做比较；当比较器输出翻转时，计数器的值被存到列寄存器中作为粗量化结果，控制开关电路当中相应的开关闭合；接着进入细量化阶段，各参考电压将整个量化范围V_ref＝V_refh-V_refl等分为2^P个细量化区间，每个区间的范围为ΔV_C＝V_ref/2^P；V_refh为高参考电压，V_refl为低参考电压，基准电路生成细量化所需的2^P+1个电压信号，并通过开关电路进入到SAR-ADC中作为量程范围；之后，模拟信号进入SAR-ADC模块中采用逐次逼近方法进行量化；最终将粗量化和细量化的结果结合便能够得到最终的结果。

本发明的特点及有益效果是：

相对于传统的SAR-ADC其大幅度减少了DAC部分的面积，而且其量化时间没有大幅度提高；相对于传统的SSADC则大幅度提高了其速度，同时降低了其缓冲器等电路的压力。

附图说明：

图1 SSADC结构示意图。

图2 SAR-ADC结构示意图。

图3 SAR-ADC中DAC原理图。

图4单斜和逐次逼近相结合的列级模数转换器结构示意图。

图5单斜和逐次逼近相结合的列级模数转换器两步量化过程。

具体实施方式

本发明是将SSADC和SAR-ADC的基本原理结合起来构成，而在结合的基础上，利用两者的优点，使列级ADC具有转换速率快、面积小、精度高的特点。而具体实现过程中，则创新性地将两个DAC结构进行结合，实现目标功能。

以N位ADC为例，粗量化P位，细量化Q位。ADC的结构示意图如图4所示，由粗斜坡产生器、基准电路、控制电路及计数器、比较器、逻辑电路及存储电路、开关电路及SAR-ADC电路构成，其中粗斜坡产生器、基准电路、控制电路及计数器为共用电路，而比较器、逻辑电路及存储电路、开关电路及SAR-ADC电路为列级电路。粗斜坡产生器受到控制电路及计数器模块的控制，产生2^P个台阶的信号，并与各列模拟信号进行比较，比较器的输出接入到逻辑电路及存储电路模块当中。而基准电路会产生2^P+1个基准电压，接入开关电路之中，并连接在SAR-ADC的量程输入信号上，而开关的关断受到逻辑电路及存储电路模块的控制。

本发明提出的ADC工作原理为：分为两个模数转换阶段：粗量化阶段和细量化阶段。在粗量化阶段，所有的模拟信号进入比较器当中与一个P位粗量化斜坡做比较。当比较器输出翻转时，计数器的值被存到列寄存器中作为粗量化结果，控制开关电路当中相应的开关闭合。接着进入细量化阶段，各参考电压将整个量化范围(V_ref＝V_refh-V_refl)等分为2^P个细量化区间，V_refh为高参考电压，V_refl为低参考电压，每个区间的范围为ΔV_C＝V_ref/2^P。基准电路生成细量化所需的2^P+1个电压信号，并通过开关电路进入到SAR-ADC中作为量程范围。之后，模拟信号进入SAR-ADC模块中采用逐次逼近方法进行量化。最终将粗量化和细量化的结果结合便能够得到最终的结果。

一次模数转换中，粗量化阶段需要2^P个时钟周期，细量化阶段需要Q+2个时钟周期，共需要2^P+Q+2个时钟周期，而SSADC需要2^P+Q个时钟周期，所以该ADC远远快于一般的单斜ADC。而在列级电路当中，该ADC共需要2^k+2^s-1个单位电容，而一般的SAR-ADC需要至少2^{N /2+1}-1个电容，所以该ADC相对于SAR-ADC具有面积较小的优点。

以12位SS/SAR-ADC为例，分为4位粗量化和8位细量化，其工作过程如图5所示，芯片级DAC产生16个台阶的斜坡信号，并在每一列的比较器中与量化信号进行比较，得出粗量化结果。在电源为3.3/0V情况下，V_cm表示参考电压，设置为1.65V。C为单位电容，为100fF。在每一列ADC当中共需要31个单位电容。ADC总量化量程位0.7-2.3V，基准电路提供17个基准电压(0.7，0.8，……，2.3),比传统的SAR-ADC节约3/4面积。

Claims (2)

1.一种单斜和逐次逼近相结合的列级模数转换器，其特征是，设列级模数转换器为N位ADC，粗量化P位，细量化Q位，由粗斜坡产生器、基准电路、控制电路、计数器、比较器、逻辑电路、存储电路、开关电路及SAR-ADC(Successive Approximation Register Analog-to-Digital Converter，SAR-ADC)电路构成，其中粗斜坡产生器、基准电路、控制电路及计数器为共用电路，而比较器、逻辑电路、存储电路、开关电路及SAR-ADC电路为列级电路；粗斜坡产生器受到控制电路及计数器模块的控制，产生2^P个台阶的信号，并与各列模拟信号进行比较，比较器的输出接入到逻辑电路及存储电路模块当中；而基准电路会产生2^P+1个基准电压，接入开关电路之中，并连接在SAR-ADC的量程输入信号上，而开关的关断受到逻辑电路及存储电路模块的控制。

2.如权利要求1所述的单斜和逐次逼近相结合的列级模数转换器，其特征是，工作原理为：分为两个模数转换阶段：粗量化阶段和细量化阶段；在粗量化阶段，所有的模拟信号进入比较器当中与一个P位粗量化斜坡做比较；当比较器输出翻转时，计数器的值被存到列寄存器中作为粗量化结果，控制开关电路当中相应的开关闭合；接着进入细量化阶段，各参考电压将整个量化范围V_ref＝V_refh-V_refl等分为2^P个细量化区间，每个区间的范围为ΔV_C＝V_ref/2^P；V_refh为高参考电压，V_refl为低参考电压，基准电路生成细量化所需的2^P+1个电压信号，并通过开关电路进入到SAR-ADC中作为量程范围；之后，模拟信号进入SAR-ADC模块中采用逐次逼近方法进行量化；最终将粗量化和细量化的结果结合便能够得到最终的结果。