CN105375926A - 伪差分电容型逐次逼近模数转换器 - Google Patents

Abstract

本发明公开了一种伪差分电容型逐次逼近模数转换器，包括第一和二电容阵列，第一电容阵列包括第一段子电容阵列和低位段子电容阵列。第二电容阵列比第一段子电容阵列的电容位数多一个，第二电容阵列的最高位电容到次低位电容依次和相同位的第一段子电容阵列的电容大小相等并组成差分权重位电容。模数转换过程中，首先从第一段子电容阵列的最高位到最低位进行逐位的差分权重位的模数转换，最低位差分权重位转换完成后，将最低位差分权重位码值转换成过渡码值；过渡码值转换完成后，由第一段子电容阵列的最低位电容和低位段子电容阵列的电容组成单端权重位模式电容阵列并进行单端权重位的转换。本发明能节省芯片面积。

Description

伪差分电容型逐次逼近模数转换器

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种伪差分电容型逐次逼近模数转换器。

背景技术

逐次逼近型模数转换器(SuccessiveApproximationRegisterADC)被广泛应用于医疗设备、高速数据采集系统、数字信号处理、频谱分析、工业设备、通讯和发动机等领域。其中与精度和速度相关的重要组成部分--数模转换器(DAC)起着将参考电压(Vref)进行二分的关键性作用。纯电容型模数转换器(CDAC)因为其噪声小，制作精度高，而被广泛使用。

差分信号比单端信号有更好的抗噪声能力、更大的动态范围等优点，而被应用在高性能模数转换器中。如图1所示，是现有全差分电容型逐次逼近模数转换器电路图；包括正相电容阵列201和反相电容阵列202，比较器(COMP)203和控制逻辑电路(SARLogic)204，图1中正反相电容阵列都分为两段子电容阵列，正相电容阵列201的高位段子电容阵列由电容CPM6、CPM5、CPM4、CPM3、CPM2和CPM1，各电容的上极板都连接在一起即连接在端点PX，下极板分别通过一刀三掷开关SPM6、SPM5、SPM4、SPM3、SPM2和SPM1连接到正相输入电压VINP、参考电压VREF和地中的一个；正相电容阵列201的低位段子电容阵列由电容CPN6、CPN5、CPN4、CPN3、CPN2、CPN1和CPN0，各电容的上极板都连接在一起，下极板分别通过一刀三掷开关SPN6、SPN5、SPN4、SPN3、SPN2、SPN1和SPN0连接到正相输入电压VINP、参考电压VREF和地中的一个，高低位段子电容阵列的电容上极板通过耦合电容CPS连接在一起。反相电容阵列202的高位段子电容阵列由电容CNM6、CNM5、CNM4、CNM3、CNM2和CNM1，各电容的上极板都连接在一起即连接在端点NX，下极板分别通过一刀三掷开关SNM6、SNM5、SNM4、SNM3、SNM2和SNM1连接到反相输入电压VINN、参考电压VREF和地中的一个；反相电容阵列202的低位段子电容阵列由电容CNN6、CNN5、CNN4、CNN3、CNN2、CNN1和CNN0，各电容的上极板都连接在一起，下极板分别通过一刀三掷开关SNN6、SNN5、SNN4、SNN3、SNN2、SNN1和SNN0连接到反相输入电压VINN、参考电压VREF和地中的一个，高低位段子电容阵列的电容上极板通过耦合电容CNS连接在一起。端点PX连接到比较器203的正相输入端且通过切换开关SP连接共模电压VCM，端点NX连接到比较器203的反相输入端且通过切换开关SN连接共模电压VCM。比较器203的输出端连接到控制逻辑电路204，控制逻辑电路204输出模数转换的数字输出信号DOUT，且控制各开关，以实现状态切换。

图1中正反相电容阵列完全对称，需要较多的单位电容和开关，会占用较多的芯片面积。

发明内容

本发明所要解决的技术问题是提供一种伪差分电容型逐次逼近模数转换器，能节省芯片面积。

为解决上述技术问题，本发明提供的伪差分电容型逐次逼近模数转换器包括第一电容阵列和第二电容阵列，所述第一电容阵列包括第一段子电容阵列和一个以上的低位段子电容阵列，所述第一段子电容阵列为位数比各所述低位段子电容阵列都高；

所述第一段子电容阵列包括多位电容,各所述低位段子电容阵列包括多位电容，所述第二电容阵列的电容位数比所述第一段子电容阵列的电容位数多一个，所述第二电容阵列的最高位电容到次低位电容依次和相同位的所述第一段子电容阵列的电容大小相等并组成差分权重位电容；所述第二电容阵列的最低位电容和次低位电容大小相等。

模数转换过程中，首先从所述第一段子电容阵列的最高位到最低位进行逐位的差分权重位的模数转换，所述第一段子电容阵列的最低位差分权重位转换完成后，将所述最低位差分权重位码值转换成过渡码值；当所述最低位差分权重位码值为1时，所述过渡码值使所述第二电容阵列的次低位电容和最低位电容都接地；当所述最低位差分权重位码值为0时，所述过渡码值使所述第二电容阵列的次低位电容和最低位电容都接参考电压；

所述过渡码值转换完成后，由所述第一段子电容阵列的最低位电容和所述低位段子电容阵列的电容组成单端权重位模式电容阵列并进行单端权重位的转换。

进一步的改进是，所述第一段子电容阵列的各位电容的上极板连接在一起并作为电容正相端，所述第一段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压、参考电压和地中的一个。

同一所述低位段子电容阵列的各位电容的上极板连接在一起，同一所述低位段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压、参考电压和地中的一个。

所述第一段子电容阵列的各位电容的上极板和相邻的所述低位段子电容阵列的各位电容的上极板通过耦合电容连接，相邻的各所述低位段子电容阵列的各位电容的上极板也通过耦合电容连接。

所述第二电容阵列的各位电容的上极板连接在一起并作为电容反相端，所述第二电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压、参考电压和地中的一个。

进一步的改进是，所述电容正相端连接到比较器的正相输入端且通过一个切换开关连接到共模电平；所述电容反相端连接到所述比较器的反相输入端且通过一个切换开关连接到共模电平；所述比较器的输出端连接到控制逻辑电路，各所述一刀三掷开关和各所述切换开关由所述控制逻辑电路控制。

进一步的改进是，所述第一段子电容阵列包括6位电容，共有一个所述低位段子电容阵列且所述低位段子电容阵列包括6位电容。

进一步的改进是，所述第一段子电容阵列的最高位电容到最低位电容的大小依次为32倍单位电容、16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容和1倍单位电容；所述低位段子电容阵列的最高位电容到最低位电容的大小依次为16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容、1倍单位电容和1倍单位电容。

本发明第二电容阵列仅和第一电容阵列的处于最高位的第一段子电容阵列形成差分模数转换结构，同时将第二电容阵列的电容位数设计的比第一段子电容阵列多一个，利用多出的一位电容将第一段子电容阵列的最低位差分权重位码值转换成过渡码值，通过采用过渡码值对第二电容阵列的最低位和次低位电容的控制实现和第一段子电容阵列的最低位差分权重位码值相同的权重，从而使得第一段子电容阵列的最低位最低位电容能和低位段子电容阵列的电容组成单端权重位模式电容阵列并进行单端权重位的模数转换，所以本发明能够实现差分模式到单端模式的过渡，并不是采用全差分结构，相对于全差分电容型逐次逼近模数转换器，本发明能节省芯片面积。

同时本发明的高位段采用差分式结构，能够保留全差分电容型逐次逼近模数转换器所具有的优点，即本发明也同样能保持较好的抗噪声能力和较大的动态范围。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有全差分电容型逐次逼近模数转换器电路图；

图2是本发明实施例伪差分电容型逐次逼近模数转换器电路图；

图3是图2所示本发明实施例电路的采样阶段电路图；

图4是图2所示本发明实施例电路的最高位转换阶段电路图；

图5是图2所示本发明实施例电路的高6位转换阶段电路图；

图6是图2所示本发明实施例电路的低6位转换阶段电路图。

具体实施方式

如图2所示，是本发明实施例伪差分电容型逐次逼近模数转换器电路图；本发明实施例伪差分电容型逐次逼近模数转换器包括第一电容阵列101和第二电容阵列102，所述第一电容阵列101包括第一段子电容阵列和一个以上的低位段子电容阵列，所述第一段子电容阵列为位数比各所述低位段子电容阵列都高。

所述第一段子电容阵列包括多位电容,各所述低位段子电容阵列包括多位电容，所述第二电容阵列102的电容位数比所述第一段子电容阵列的电容位数多一个，所述第二电容阵列102的最高位电容到次低位电容依次和相同位的所述第一段子电容阵列的电容大小相等并组成差分权重位电容；所述第二电容阵列102的最低位电容和次低位电容大小相等。

模数转换过程中，首先从所述第一段子电容阵列的最高位到最低位进行逐位的差分权重位的模数转换，所述第一段子电容阵列的最低位差分权重位转换完成后，将所述最低位差分权重位码值转换成过渡码值；当所述最低位差分权重位码值为1时，所述过渡码值使所述第二电容阵列102的次低位电容和最低位电容都接地；当所述最低位差分权重位码值为0时，所述过渡码值使所述第二电容阵列102的次低位电容和最低位电容都接参考电压VREF；

所述过渡码值转换完成后，由所述第一段子电容阵列的最低位电容和所述低位段子电容阵列的电容组成单端权重位模式电容阵列并进行单端权重位的转换。

本发明实施例中，所述第一段子电容阵列的各位电容的上极板连接在一起并作为电容正相端PX，所述第一段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压VINP、参考电压VREF和地中的一个。

同一所述低位段子电容阵列的各位电容的上极板连接在一起，同一所述低位段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压VINP、参考电压VREF和地中的一个。

所述第一段子电容阵列的各位电容的上极板和相邻的所述低位段子电容阵列的各位电容的上极板通过耦合电容CPS连接，相邻的各所述低位段子电容阵列的各位电容的上极板也通过耦合电容连接。

所述第二电容阵列102的各位电容的上极板连接在一起并作为电容反相端NX，所述第二电容阵列102的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压VINN、参考电压VREF和地中的一个。

所述电容正相端PX连接到比较器103的正相输入端且通过一个切换开关SP连接到共模电平VCM；所述电容反相端NX连接到所述比较器103的反相输入端且通过一个切换开关SP连接到共模电平VCM；所述比较器103的输出端连接到控制逻辑电路104，各所述一刀三掷开关和各所述切换开关SP由所述控制逻辑电路104控制，用于完成逐次逼近模数转换。

图2所示的实例中，所述第一段子电容阵列包括6位电容，分别为电容CPM6、CPM5、CPM4、CPM3、CPM2和CPM1，各电容的下极板分别通过一刀三掷开关SPM6、SPM5、SPM4、SPM3、SPM2和SPM1连接到正相输入电压VINP、参考电压VREF和地中的一个。

共有一个所述低位段子电容阵列且所述低位段子电容阵列包括6位电容，分别为电容CPN5、CPN4、CPN3、CPN2、CPN1和CPN0，各电容的下极板分别通过一刀三掷开关SPN5、SPN4、SPN3、SPN2、SPN1和SPN0连接到正相输入电压VINP、参考电压VREF和地中的一个。

所述第二电容阵列102则包括了7位电容，分别为电容CNM6、CNM5、CNM4、CNM3、CNM2、CNM1和CNM0，各电容的下极板分别通过一刀三掷开关SNM6、SNM5、SNM4、SNM3、SNM2、SNM1和SNM1连接到反相输入电压VINN、参考电压VREF和地中的一个。

所述第一段子电容阵列的最高位电容到最低位电容的大小依次为32倍单位电容(C)即32C、16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容和1倍单位电容；所述低位段子电容阵列的最高位电容到最低位电容的大小依次为16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容、1倍单位电容和1倍单位电容。

下面说明一下本发明实施例电路的工作过程：

如图3所示，是图2所示本发明实施例电路的采样阶段电路图；在采样阶段，切换开关SP和SN闭合，节点PX和NX即电容正相端PX和电容反相端NX都接共模电压VCM，所述第一电容阵列101中的所有单刀三掷开关即一刀三掷开关都接正相输入电压VINP，所述第二电容阵列102中的所有单刀三掷开关都接反相输入电压VINN，差分输入信号即VINP-VINN被采样到所述第一电容阵列101的权重电容阵列和所述第二电容阵列102的权重电容阵列上。

如图4所示，是图2所示本发明实施例电路的最高位转换阶段电路图；采样完成后开始进行转换，转换是从最高位向最低位逐次进行转换的，开始转换后，开关SP和SN断开，控制逻辑电路104把所述第一电容阵列101的一刀三掷开关SPM6接参考电压VREF，所述第一电容阵列101的其余单刀三掷开关都接地，这样会在电容正相端PX产生VCM-(VINP-1/2VREF)的电压；同时控制逻辑电路104把所述第二电容阵列102的一刀三掷开关SNM6接地，所述第二电容阵列102的其余单刀三掷开关都接参考电压VREF，这样会在电容反相端NX产生VCM-(VINN-1/2VREF)。

比较器103比较电容正相端PX和电容反相端NX的电压大小，即-(VIP-VIN)是大于0还是小于0，并将比较器103的输出给到控制逻辑电路104。

如果-(VIP-VIN)<0，得到D12＝1，D12！则为0，最高位差分权重位码值由D12和D12！组合而成，最高位差分权重位码值的控制下会将一刀三掷开关SPM6接参考电压VREF，将一刀三掷开关SNM6接地；后续进行次高位的转换，此时需要将一刀三掷开关SPM5接参考电压VREF，将一刀三掷开关SNM5接地，即下个转换周期的电容正相端PX会产生VCM-(VINP-1/2VREF)的电压，电容反相端NX端会产生VCM-VIN的电压；

如果-(VIP-VIN)>0，得到D12＝0，D12！则为1，最高位差分权重位码值的控制下会将一刀三掷开关SPM6接地，将一刀三掷开关SNM6接参考电压VREF；后续进行次高位的转换，此时需要将一刀三掷开关SPM5接参考电压VREF，将一刀三掷开关SNM5接地，即下个转换周期的电容正相端PX产生VCM-VINP的电压，电容反相端NX产生VCM-(VIN-1/2VREF)的电压。

比较器103再比较电容正相端PX和电容反相端NX的大小，得到D11码值，和码值D11！组成次高位差分权重位码值，如图5所示。

如图5所示，是图2所示本发明实施例电路的高6位转换阶段电路图；依据上面得到D12和D11的相同方法类推，比较器103不断对比输入端，直到完成差分权重位电容CPM1和CNM1的转换，至此高位D12-D7的码值均已确定，即会得到由D7和D7！组成的最低位差分权重位码值。这时为了实现差分到单端的过渡，需要将对差分权重位电容CPM1和CNM1进行控制的最低位差分权重位码值D7和D7！转换成对电容CNM0和CNM1进行控制的过渡码值，而将电容CPM1解放出来并和后续的所述低位段子电容阵列的电容组成单端权重位模式电容阵列。

也即D7确定好的下一周期就开始进行单端模数转换，高位的电容则按照得到的码值设定，也即：下一周期将一刀三掷开关SPM1接参考VREF，如果D7＝1，将一刀三掷开关SNM0和一刀三掷开关SNM1都接地；如果D7＝0，将一刀三掷开关SNM0和一刀三掷开关SNM1都接参考电压VREF。设置好后，比较器103比较输入端，得到D6码值，也即码值D6开始为单端模式，如图6所示。

如图6所示，是图2所示本发明实施例电路的低6位转换阶段电路图。

由于码值D6转换已经完成，下面将会进行计算D5的转换，即：下一周期将一刀三掷开关SPN5接参考电压VREF，如果D6＝1，将一刀三掷开关SPM1接VREF；如果D6＝0，将一刀三掷开关SPM1接地。比较器103比较输入端，得到D5码值。

再下一周期将一刀三掷开关SPN4接参考电压VREF，如果D5＝1，将一刀三掷开关SPN5接参考电压VREF；如果D5＝0，将一刀三掷开关SPN5接地。比较器103比较输入端，得到D4码值。

以此类推，比较器103不断对比输入端，直到完成最低权重位即电容CPN1的转换，至此D12-D1的码值均已确定，差分逐次逼近模数转换完成。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (5)

1.一种伪差分电容型逐次逼近模数转换器，特征在于，包括第一电容阵列和第二电容阵列，所述第一电容阵列包括第一段子电容阵列和一个以上的低位段子电容阵列，所述第一段子电容阵列为位数比各所述低位段子电容阵列都高；

所述第一段子电容阵列包括多位电容,各所述低位段子电容阵列包括多位电容，所述第二电容阵列的电容位数比所述第一段子电容阵列的电容位数多一个，所述第二电容阵列的最高位电容到次低位电容依次和相同位的所述第一段子电容阵列的电容大小相等并组成差分权重位电容；所述第二电容阵列的最低位电容和次低位电容大小相等；

模数转换过程中，首先从所述第一段子电容阵列的最高位到最低位进行逐位的差分权重位的模数转换，所述第一段子电容阵列的最低位差分权重位转换完成后，将所述最低位差分权重位码值转换成过渡码值；当所述最低位差分权重位码值为1时，所述过渡码值使所述第二电容阵列的次低位电容和最低位电容都接地；当所述最低位差分权重位码值为0时，所述过渡码值使所述第二电容阵列的次低位电容和最低位电容都接参考电压；

所述过渡码值转换完成后，由所述第一段子电容阵列的最低位电容和所述低位段子电容阵列的电容组成单端权重位模式电容阵列并进行单端权重位的转换。

2.如权利要求1所述的伪差分电容型逐次逼近模数转换器，特征在于：所述第一段子电容阵列的各位电容的上极板连接在一起并作为电容正相端，所述第一段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压、参考电压和地中的一个；

同一所述低位段子电容阵列的各位电容的上极板连接在一起，同一所述低位段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压、参考电压和地中的一个；

所述第一段子电容阵列的各位电容的上极板和相邻的所述低位段子电容阵列的各位电容的上极板通过耦合电容连接，相邻的各所述低位段子电容阵列的各位电容的上极板也通过耦合电容连接；

所述第二电容阵列的各位电容的上极板连接在一起并作为电容反相端，所述第二电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压、参考电压和地中的一个。

3.如权利要求2所述的伪差分电容型逐次逼近模数转换器，特征在于：

所述电容正相端连接到比较器的正相输入端且通过一个切换开关连接到共模电平；所述电容反相端连接到所述比较器的反相输入端且通过一个切换开关连接到共模电平；

所述比较器的输出端连接到控制逻辑电路，各所述一刀三掷开关和各所述切换开关由所述控制逻辑电路控制。

4.如权利要求1或2所述的伪差分电容型逐次逼近模数转换器，特征在于：所述第一段子电容阵列包括6位电容，共有一个所述低位段子电容阵列且所述低位段子电容阵列包括6位电容。

5.如权利要求4所述的伪差分电容型逐次逼近模数转换器，特征在于：所述第一段子电容阵列的最高位电容到最低位电容的大小依次为32倍单位电容、16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容和1倍单位电容；

所述低位段子电容阵列的最高位电容到最低位电容的大小依次为16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容、1倍单位电容和1倍单位电容。