CN104779957A - 高速逐次逼近模数转换器 - Google Patents

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Abstract

本发明揭露一种SAR ADC及相应方法。本发明的一个实施方式提供了一种SAR ADC，包含：SAR子电路，在SAR ADC的搜索机制的不同周期产生数字控制位；DAC，包含至少一组电容，将SAR ADC的模拟输入耦接到至少一组电容，并根据数字控制位操作至少一组电容，其中每组电容包含p个电容值递减的电容Cp-1到C0，p个Cp-1到C0的电容由2M个电容单元所组成，其中Cp-1<Cp-2+Cp-3+…+C0，Cp-1包含(2M-1-2q)个电容单元；以及比较器，接收从DAC传送来的模拟输出，并产生比较器输出给SAR子电路，以产生数字控制信号，其中SAR ADC的模拟输入的数字表达在搜索机制中被逼近。本发明的SAR ADC及相应方法能够适用于高速应用。

Description

高速逐次逼近模数转换器
交叉引用
本申请要求2014年1月9日申请的申请号为61/925,307的美国临时专利申请的优先权，在此合并参考该申请。
技术领域
本申请有关于一种逐次逼近模数转换器(successive approximationregister analog-to-digital converter，SAR ADC)。
背景技术
逐次逼近模数转换器(SAR ADC)是一种模数转换器，其通过搜索机制(search scheme)将连续模拟波形转换为离散数字表达。
SAR ADC最常用的实现方式之一是电荷再分配(charge-redistribution)型SAR ADC，其采用多个电容。这些电容在搜索机制中被独立地切换，以实现对SAR ADC的模拟输入的逼近。但是，因为电容需要较长的稳定时间(settling time)，所以电荷再分配技术并不能很好适用于高速的应用环境。
发明内容
为了解决现有技术中的问题，本发明特提出一种逐次逼近模数转换器及相应方法。
本发明的一个实施方式提供了一种逐次逼近模数转换器，包含：逐次逼近寄存器子电路，在逐次逼近模数转换器的搜索机制的不同周期产生数字控制位；数模转换器，包含至少一组电容，将逐次逼近模数转换器的模拟输入耦接到至少一组电容，并根据数字控制位操作至少一组电容，其中每组电容包含p个电容值递减的电容Cp-1到C0，p个Cp-1到C0的电容由2M个电容单元所组成，其中Cp-1<Cp-2+Cp-3+…+C0，Cp-1包含(2M-1-2q)个电容单元，以及p，q与M是整数；以及比较器，接收从数模转换器传送来的模拟输出，并产生比较器输出给逐次逼近寄存器子电路，以产生数字控制信号，其中逐次逼近模数转换器的模拟输入的数字表达在搜索机制中被逼近。
本发明另提供一种模数转换方法，包含：在逐次逼近模数转换器内的数模转换器中提供至少一组电容，其中每一组电容由2M个电容单元组成，且M是个整数；将每组2M个电容单元划分为电容值递减的p个电容Cp-1到C0，其中Cp-1<Cp-2+Cp-3+…+C0，Cp-1包含(2M-1-2q)个电容单元，且p与q是整数；以及操作所述逐次逼近模数转换器来得到所述逐次逼近模数转换器的模拟输入的数字表达。
本发明的逐次逼近模数转换器及相应方法能够适用于高速应用。
附图说明
图1显示根据本发明的实施例的逐次逼近模数转换器。
图2显示根据本发明的实施例的DAC的电容分配的流程图。
图3A显示根据本发明的实施例的ADC。
图3B显示图3A中SAR ADC的译码器。
图4A显示根据本发明的实施例的ADC。
图4B显示图4A中SAR ADC的译码器。
具体实施方式
需要理解的是，下列说明提供各种不同的实施例作为实施本发明的不同特征的举例。下面描述的元件以及相互连接的具体例子都是将本发明的技术方案简化而成。这些，当然都仅仅是举例，而非本发明的限定。另外，本说明书可能在不同的例子中重复一些参考标号以及/或参考字母。这些重复是为了简单而明确地描述本发明，其本身并不代表不同说明实施例中的关系及/或设置。
图1显示根据本发明的实施例的逐次逼近模数转换器(SAR ADC)100。并揭露一种关于SAR ADC 100的模数转换方法。
SAR ADC 100包含SAR子电路102，数模转换器(DAC)104，比较器106以及译码器108。与传统电荷再分配技术相比，DAC104是特别为高速应用所设计的，而不需要复杂的电容分配。
SAR子电路102在SAR ADC 100的搜索机制的不同的周期(例如由时钟信号clk_in控制)产生数字控制位110。DAC104包含至少一组电容。DAC104将SAR ADC100的模拟输入Vi耦接到该至少一组的电容，并根据数字控制位110操控该至少一组的电容。请注意，每组电容包含电容值递减的Cp-1到C0的p个电容。p个Cp-1到C0的电容由2M电容单元组成，其中Cp-1<Cp-2+Cp-3+…+C0，而且Cp-1包含(2M-1-2q)电容单元，p，q与M是整数。
DAC104传送模拟输出Vdac_o给比较器106。比较器106产生比较器输出112给SAR子电路102，以产生数字控制信号110。SAR子电路102更根据比较器输出112产生p数字位Bp-1到B0(从MSB到LSB)。译码器108将从SAR子电路102产生的Bp-1到B0的p个数字位译码成具有(M+1)位的DM到D0的数字表达。SAR ADC100的模拟输入Vi的数字表达DM…D0在搜索机制中逐渐逼近(取决于比较器输出112)。
图2显示根据本发明的实施例的DAC104的电容分配的流程图。在步骤S202中，确定DAC104内包含每组电容的电容单元的总数2M。2M个电容单元的电容组可制作成一个阵列中。在步骤S204中，2M个电容单元被划分为p群组，来形成从Cp-1到C0的电容。除了使得Cp-1<Cp-2+Cp-3+…+C0以及Cp-1包含(2M-1-2q)电容单元，从Cp-1电容节省出来的2q个电容单元能分成r群组，以分配给电容Cp-2到C1的r个不同电容，其中r是一个整数，且在每个r群组中，电容单元的数目都是2的整数次方()。在另一个实施例中，Cp-2到Cp-M中的一个Cp-j，其具有2M-j或(2M-j+2k)个电容单元，其中k不大于q且2M-j≠2k。C0可仅具有一个电容单元。在另一个实施例中，在从Cp-M-1到C1的任何一个电容单元的数目是由一个或两个2的整数次方的电容单元所组成。
图3A与4A分别显示根据本发明的实施例的ADC300及400。如图所示，104’与104”是差动架构，其使用差动输入端Vip与Vin来接收模拟输入Vi的差动输入电压的正电压与负电压，并且包含第一组电容和第二组电容，第一组电容的顶板连接到比较器106的正输入端‘+’，第二组电容的顶板连接到比较器106的负输入端‘-’。比较器106接收差动形式的模拟输出Vdac_o。SAR子电路102在非反转路径(non-inverting path)上提供数字控制位110_1给第一组电容。SAR子电路102在反转路径(inverting path)上提供数字控制位110_2给第二组电容。在搜索机制前的采样阶段(sample phase)中，在第一组电容的顶板(在非反转路径上)与第二组电容的顶板(在反转路径上)之间对模拟输入Vi采样。
在图3A中，p是11。在图4A中，p是12。第一组与第二组电容中的Cp-1到C0对应搜索机制中p个不同周期。第一组开关设置在第一组电容单元(在非反转路径)中，并根据数字控制位110_1来动作。第二组开关设置在第二组电容(在反转路径中)中，并根据数字控制位110_2来动作。请注意，对应搜索机制的p个不同周期的最后周期的电容(在两条路径中都是C0)不受开关控制。第一组电容(在非反转路径中)中的电容C0耦接在比较器106的正输入端‘+’与接地端之间。第二组电容(在反转路径中)中的电容C0耦接在比较器106的负输入端‘-’与接地端之间。除了最后的周期，当比较器输出112是高的时候，切换第一组电容(在非反转路径)中对应当前周期的电容的开关，以将第一组电容的顶板的电平拉低。除了最后的周期，当比较器112输出是低时，切换第二组电容(在反转路径)中对应当前周期的电容开关，以拉低第二组电容的顶板上的电平。基于搜索机制中的p个不同周期中比较器输出112，SAR子电路102为数字表达D9…D0产生由译码器108译码的数字位Bp-1到B0。
在图3A中，p＝11，C10～C0＝240，128，64，36，20，10，6，4，2，1，1个电容单元。电容的大小可由以下计算来估计：
因为C10<C9+C8+…+C0，在搜索机制的第一个周期(对应C10)发生的逼近误差(approximation error)能够在后续的周期中得到补偿。因此，SAR ADC的操作速度不再受到大尺寸电容的稳定时间的限制。而且，基于二进制概念(都是2的倍数)的电容分配不是一个复杂的设计。
图3B显示图3A的SAR ADC300中的译码器108。仅需要8个全加器(full adder，FA)以及10个D触发器。这比传统的电荷再分配设计要简单许多。
在图4A中，p＝12，C11～C0＝240，128，64，36，20，10，6，3，2，1，1，1个电容单元。电容C11～C0的大小可由下面计算来估计得到：
从电容C11节省下的24个电容单元被划分为8个群组(比图3A中的SAR ADC 300所设计的7个群组多)。在此实施例中，即便是小尺寸电容C3～C0，误差补偿能力也是可观的。
图4B显示图4A中SAR ADC400的译码器108。只需要10个全加器与10个D触发器。比传统的电荷再分配设计简单许多。
请注意，本申请并不限制DAC104为差动架构或者是顶板输入采样(S/H)。任何以电荷再分配概念架构的SAR ADC也可采用本申请所揭露的电荷分配技术。
本发明可在不偏离其精神或必要特征的情况下，以其他特定形式呈现。前面描述的实施例的各方面都应从阐释的角度而非限制的角度来解读。因此本发明的范围是由所附的权利要求限定而非上面的说明。所有在权利要求的本意及其等同范围内的更动都应视为落入权利要求的范围内。

Claims (18)

1.一种逐次逼近模数转换器，包含：
逐次逼近寄存器子电路，在所述逐次逼近模数转换器的搜索机制的不同周期产生数字控制位；
数模转换器，包含至少一组电容，将所述逐次逼近模数转换器的模拟输入耦接到所述至少一组电容，并根据所述数字控制位操作所述至少一组电容，其中每组电容包含p个电容值递减的电容Cp-1到C0，所述p个Cp-1到C0的电容由2M个电容单元所组成，其中Cp-1<Cp-2+Cp-3+…+C0，Cp-1包含(2M-1-2q)个电容单元，以及p，q与M是整数；以及
比较器，接收从数模转换器传送来的模拟输出，并产生比较器输出给所述逐次逼近寄存器子电路，以产生所述数字控制信号，
其中所述逐次逼近模数转换器的模拟输入的数字表达在所述搜索机制中被逼近。
2.如权利要求1所述的逐次逼近模数转换器，其特征在于，从电容Cp-1节省下的2q个电容单元被划分为r群组，以分配给从电容Cp-2到C1的r个不同电容，其中r是个整数；以及所述r群组的每个群组中，电容单元的数量都是2的整数次方。
3.如权利要求2所述的逐次逼近模数转换器，其特征在于，电容Cp-j为电容Cp-2到Cp-M中的一个，具有2M-j或(2M-j+2k)个电容单元，其中k不比q大，且2M-j≠2k。
4.如权利要求3所述的逐次逼近模数转换器，其特征在于，电容C0只有一个电容单元；以及电容Cp-M-1到C1中任何一个都由一个或两个2的整数次方的电容单元所组成。
5.如权利要求1所述的逐次逼近模数转换器，其特征在于，所述逐次逼近寄存器子电路更根据所述比较器输出产生p个数字位，所述p个数字位将被译码为具有(M+1)位的所述数字表达。
6.如权利要求5所述的逐次逼近模数转换器，其特征在于，更包含：
译码器，将所述逐次逼近寄存器子电路产生的所述p个数字位译码为具有(M+1)位的所述数字表达。
7.如权利要求1所述的逐次逼近模数转换器，其特征在于，
所述逐次逼近模数转换器的所述模拟输入是一差动信号，其由一个正差动电压与一负差动电压表示；
在所述搜索机制之前的采样阶段中，所述正差动电压耦接到所述数模转换器的第一组电容的顶板，且所述负差动电压耦接到所述数模转换器的第二组电容的顶板；
所述第一组电容的所述顶板连接到所述比较器的正输入端；以及
所述第二组电容的所述顶板连接到所述比较器的负输入端。
8.如权利要求7所述的逐次逼近模数转换器，其特征在于，
所述第一及第二组电容的电容Cp-1到C0对应所述搜索机制的p个不同周期；
所述第一组电容的电容C0耦接在所述比较器的所述正输入端与一接地端之间；
所述第二组电容的电容C0耦接在所述比较器的所述负输入端与所述接地端之间；以及
除了最后周期，当所述比较器输出是高时，所述第一组电容中对应当前周期的电容被切换以拉低所述第一组电容的所述顶板的电平。
9.如权利要求8所述的逐次逼近模数转换器，其特征在于，
除了所述最后周期，当所述比较器输出是低时，所述第二组电容中对应所述当前周期的电容被切换以拉低所述第二组电容的所述顶板的电平。
10.一种模数转换方法，包含：
在逐次逼近模数转换器内的数模转换器中提供至少一组电容，其中每一组电容由2M个电容单元组成，且M是个整数；
将每组2M个电容单元划分为电容值递减的p个电容Cp-1到C0，其中Cp-1<Cp-2+Cp-3+…+C0，Cp-1包含(2M-1-2q)个电容单元，且p与q是整数；以及
操作所述逐次逼近模数转换器来得到所述逐次逼近模数转换器的模拟输入的数字表达。
11.如权利要求10所述的模数转换方法，其特征在于：划分从电容Cp-1节省的2q个电容单元成r个群组，以分配给电容Cp-2到C1中的r个不同电容，其中r是个整数；以及
所述r群组的每个群组中，电容单元的数量是2的整数次方。
12.如权利要求11所述的模数转换方法，其特征在于，
电容Cp-j为电容Cp-2到Cp-M中的一个，其具有2M-j或(2M-j+2k)个电容单元,其中k不比q大，且2M-j≠2k。
13.如权利要求12所述的模数转换方法，其特征在于，
电容C0仅具有一个电容单元；以及
电容Cp-M-1到C1中任何一个包含的电容单元都是由一个或两个2的整数次方的电容单元所组成。
14.如权利要求10所述的模数转换方法，其特征在于，更包含：
在所述逐次逼近模数转换器中提供逐次逼近寄存器子电路，其中所述逐次逼近寄存器子电路用来在所述逐次逼近模数转换器的搜索机制的不同周期内产生数字控制位；
操作所述逐次逼近模数转换器的所述数模转换器，以将所述逐次逼近模数转换器的模拟输入耦接到所述至少一组电容，并根据所述数字控制位控制所述至少一组电容；以及
在所述逐次逼近模数转换器内提供比较器，其中所述比较器从所述数模转换器接收模拟输出，并为数字控制位的生成产生比较器输出给所述逐次逼近寄存器子电路，
其中所述逐次逼近模数转换器的所述模拟输入的数字表达在所述搜索机制中被逼近。
15.如权利要求14所述的模数转换方法，其特征在于，
所述逐次逼近寄存器子电路更根据所述比较器输出来产生p个数字位，所述p个数字位被译码成具有(M+1)位的所述数字表达。
16.如权利要求15所述的模数转换方法，其特征在于，更包含：
在所述逐次逼近模数转换器中提供译码器，其中所述译码器用来将所述逐次逼近寄存器子电路产生的所述p个数字位译码为具有(M+1)位的数字表达。
17.如权利要求10所述的模数转换方法，其特征在于，更包含：
为所述数模转换器的第一组电容提供第一组开关；以及
为所述数模转换器的第二组电容提供第二组开关，
其中：
所述第一组开关与所述第二组开关由所述数字控制位控制；
所述逐次逼近模数转换器的所述模拟输入是由一正差动电压与一负差动电压表示的差动信号；
在所述搜索机制之前的采样阶段中，所述正差动电压耦接到所述第一组电容的顶板，而所述负差动电压耦接到所述第二组电容的顶板；
所述第一组电容的所述顶板连接到所述比较器的正输入端；
所述第二组电容的所述顶板连接到所述比较器的负输入端；
所述第一组电容与第二组电容的电容Cp-1到C0对应所述搜索机制的p个不同周期；
所述第一组电容的电容C0耦接在所述比较器的所述正输入端与一接地端之间；
所述第二组电容的电容C0耦接在所述比较器的所述负输入端与一接地端之间；以及
除了最后周期，当所述比较器输出是高时，切换所述第一组电容中对应当前周期的电容的开关，以拉低所述第一组电容的所述顶板上的电平。
18.如权利要求17所述的模数转换方法，其特征在于，
除了所述最后周期，当所述比较器输出是低时，切换所述第二组电容中对应所述当前周期的电容的开关，以拉低所述第二组电容的所述顶板上的电平。
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