CN103095300A

CN103095300A - 逐次逼近模拟至数字转换器及转换方法

Info

Publication number: CN103095300A
Application number: CN2011103449131A
Authority: CN
Inventors: 朱元凯; 林进富
Original assignee: Himax Technologies Ltd
Current assignee: Himax Technologies Ltd
Priority date: 2011-11-04
Filing date: 2011-11-04
Publication date: 2013-05-08
Anticipated expiration: 2031-11-04
Also published as: CN103095300B

Abstract

一种逐次逼近模拟至数字转换器，包括：三个比较器；三个电容阵列，各具有两个电容子阵列，其中该二电容子阵列用以取样该模拟输入，并分别将输入提供至对应的比较器；逐次逼近逻辑，用以在各转换子程序中：将各电容子阵列中目前所选的两个电容器耦接至一组预设的参考位准；将各电容子阵列中在前一个转换子程序所选的两个电容器耦接至一组已校准的参考位准，而该已校准的参考电位是依据前一个转换子程序中该三个比较器所输出的一组数据而取得；以及编码该三个比较器所输出的一组数据以产生该N位数字输出中的两位数字。

Description

逐次逼近模拟至数字转换器及转换方法

技术领域

本发明涉及逐次逼近模拟至数字转换器，还涉及一次转换两位的逐次逼近模拟至数字转换器。

背景技术

逐次逼近模拟至数字转换器(successive approximation register analog-to-digital converter，SAR ADC)是通过位搜寻(binary search)将模拟输入转换成离散的数字值，并进一步离散的数字值集结成数字输出的技术。

公知技术常使用一次一位(1-bit/step)的SAR ADC，其可将模拟输入转换成数字输出，但一次仅能转换一位，因此逐渐被速度较快的一次两位(2-bit/step)的SAR ADC所取代。

然而，整体而言，速度较快的一次两位SAR ADC比一次一位的SAR ADC需要更高的电容且消耗更大的功率。因此，需要一种既能快速进行位搜寻又能使用较少电容的SAR ADC。

发明内容

本发明提供一种逐次逼近模拟至数字转换器，用以在转换程序中将模拟输入转换成N位数字输出，其中该转换程序包括多个转换子程序，该逐次逼近模拟至数字转换器包括：三个比较器；三个电容阵列，分别耦接至该三个比较器，各具有两个电容子阵列，其中该二电容子阵列用以取样该模拟输入，并分别将输入提供至对应的比较器；逐次逼近逻辑，耦接至该三个比较器及该三个电容阵列，用以在各转换子程序中：将各电容子阵列中目前所选的两个电容器耦接至一组预设的参考位准；将各电容子阵列中在前一个转换子程序所选的两个电容器耦接至一组已校准的参考位准，而该已校准的参考电位是依据前一个转换子程序中该三个比较器所输出的一组数据而取得；以及编码该三个比较器所输出的一组数据以产生该N位数字输出中的两位数字。

本发明另提供一种逐次逼近模拟至数字转换方法，用以在转换程序中将模拟输入转换成N位数字输出，其中该转换程序包括多个转换子程序，该逐次逼近模拟至数字转换方法包括：提供三个比较器；提供三个电容阵列，其分别耦接至该三个比较器，各具有两个电容子阵列，其中该二电容子阵列用以取样该模拟输入，并分别将输入提供至对应的比较器；在各转换子程序中：将各电容子阵列中目前所选的两个电容器耦接至一组预设的参考位准；将各电容子阵列中在前一个转换子程序所选的两个电容器耦接至一组已校准的参考位准，而该已校准的参考电位是依据前一个转换子程序中该三个比较器所输出的一组数据而取得；以及编码该三个比较器所输出的一组数据以产生该N位数字输出中的两位数字。

附图说明

图1A为依据本发明实施例逐次逼近模拟至数字转换器。

图1B为图1A的节点A与节点B上的开关。

图2A表示该SARADC 100以及其中各元件在取样程序中的逻辑位准。

图2A’表示该SARADC 100以及其中各元件在取样程序后的逻辑位准。

图2B表示该SAR ADC 100以及其中各元件在第一转换程序时的逻辑位准。

图2C表示该SAR ADC 100以及其中各元件在第二转换程序时的逻辑位准。

图2D表示该SAR ADC 100以及其中各元件在第三转换程序时的逻辑位准。

图3为依据本发明实施例的逐次逼近模拟至数字转换方法流程图。

具体实施方式

下文为介绍本发明的优选实施例。各实施例用以说明本发明的原理，但非用以限制本发明。本发明的范围当以所附的权利要求项为准。

图1A为依据本发明实施例逐次逼近模拟至数字转换器(successive approximation register analog-to-digital converter，以下简称SAR ADC)。本发明的SAR ADC 100用以将模拟输入转换成N位数字输出，其至少包括三个比较器C1、C2与C3；三个电容阵列101、102与103；以及逐步逼近逻辑110。图1B为图1A的节点A与节点B上的开关。节点A上的开关受逐步逼近逻辑110的控制而切换于正参考电压Vref、负参考电压-Vref、共模电压Vcm以及输入电压VIP之间；而节点B上的开关亦受逐步逼近逻辑110的控制而切换于正参考电压Vref、负参考电压-Vref、共模电压Vcm以及另一输入电压VIN之间。

三个比较器C1、C2或C3各自具有正输入端“+”以及负输入端“-”。在此实施例中，本发明的各个三个电容阵列101、102与103皆为加权二进位电容阵列，其包括正电容子阵列以及负电容子阵列(图1A中未标示)，此外，对进行N位的数字输出而言，各个正或负电容子阵列皆有N个电容器，电容值分别为2N-2、2N-3、…、22、21、1及1，如图所示。正及负的电容子阵列分别耦接至各个对应的比较器C1、C2及C3的负输入端及正输入端上。举例而言，如图1所示，电容阵列101的负与正的电容子阵列分别耦接至比较器C1的正输入端“+”与负输入端“-”。在本发明的取样程序中，上述三个电容阵列101、102及103分别用以对模拟输入的两个差动输入电压VIN与VIP进行取样，而后，在本发明夕换阶段中的转换子程序中，比较器C1、C2对C3即可分别比较正输入端“+”与负输入端“-”上所接收到的电压位准而产生一组数据(即比对结果)。

本发明的SAR ADC 100会执行转换程序以将模拟输入转换成数字输出(举例而言，N位的数字输出)，而转换程序又是由多个转换子程序所组成。逐步逼近逻辑110耦接至上述三个比较器C1、C2与C3，可执行各个转换子程序，并将每一个转换子程序中由三个比较器C1、C2与C3所输出的数据予以编码而产生N位数字输出中的其中两位。最后，SARADC 100将所有转换子程序分别得到的两位集结而成该N位数字输出(例如通过平行输出的方式)。值得注意的是，本发明的逐步逼近逻辑110的操作是与先前技术有所不同的。后文将配合附图2A-2D详述本发明的逐步逼近逻辑110以及各个转换子程序，然而，为方便说明，在下述的实施例中，提供给SARADC100的模拟输入定为15V(因此，该差动正输入VIP为+7.5V而差动负输入VIN为-7.5V)，而位搜寻作业操作于负参考电压(即电压下限)-Vref＝-32V与正参考电压(即电压上限)Vref＝32V之间(因此，正、负参考电压的共模电压Vcm为0)。下文中的正参考电压Vref、负参考电压-Vref与共模电压Vcm会分别以逻辑位准“-1”、“1”与“0”表示。此外，数字输出的编码，举例而言，可由逐步逼近逻辑110中编码器(图未示)执行，并转换成介于0与63之间的数字码，而数字码与其模拟电压的对应值可由下表1所定义：

(表1)

图2A表示该SARADC 100以及其中各元件在取样程序中(转换程序之前)的逻辑位准。在此实施例中，本发明使用六位SARADC，其中的电容阵列各具有正电容子阵列(电容阵列的上排)及负电容子阵列(电容阵列的下排)，而正或负电容子阵列中的6个电容器皆具有电阻值16、8、4、2、1及1单位。在图2A的取样程序中，逐步逼近逻辑110会控制三个电容阵列101、102与103取样该模拟输入(即15V)。明确地说，各个正电容子阵列会连接于共模电压Vcm与正电压输入VIP(即+7.5V)之间并取样；各个负电容子阵列会连接于共模电压Vcm与负电压输入VIN(即-7.5V)并取样。在取样程序之后，各个正电容子阵列会进一步连接于共模电压Vcm与各比较器的负输入端之间；而各个负电容子阵列会进一步连接于共模电压Vcm与各比较器的正输入端之间，如图2A’所示。由于在各个转换子程序中，耦接至负电容子阵列的电压位准皆为耦接至正电容子阵列的电压位准的反相，故后述的图2B-2D中将删除负电容子阵列的描绘以简化说明。

在取样程序之后的各个转换子程序中，逐步逼近逻辑110会进一步：(在步骤1)将各电容子阵列的电容器耦接至一组预设的参考位准，其中各电容子阵列中两个目前所选的电容器为前一个转换子程序中未被选取的电容器具有最高电容值的两个；(在步骤2)依据前一转换子程序中三个比较器输出的数据产生一组已校准的参考位准；并且将电容子阵列中前一转换子程序中已被选取的电容器耦接至一组已校准的参考位准；以及(在步骤3)编码步骤1及2中三个比较器C1、C2与C3所输出的数据，以产生两位数字。明确地说，步骤1分别按照转换子程序依序由最大的两个电容器中选出电容器，意即，在第一转换子程序中会选择电容值最大的两个电容器，而在最后一转换子程序中会选择电容值最小的两个电容器。值得注意的是，步骤1与2的顺序可被适当地调整。在其他实施例中，逐步逼近逻辑110可将所有的转换子程序由三个比较器C1、C2与C3所输出的数据予以集结并同时进行编码，其中，逐步逼近逻辑110可配置适当的存储器以暂存各组数据。

本发明的该组参考位准中，耦接至正电容子阵列中目前所选的两个电容器，其值为(Vref，Vcm)、(Vcm，Vcm)、(-Vref，Vcm)(简言之，即(1，0)、(0，0)、(-1，0))；相反地，该组参考位准中耦接至负电容子阵列中目前所选的两个电容器，其值为(-1，0)，(0，0)，(1，0)。耦接至三个正电容子阵列的电容器的已校准的参考位准(X+(n)、X+(n-1)，以及耦接至三个负电容子阵列的电容器的已校准的参考位准(X-(n)，X-(n-1))，皆由逐步逼近逻辑110依据前一转换子程序中三个比较器C1、C2与C3所输出的数据并配合下表所产生：

(表2)

图2B表示该SAR ADC 100以及其中各元件在第一转换程序时的逻辑位准。由于在第一转换子程序之前尚未进行任何转换子程序，所以逐步逼近逻辑110略去步骤2而仅执行步骤1及3。更明确地说，在步骤1中，逐步逼近逻辑110将三个正电容子阵列中电容值为16及8单位的两个电容器(即具有最高电容值的两个)耦接至预设的参考位准(1，0)、(0，0)、(-1，0)。此时，由于此实施例中的电压VIP7.5小于16，并大于0以及-16，故比较器C1、C2与C3整体将输出第一组数据(0，1，1)，如图2B所示。其中，输出位D(n)、D(n-1)与该组数据的关系如下所表示：

C1	C2	C3	D(n)	D2(n-1)
					0	0	0	0	0
0	0	1	0	1
					0	1	1	1	0
1	1	1	1	1

(表3)

因此，在步骤3中，逐步逼近逻辑110经第一转换子程序后将输出第六与第五位(D(6)、D(5)，可表示为(1，0)，其中第六位D(6)为最大有效位(most significant bit，MSB)。

图2C表示该SAR ADC 100以及其中各元件在第二转换程序时的逻辑位准。在第二子程序中，逐步逼近逻辑110执行所有的步骤1-3。明确地说，逐步逼近逻辑110会在步骤1中将三个正电容子阵列中电容值4及2单位的两个电容器(即第一转换子程序中未被选取的电容器中具有最高电容值的两个)耦接至预设的参考位准(1，0)、(0，0)以及(-1，0)。逐步逼近逻辑110在在步骤2中会依据第一转换子程序中三个比较器C1、C2与C3所输出的第一组数据(0，1，1)产生第一组已校准的参考位准，其值为(0，1)、(0，1)、(0，1)(请参照表2)，并将电容值为16及8单位的两个电容器(其已在第一转换子程序中被选过)耦接至该第一组已校准的参考位准(0，1)、(0，1)、(0，1)。由于VIP7.5小于12(8加4)、小于8，并大于4(8减4)，故比较器C1、C2与C3整体输出第二组数据(0，0，1)，如图2C所示。依据表3，在步骤3中，逐步逼近逻辑110经第二转换子程序后将输出第四与第三位(D(4)与D(3)，可表示为(0，1)。

图2D表示该SAR ADC 100以及其中各元件在第三转换程序时的逻辑位准。更明确地说，逐步逼近逻辑110的在步骤1将三个正电容子阵列中具有电容值为1单位的两个电容器(第一与第二转换子程序中未曾被选过的电容器)耦接至该预设的参考位准(1，0)、(0，0)以及(-1，0)。逐步逼近逻辑110会在步骤2依据第二转换子程序中三个比较器C1、C2与C3所输出的第二组数据(0，0，1)产生第二组已校准的参考位准，其值为(0，-1)、(0，-1)、(0，-1)(请参照表2)；并将电容值为4及2单元的电容器(在第二转换子程序中被选过)耦接至该第二组已校准的参考位准(0，-1)、(0，-1)、(0，-1)。由于VIP7.5大于5(8减4加1)、4(8减4)以及3(8减4减1)，故比较器C1、C2与C3整体输出第三组数据(1，1，1)，如图2D所示。依据表3，在步骤3中，逐步逼近逻辑110经第三转换子程序后输出，第二与第一位(D(2)与D(1))，可表示为(1，1)，其中第一位D(1)为最低有效位(least significant bit，LSB)。因此，在第三转换程序后即可产生最终的六位数字输出(100111)，其为前述所有转换子程序所得到的位的组合。六位数字输出(100111)的数字码为39，依据表1可发现其代表的模拟输入将落在14V至16V之发间。

通过使用前述的逐步逼近逻辑110，本发明的SAR ADC 100可以两倍于公知技术一次一位(1bit/step)SAR ADC的速度进行逐步逼近运算。此外，本发明SAR ADC 100的电容器整体的电容值也比任何公知的一次二位(2bit/step)SAR ADC来得低，此即表示，本发明的SAR ADC 100不仅能够运算的更快，还具有减低功耗的效果。

除了前述的SAR ADC 100，本发明另提供一种逐次逼近模拟至数字转换方法，其用以在转换程序中将模拟输入转换成N位数字输出。图3为依据本发明实施例的逐次逼近模拟至数字转换方法流程图。下文将配合图3及图1A说明本发明的方法。本方法包括：在步骤P302，提供三个比较器(C1、C2与C3)，其分别具有正及负输入端(“+”和“-”)；在步骤P304，提供三个电容阵列(101、102对103)，各具有正及负电容子阵列。该正及负电容子阵列分别耦接至与其对应的三个比较器(C1、C2与C3)的负输入端及正输入端，从而进行取样程序及转换程序。本发明的电容阵列是加权二进位电容阵列，用以转换出N位的数字输出，各个正及负电容子阵列皆有N个电容器，而电容值皆为2^N-2、2^N-3、…、2²要2¹要1与1单元。本发明在执行转换程序前先执行取样程序(P310)，其步骤即包括控制三个电容阵列取样该模拟输入(VIP与VIN)。之后，本发明执行转换程序P320。转换程序P320包括多个转换子程序，而各个转换子程序中又会执行步骤S1、S2与S3。步骤S1将各电容子阵列中目前所选的两个电容器耦接至一组预设的参考位准。步骤S2会依据前一个转换子程序中该三个比较器所输出的一组数据而取得一组已校准的参考电位，并将各电容子阵列中在前一个转换子程序所选的两个电容器耦接至该组已校准的参考位准。步骤S3编码该三个比较器所输出的一组数据以产生该N位数字输出中的两位数字。从而重复执行转换子程序S1～S3即可逐次逼近到最终的N位数字输出。本方法的取样程序P310与转换程序P320可由SARADC 100进行操作，由于该SARADC 100已详述于前述实施例，故此处不再赘述。

本发明虽以优选实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作出许多修改与变型，因此本发明的保护范围当视所附的权利要求为准。

Claims

1.一种逐次逼近模拟至数字转换器，用以在转换程序中将模拟输入转换成N位数字输出，其中所述转换程序包括多个转换子程序，所述逐次逼近模拟至数字转换器包括：

三个比较器；

三个电容阵列，分别耦接至所述三个比较器，各具有两个电容子阵列，其中所述二电容子阵列用以取样所述模拟输入，并分别将输入提供至对应的比较器；

逐次逼近逻辑，耦接至所述三个比较器及所述三个电容阵列，用以在各转换子程序中：

将各电容子阵列中目前所选的两个电容器耦接至一组预设的参考位准；

将各电容子阵列中在前一个转换子程序所选的两个电容器耦接至一组已校准的参考位准，而所述已校准的参考电位是依据前一个转换子程序中所述三个比较器所输出的一组数据而取得；以及

编码所述三个比较器所输出的一组数据以产生所述N位数字输出中的两位数字。

2.如权利要求1所述的逐次逼近模拟至数字转换器，其中所述逐步逼近逻辑还用以控制所述三个电容阵列，使其在所述转换程序前取样所述模拟输入，其中，所述模拟输入包括差动正输入以及差动负输入，所述逐步逼近逻辑控制各电容阵列的所述二电容子阵列以使其分别取样所述差动正输入以及所述差动负输入。

3.如权利要求2所述的逐次逼近模拟至数字转换器，其中，所述一组预设的参考位准或所述一组已校准的参考位准中耦接至用以取样所述差动正输入的电容子阵列者，与耦接至用以取样所述差动负输入的电容子阵列者彼此互为反相信号。

4.如权利要求3所述的逐次逼近模拟至数字转换器，其中，在各转换子程序中，耦接至用以取样所述差动正输入的所述三个电容子阵列中目前所选的所述二电容器的所述一组预设的参考位准分别为(1，0)、(0，0)以及(-1，0)，其中，“1”表示正参考位准、该“-1”表示负参考位准、而所述“0”表示所述正及负参考位准的共模电压。

5.如权利要求2所述的逐次逼近模拟至数字转换器，其中，在各转换子程序中，用以取样所述差动正输入的所述三个电容子阵列中目前所选的所述二电容器的所述一组已校准的参考位准是：

(-1，-1)、(-1，-1)、以及(-1，-1)，若在前一转换子程序中所述三个比较器所输出的数据为(0，0，0)时；

(0，-1)、(0，-1)、以及(0，-1)，若在前一转换子程序中所述三个比较器所输出的数据为(0，0，1)/(1，0，0)时；

(0，1)、(0，1)、以及(0，1)，若在前一转换子程序中所述三个比较器所输出的数据为(0，1，1)/(1，1，0)时；

(1，1)、(1，1)、(1，1)，若在前一转换子程序中所述三个比较器所输出的数据为(1，1，1)时，

其中，“1”表示正参考位准、所述“-1”表示负参考位准、而所述“0”表示所述正及负参考位准的共模电压。

6.如权利要求1所述的逐次逼近模拟至数字转换器，其中各所述电容子阵列是加权二进位电容阵列，而各所述电容子阵列具有N个电容器，分别具有电容值2^N-2、2^N-3、…、2²、2¹、1与1单位。

7.如权利要求6所述的逐次逼近模拟至数字转换器，其中，在各电容子阵列中，目前所选的所述二电容器为前一转换子程序中未被选取的电容器中具有最高电容值者。

8.一种逐次逼近模拟至数字转换方法，用以在转换程序中将模拟输入转换成N位数字输出，其中所述转换程序包括多个转换子程序，所述逐次逼近模拟至数字转换方法包括：

提供三个比较器；

提供三个电容阵列，其分别耦接至所述三个比较器，各具有两个电容子阵列，其中所述二电容子阵列用以取样所述模拟输入，并分别将输入提供至对应的比较器；

在各转换子程序中：

9.如权利要求8所述的逐次逼近模拟至数字转换方法，还包括：

控制所述三个电容阵列，使其在所述转换程序前取样所述模拟输入，其中，所述模拟输入包括差动正输入以及差动负输入，所述逐步逼近逻辑控制各电容阵列的所述二电容子阵列以使其分别取样所述差动正输入以及所述差动负输入。

10.如权利要求9所述的逐次逼近模拟至数字转换方法，其中，所述一组预设的参考位准或所述一组已校准的参考位准中耦接至用以取样所述差动正输入的电容子阵列者，与耦接至用以取样所述差动负输入的电容子阵列者彼此互为反相信号。

11.如权利要求9所述的逐次逼近模拟至数字转换方法，其中，在各转换子程序中，耦接至用以取样所述差动正输入的所述三个电容子阵列中目前所选的所述二电容器的所述一组预设的参考位准分别为(1，0)、(0，0)以及(-1，0)，其中，“1”表示正参考位准、所述“-1”表示负参考位准、而所述“0”表示所述正及负参考位准的共模电压。

12.如权利要求9所述的逐次逼近模拟至数字转换方法，其中，在各转换子程序中，用以取样所述差动正输入的所述三个电容子阵列中目前所选的所述二电容器的所述一组已校准的参考位准是：

13.如权利要求8所述的逐次逼近模拟至数字转换方法，其中各所述电容子阵列是加权二进位电容阵列，而各所述电容子阵列具有N个电容器，分别具有电容值2^N-2、2^N-3、…、2²、2¹、1与1单位。

14.如权利要求13所述的逐次逼近模拟至数字转换方法，其中，在各电容子阵列中，目前所选的所述二电容器为前一转换子程序中未被选取的电容器中具有最高电容值者。