CN111435837A - 模拟转数字转换装置 - Google Patents

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CN111435837A CN202010023711.6A CN202010023711A CN111435837A CN 111435837 A CN111435837 A CN 111435837A CN 202010023711 A CN202010023711 A CN 202010023711A CN 111435837 A CN111435837 A CN 111435837A
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Abstract

模拟转数字转换装置包含多个电容阵列、循续渐近式电路系统以及开关电路系统。当所述多个电容阵列的第一电容阵列以第一相位对输入信号取样，所述多个电容阵列的第二电容阵列将以一第二相位取样的输入信号输出作为取样输入信号。循续渐近式电路系统依据转换时钟信号对取样输入信号与产生于第二相位的剩余信号的结合执行模拟转数字转换程序以产生数字输出。开关电路系统包含第一电容。第一电容存储产生于第二相位的剩余信号。开关电路系统将第二电容阵列以及第一电容耦接至循续渐近式电路系统的一输入端，以提供取样输入信号与剩余信号的结合。

Description

模拟转数字转换装置
技术领域
本公开中所述实施例内容涉及一种模拟转数字转换(ADC)装置，特别涉及一种具有噪声塑形(noise-shaping)功能的时间交错的循续渐近式模拟转数字转换器。
背景技术
模拟转数字转换器(analog-to-digital converter，ADC)已被广泛地应用于各种电子装置，以将模拟信号转换为数字信号进而进行后续的信号处理。由于高分辨率信息处理(例如：视频数据)的需求提高，模拟转数字转换器时常成为系统中的关键角色。然而，在实际应用上，模拟转数字转换器的效能受许多非理想因素而影响，例如工艺变异、量化噪声、热噪声等。
发明内容
本公开的一些实施方式涉及一种模拟转数字转换(ADC)装置。模拟转数字转换装置包含多个电容阵列、一循续渐近式(SAR)电路系统以及一开关电路系统。多个电容阵列用以轮流地对一输入信号取样。当所述多个电容阵列的一第一电容阵列用以以第一相位对输入信号取样，所述多个电容阵列的一第二电容阵列用以将以一第二相位取样的输入信号输出作为一取样输入信号。第一相位为一当前相位。第二相位早于第一相位。循续渐近式电路系统用以依据一转换时钟信号对取样输入信号与产生于第二相位的一剩余信号的一结合执行一模拟转数字转换程序，以产生一数字输出。开关电路系统包含一第一电容。第一电容用以存储产生于第二相位的剩余信号。开关电路系统用以将第二电容阵列以及第一电容阵列耦接至循续渐近式电路系统的一输入端，以提供取样输入信号以及剩余信号的结合。
综上所述，本公开的模拟转数字转换装置能够提供具有噪声塑形(noise-shaping)功能以及时间交错转换的电路架构。如此，模拟转数字转换装置的整体效能可被改善。
附图说明
为让本公开的上述和其他目的、特征、优点与实施例能够更明显易懂，附图的说明如下：
图1A是依照本公开一些实施例所示出的一模拟转数字转换装置的示意图；
图1B是依照本公开一些实施例所示出的图1A中信号的波形的示意图；
图2是依照本公开一些实施例所示出的一模拟转数字转换装置的示意图；
图3A是依照本公开一些实施例所示出的模拟转数字转换装置位于相位k-1的示意图；
图3B是依照本公开一些实施例所示出的图3A中信号的波形的示意图；
图3C是依照本公开一些实施例所示出的图3A中模拟转数字转换装置位于相位k的示意图；
图3D是依照本公开一些实施例所示出的图3A中模拟转数字转换装置位于相位k+1的示意图；以及
图4是依照本公开一些实施例所示出的图3A、图3C及/或图3D的开关电容的电路图。
符号说明
100…模拟转数字转换装置
120…开关电路系统
140…循续渐近式电路系统
142…比较电路
144…控制逻辑电路
146…控制逻辑电路
410…开关电路
CT1、CT2…二进位电容阵列
M1、M2…开关
Φc、Φcs0、Φcs1、Φs1、Φs2、Φs1'、
Φs2'、Φs5、Φs6、ΦT1C、ΦT2C、Φclean… 时钟信号
Vrefn、Vrefp…共模电压
Vin、Vin(k)、Vin(k+1)、Vin(k-1)…输入信号
Dout、Dout(k)、Dout(k+1)…数字输出
N1、N2…节点
S1-S9…开关
C2、C3…电容
Cex1、Cex2、Cex3…开关电容
Vres2(k)、Vres2(k-1)…剩余信号
T1-1、T1-2、T2-1、T2-2…部分
具体实施方式
在本文中所使用的用词“耦接”亦可指“电性耦接”，且用词“连接”亦可指“电性连接”。“耦接”及“连接”可分别指“直接耦接”以及“直接连接”，或分别指“间接耦接”以及“间接连接”。“耦接”及“连接”亦可指两个或更多个元件相互配合或相互互动。
在本文中，“电路系统”一词可代表由一或多个电路形成的一系统。“电路”一词代表基于一特定配置而由一或多个晶体管及/或一或多个主动式/被动式元件所形成的一物件，用以处理信号。
为了易于理解，各图中相似的元件被指定相同的元件标号。
图1A是依照本公开一些实施例所示出的一模拟转数字转换(ADC)装置100的示意图。在一些实施例中，模拟转数字转换装置100运行为时间交错的循续渐近式模拟转数字转换器。
模拟转数字转换装置100包含二进位电容阵列CT1以及CT2、开关电路系统120以及循续渐近式(successive approximation register，SAR)电路系统140。循续渐近式电路系统140包含比较电路142、控制逻辑电路144、控制逻辑电路146以及开关M1-M2。在一些实施例中，二进位电容阵列CT1以及CT2协同开关电路系统120，以将噪声塑形功能提供给模拟转数字转换装置100。
二进位电容阵列CT1以及CT2轮流对输入信号Vin取样，以将取样输入信号Vin提供给循续渐近式电路系统140。循续渐近式电路系统140基于取样输入信号Vin以及共模电压Vrefn以及Vrefp执行二进位搜索运算法(binary search algorithm)。在一些实施例中，二进位搜索运算法是在控制逻辑电路144以及控制逻辑电路146的控制下运行。比较电路142、控制逻辑电路144以及控制逻辑电路146受时钟信号Φc(例如，转换时钟信号)致能以执行二进位搜索运算法，以对取样信号Vin执行模拟转数字(A/D)转换程序以决定数字输出Dout。
开关M1响应于时钟信号Φs1'的致能位准导通，以将时钟信号Φc传输至控制逻辑电路144。开关M2响应于时钟信号Φs2',的致能位准导通，以将时钟信号Φc传输至控制逻辑电路146。时钟信号Φs1'是时钟信号Φs1的反相且时钟信号Φs2'是时钟信号Φs2的反相。
二进位电容阵列CT1以及CT2的各者包含多个电容以及多个开关。所述多个开关受对应的控制逻辑电路144或控制逻辑电路146控制。二进位电容阵列CT1的各电容的第一端用以接收输入信号Vin且耦接节点N1。二进位电容阵列CT1的各电容的第二端用以在控制逻辑电路144的控制下选择性地接收共模电压Vrefn或Vrefp。二进位电容阵列CT2的各电容的第一端用以接收输入信号Vin且耦接节点N2。二进位电容阵列CT2的各电容的第二端用以在控制逻辑电路146的控制下选择性地接收共模电压Vrefn或Vrefp。
开关电路系统120用以依据至少一时钟信号将二进位电容阵列CT1以及CT2耦接至比较电路142。
开关电路系统120包含开关S1-S9以及电容C2-C3。开关S1的第一端接收输入信号Vin。开关S1的第二端耦接节点N1。开关S1响应于时钟信号Φs1的致能位准(例如：高位准)导通，以将输入信号Vin传输至二进位电容阵列CT1。开关S2的第一端接收输入信号Vin。开关S2的第二端耦接二进位电容阵列CT2的第一端。开关S2响应于时钟信号Φs2的致能位准导通。
开关S3耦接于节点N1与电容C2的第一端之间。开关S3响应于时钟信号ΦT1C的致能位准导通。在这个情况下，取样输入信号Vin从二进位电容阵列CT1被提供至电容C2以执行模拟转数字转换程序。
开关S4耦接于节点N2与电容C2的第一端之间。开关S4响应于时钟信号ΦT2C的致能位准(例如：高位准)导通。在这个情况下，取样输入信号Vin从二进位电容阵列CT2被提供至电容C2以执行模拟转数字转换程序。
开关S5耦接于节点N1以及电容C3的第一端。电容C3的第二端耦接地。开关S5响应于时钟信号Φs5的致能位准导通。在这个情况下，二进位电容阵列CT1上的剩余信号传送至电容C3。在一些实施例中，二进位电容阵列CT1上的剩余信号于模拟转数字转换程序中或在模拟转数字转换程序完成之后产生。在一些实施例中，时钟信号Φs5可为时钟信号Φcs0与时钟信号Φs1的反相的“与(AND)”运算结果。举例而言，如图1B所示，当时钟信号Φcs0具有致能位准，且当时钟信号Φs1具有禁能位准(例如：低位准)时，时钟信号Φs5具有致能位准。
开关S6耦接于节点N2与电容C3的第一端之间。开关S6响应于时钟信号Φs6的致能位准导通。在这个情况下，二进位电容阵列CT2上的剩余信号传输至电容C3。在一些实施例中，二进位电容阵列CT2上的剩余信号于模拟转数字转换程序中或在模拟转数字转换程序完成之后产生。在一些实施例中，时钟信号Φs6可为时钟信号Φcs0与时钟信号Φs2的反相的“与(AND)”运算结果。举例而言，如图1B所示，当时钟信号Φcs0具有致能位准且时钟信号Φs2具有禁能位准时，时钟信号Φs6具有致能位准。
开关S7耦接于电容C2的第一端与地之间。电容C2的第二端耦接比较电路142的一输入端(例如：正输入端)。比较电路142的另一输入端(例如：负输入端)耦接地。开关S8耦接于电容C2的第二端与电容C3的第一端之间。开关S7-S8响应于时钟信号Φcs1的致能位准导通。在这个情况下，电容C3耦接电容C2。在电容C2-C3的电荷分享(charge sharing)达到平衡时，电容C2存储剩余信号Vres2(图未示)。剩余信号Vres2是电容C2与先前存储于电容C3上的剩余信号的电荷分享结果。
开关S9耦接于电容C3的第一端与地之间。开关S9响应于时钟信号Φclean的致能位准导通，以将电容C3重置至地。在一些实施例中，上述提及的地可为交流接地(AC ground)。
参考图1A以及图1B。图1B是依照本公开一些实施例所示出的图1A中信号的波形的示意图。
如图1B所示，在一些实施例中，时钟信号Φc具有致能位准的时间区间位于时钟信号Φs1或Φs2具有致能位准的时间区间中。换句话说，当循续渐近式电路系统140执行模拟转数字转换程序时，开关S1-S2的其中一者导通，二进位电容阵列CT1-CT2的其中一者对输入信号Vin进行取样以执行对应的模拟转数字转换程序。
在一些实施例中，在转换相位k-1，时钟信号ΦT1C具有致能位准的时间区间位于时钟信号Φs2具有致能位准的时间区间的部分T2-1中。部分T2-1重叠于时钟信号Φc具有致能位准的时间区间。时钟信号Φcs0、Φs5、Φcs1,以及Φclean具有致能位准的时间区间位于时钟信号Φs2具有致能位准的时间区间的部分T2-2中。部分T2-2跟随部分T2-1。
相似地，于转换相位k中，时钟信号ΦT2C具有致能位准的时间区间位于时钟信号Φs1具有致能位准的时间区间的部分T1-1内。部分T1-1与时钟信号Φc具有致能位准的时间区间重叠。时钟信号Φcs0、Φs5、Φcs1以及Φclean具有致能位准的时间区间位于时钟信号Φs1具有致能位准的时间区间的部分T1-2内。部分T1-2跟随部分T1-1。
时钟信号Φcs0(或Φs5/Φs6)具有致能位准的时间区间跟随时钟信号Φc具有致能位准的时间区间。换句话说，在相位k-1，当模拟转数字转换程序完成后，开关S5导通以将电容C3耦接至二进位电容阵列CT1。在相位k，当模拟转数字转换程序完成后，开关S6导通以将电容C3耦接至二进位电容阵列CT2。
时钟信号Φcs1具有致能位准的时间区间跟随时钟信号Φcs0(或Φs5/Φs6)具有致能位准的时间区间。换句话说，在相位k-1，在二进位电容阵列CT1以及电容C3电荷分享达到平衡后，开关S7-S8导通，使得电容C2-C3连接。在相位k，在二进位电容阵列CT2以及电容C3电荷分享达到平衡后，开关S7-S8导通，使得电容C2-C3连接。
时钟信号Φclean具有致能位准的时间区间跟随时钟信号Φcs1具有致能位准时间区间。换句话说，在电容C2以及电容C3电荷分享达到平衡后，开关S9导通以重置电容C3。
在一些实施例中，时钟信号Φs1为时钟信号Φs2的反相。举例而言，在相位k，时钟信号Φs1具有致能位准，时钟信号Φs2具有禁能位准。在这个情况下，如图1A所示，开关S1导通，且二进位电容阵列CT1于相位k对输入信号Vin取样(后述称为“Vin(k)”)。开关S2未导通，且开关M2导通。据此，在控制逻辑电路146的控制下，基于先前于二进位电容阵列CT2取样的输入信号Vin(k-1)以及先前存储于电容C2的剩余信号Vres2(k-1)，循续渐近式电路系统140执行模拟转数字转换程序。等效地，比较电路142量化输入信号Vin(k-1)以及剩余信号Vres2(k-1)的结合以产生对应的数字输出Dout(k)。响应于时钟信号Φcs1的致能位准，电容C2-C3连接，因此剩余信号Vres2(k)于相位k-1的结尾被存储于电容C2。在一些实施例中，剩余信号Vres2(k)可代表对应于在相位k-1的模拟转数字转换程序的(多个)量化错误。
在相位k+1，时钟信号Φs2具有致能位准，且时钟信号Φs1具有禁能位准。在这个情况下，开关S2导通，且二进位电容阵列CT2对输入信号Vin(k+1)取样。开关S1未导通，且开关M1导通。据此，在控制逻辑电路144的控制下，基于于二进位电容阵列CT1取样的输入信号Vin(k)以及剩余信号Vres2(k)，循续渐近式电路系统140执行模拟转数字转换程序。等效地，比较电路142量化输入信号Vin(k)以及剩余信号Vres2(k)的结合以产生对应的数字输出Dout(k+1)。响应于致能位准时钟信号Φcs1的致能位准，电容C2-C3连接，因此剩余信号Vres2(k+1)(图未示)于相位k+1的结尾被存储于电容C2。
基于相似的原理，在各转换相位，模拟转数字转换程序基于输入信号Vin以及剩余信号Vres2的结合执行。剩余信号Vres2代表在先前相位的(多个)量化错误。如此一来，可以得到具有噪声塑形特性的噪声转换功能的模拟转数字转换装置100。据此，模拟转数字转换装置100的输出的信号噪声比(signal-to-noise ratio)可被提高。
参考图2以及图1B。图2是依照本公开一些实施例所示出的模拟转数字转换装置100的示意图。
相较于图1A，在这个例子中，开关电路系统120只利用开关S1-S7以及电容C2，且开关S7受时钟信号Φcs0控制。在这个例子中，由于开关S8-S9的(多个)操作被省略，转换相位(例如：相位k-1、k、k+1、…)的时间区间可更被减少。
在相位k-1，当时钟信号Φcs0以及时钟信号Φs5具有致能位准时，开关S5以及S7导通。在这个情况下，二进位电容阵列CT1连接至电容C2。在二进位电容阵列CT1以及电容C2的电荷分享到达平衡后，电容C2存储剩余信号Vres2(k-1)。
在相位k，当时钟信号Φc具有致能位准时，模拟转数字转换程序基于取样输入信号Vin(k-1)以及剩余信号Vres2(k-1)的结合被执行。当时钟信号Φcs0以及时钟信号Φs6具有致能位准时，开关S6以及S7导通。在这个情况下，二进位电容阵列CT2连接至电容C2。在二进位电容阵列CT2与电容C2的电荷分享达到平衡后，电容C2存储剩余信号Vres2(k)。换句话说，开关S6导通以从二进位电容阵列CT2将产生于相位k中的模拟转数字转换程序的剩余信号传输至电容C2。如此一来，电容C2存储剩余信号Vres2(k)。
在相位k+1，当时钟信号Φc具有致能位准时，模拟转数字转换程序基于取样输入信号Vin(k)以及剩余信号Vres2(k)的结合被执行。如此一来，可以得到具有噪声塑形特性的噪声转换功能的模拟转数字转换装置100。
在上述实施例中，循续渐近式电路系统140执行模拟转数字转换程序的时间区间(例如：时钟信号Φc具有致能位准的时间区间)以及开关电路系统120执行电荷分享的时间区间(例如：时钟信号Φcs0、Φcs1以及Φclean具有致能位准的时间区间)位于转换相位(例如：相位k-1、k、k+1、…)的时间区间内。在一些实施例中，于电荷分享的过程中，电容C2的第一端可为不导通。
上述各时钟信号以及开关电路系统120的配置仅用于示例的目的，但本公开不以此为限。
参考图3A至图3D。图3A是依照本公开一些实施例所示出的模拟转数字转换装置100位于相位k-1的示意图。图3B是依照本公开一些实施例所示出的图3A中信号的波形的示意图。图3C是依照本公开一些实施例所示出的模拟转数字转换装置100位于相位k的示意图。图3D是依照本公开一些实施例所示出的模拟转数字转换装置100位于相位k+1的示意图。
在这个例子中，开关电路系统120包含开关S1-S4。开关S3受时钟信号Φs1'控制且开关S4受时钟信号Φs2'控制。开关电路系统120还包含开关电容Cex1-Cex3。在一些实施例中，开关电容Cex1-Cex3用以轮流地耦接二进位电容阵列CT1、CT2以及电容C2，以提供对应相位的剩余信号至循续渐近式电路系统140。详细而言，在各个转换相位，开关电容Cex1-Cex3的其中两者分别运行为二进位电容阵列CT1以及CT2中的电容。开关电容Cex1-Cex3的剩余者与电容C2并联耦接以传输剩余信号。
举例而言，如图3A以及图3B所示，在相位k-1，开关电容Cex1耦接于二进位电容阵列CT1的(多个)开关与节点N1之间以执行模拟转数字转换程序。开关电容Cex3与电容C2并联耦接以进行电荷分享。在这个情况下，开关电容Cex1于模拟转数字转换程序中或在模拟转数字转换程序完成之后存储剩余信号Vres2(k-1)。开关电容Cex2耦接于二进位电容阵列CT2的(多个)开关与节点N2之间，以对输入信号Vin(k-1)取样。
如图3B以及图3C所示，在相位k，开关电容Cex2耦接于二进位电容阵列CT2的多个开关与节点N2之间以执行模拟转数字转换程序。开关电容Cex1与电容C2并联耦接以进行电荷分享。在这个情况下，模拟转数字转换程序基于取样输入信号Vin(k-1)以及被电容Cex1分享的剩余信号Vres2(k-1)的结合而执行。开关电容Cex2于模拟转数字转换程序中或在模拟转数字转换程序完成之后存储剩余信号Vres2(k)。开关电容Cex3耦接于二进位电容阵列CT1的(多个)开关与节点N1之间，以对输入信号Vin(k)取样。
如图3B以及图3D所示，在相位k+1，开关电容Cex3耦接于二进位电容阵列CT1的(多个)开关与节点N1之间以执行模拟转数字转换程序。开关电容Cex2与电容C2并联耦接以进行电荷分享。在这个情况下，模拟转数字转换程序是基于取样输入信号Vin(k)以及被电容Cex2分享的剩余信号Vres2(k)的结合而执行。开关电容Cex3于模拟转数字转换程序中或在模拟转数字转换程序完成之后存储剩余信号Vres2(k+1)。开关电容Cex1耦接于二进位电容阵列CT2的(多个)开关与节点N2间，以对输入信号Vin(k+1)取样。
在这种配置中，如图3B所示，仅循续渐近式电路系统140执行模拟转数字转换程序的时间区间(例如：时钟信号Φc具有致能位准的时间区间)位于转换相位(例如：相位k-1、k、k+1、…)的时间区间中。据此，这个例子中的转换相位的时间区间可以更被降低，且模拟转数字转换装置100等同运行于较高的时钟频率。
在一些实施例中，时钟信号Φc可为一组同步时钟信号。在一些实施例中，时钟信号Φc可为一组异步时钟信号。时钟信号Φc的各种设定皆在本公开的范围内。
参考图4。图4是依照本公开一些实施例所示出的图3A、图3C及/或图3D的开关电容Cex1的电路图。
如图4所示，开关电容Cex1包含电容C以及开关电路410。开关电路410基于时钟信号Φs1以及Φs2运行为多工器电路，以将电容C耦接至二进位电容阵列CT1或CT2的不同端、或节点N1或N2、或电容C2。如此，在不同相位，开关电容Cex1可被设定以提供不同功能，如图3A、图3C以及图3D中所讨论。
开关电容Cex2以及Cex3的实现方式可参考图4。开关电容Cex2以及Cex3的实现方式仅用于示例，但本公开不以此为限。
在一些实施例中，图1A、图2、图3A、图3C以及图3D中的比较电路142可利用两个分别与控制逻辑电路144以及146运行的比较器实现。
综上所述，本公开的模拟转数字转换装置得以提供具有噪声塑形功能以及时间交错转换的电路架构。如此，模拟转数字转换装置的整体效能可被改善。
各种功能性元件和方块已于此公开。对于本技术领域普通技术人员而言，功能方块可由电路(无论是专用电路，还是于一或多个处理器及编码指令控制下操作的通用电路)实现，其一般而言包含用以相应于此处描述的功能及操作对电气回路的操作进行控制的晶体管或其他电路元件。如将进一步理解地，一般而言电路元件的具体结构与互连，可由编译器(compiler)，例如暂存器传递语言(register transfer language，RTL)编译器决定。暂存器传递语言编译器对与组合语言代码(assembly language code)相当相似的指令码(script)进行操作，将指令码编译为用于布局或制作最终电路的形式。确实地，暂存器传递语言以其促进电子和数字系统设计过程中的所扮演的角色和用途而闻名。
虽然本公开已以实施方式公开如上，然其并非用以限定本公开，任何本领域普通技术人员，在不脱离本公开的构思和范围内，当可作各种的变动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种模拟转数字转换装置，包含：
多个电容阵列，用以轮流地对一输入信号取样，其中当所述多个电容阵列的一第一电容阵列用以以第一相位对该输入信号取样时，所述多个电容阵列的一第二电容阵列用以将以一第二相位取样的该输入信号输出作为一取样输入信号，其中该第一相位为一当前相位，且该第二相位早于该第一相位；
一循续渐近式电路系统，用以依据一转换时钟信号对该取样输入信号以及产生于该第二相位的一剩余信号的一结合执行一模拟转数字转换程序，以产生一数字输出；以及
一开关电路系统，包含一第一电容，该第一电容用以存储产生于该第二相位的该剩余信号，该开关电路系统用以将该第二电容阵列以及该第一电容耦接至该循续渐近式电路系统的一输入端，以提供该取样输入信号以及该剩余信号的该结合。
2.如权利要求1所述的模拟转数字转换装置，其中该开关电路系统还用以在于第一相位执行该模拟转数字转换程序后将该第二电容阵列耦接至该第一电容，以存储产生于该第一相位的一剩余信号。
3.如权利要求1所述的模拟转数字转换装置，其中该开关电路系统包含：
一第一开关，耦接于该第一电容阵列的一第一节点与该第一电容的一第一端之间，该第一开关用以响应于一第一时钟信号的一致能位准而导通；
一第二开关，耦接于该第二电容阵列的一第二节点与该第一电容的该第一端之间，该第二开关用以响应于一第二时钟信号的一致能位准而导通；
一第三开关，其中该第三开关的一第一端耦接该第一节点，该第三开关的一第二端耦接该第一电容的一第二端，该第三开关用以响应于一第三时钟信号的一致能位准而导通；以及
一第四开关，其中该第四开关的一第一端耦接该第二节点，该第四开关的一第二端耦接该第一电容的该第二端，且该第四开关用以响应于一第四时钟信号的一致能位准而导通。
4.如权利要求3所述的模拟转数字转换装置，其中该开关电路系统还包含：
一第五开关，耦接于该第一电容的该第一端与地之间，且该第五开关用以响应于一第五时钟信号的一致能位准而导通。
5.如权利要求3所述的模拟转数字转换装置，其中该第二开关导通以将该第二电容阵列连接至该第一电容，以提供该取样输入信号至该循续渐近式电路系统；
其中在该模拟转数字转换程序被执行之后，该第四开关导通以将该第二电容阵列耦连接至该第一电容，以存储产生于该第一相位的一剩余信号。
6.如权利要求3所述的模拟转数字转换装置，其中该开关电路系统还包含：
一第二电容，其中该第二电容的一第一端耦接该第四开关的该第二端以及该第三开关的该第二端，且该第二电容的一第二端耦接至地；
一第五开关，耦接于该第一电容的该第一端与地之间，该第五开关用以响应于一第五时钟信号的一致能位准而导通；
一第六开关，耦接于该第一电容的该第二端与该第二电容的该第一端之间，该第六开关用以响应于该第五时钟信号的该致能位准而导通；以及
一第七开关，耦接于该第二电容的该第一端与地之间，该第七开关用以响应于一第六时钟信号的一致能位准而导通，以重置该第二电容；
其中该第四开关用以导通以将产生于该第一相位的一剩余信号从该第二电容阵列传输至该第二电容，且该第六开关以及该第五开关导通以将产生于该第一相位的该剩余信号从该第二电容传输至该第一电容。
7.如权利要求1所述的模拟转数字转换装置，其中该开关电路系统还包含：
多个开关电容，用以轮流地耦接至该第一电容阵列、该第二电容阵列以及该第一电容，以提供位于一对应相位的一剩余信号至该循续渐近式电路系统。
8.如权利要求1所述的模拟转数字转换装置，其中该开关电路系统还包含：
一第一开关电容，用以于该第二相位耦接至该第一电容阵列的一第一节点以运行为该第一电容阵列的一电容，且用以于该第一相位并联耦接该第一电容，以提供位于该第二相位的该剩余信号；
一第二开关电容，用以于该第二相位以及该第一相位耦接该第二电容阵列的一第二节点以运行为该第二电容阵列的一电容，以存储该取样输入信号；以及
一第三开关电容，用以于该第二相位并联耦接该第一电容以提供位于早于该第二相位的一相位的一剩余信号，且用以于该第一相位耦接该第一节点以运行为该第一电容阵列的该电容。
9.如权利要求1所述的模拟转数字转换装置，其中该开关电路系统还包含：
一第一开关，用以于该第一相位导通，以将该输入信号传输至该第一电容阵列；以及
一第二开关，用以于该第二相位导通，以将该输入信号传输至该第二电容阵列。
10.如权利要求1所述的模拟转数字转换装置，其中该循续渐近式电路系统包含：
一比较电路，用以基于该取样输入信号以及产生于该第二相位的该剩余信号以于该第一相位执行该模拟转数字转换程序；
一第一控制逻辑电路，用以依据该转换时钟信号于该第二相位控制该第一电容阵列；以及
一第二控制逻辑电路，用以依据该转换时钟信号于该第一相位控制该第一电容阵列。
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