CN115967403A - 逐渐逼近寄存器式模拟数字转换装置与信号转换方法 - Google Patents

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CN115967403A CN202111191315.5A CN202111191315A CN115967403A CN 115967403 A CN115967403 A CN 115967403A CN 202111191315 A CN202111191315 A CN 202111191315A CN 115967403 A CN115967403 A CN 115967403A
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Abstract

本申请涉及逐渐逼近寄存器式模拟数字转换装置与信号转换方法。逐渐逼近寄存器式模拟数字转换装置包含第一与第二数字模拟转换器(DAC)电路、比较器电路、控制器电路以及动态元件匹配电路。第一与第二DAC电路取样一输入信号。比较器电路与控制器电路根据第一与第二DAC电路之输出产生多个第一与第二比特。动态元件匹配电路编码第一比特以产生第三比特，以刷新第一DAC电路。在第一DAC电路刷新后，控制器电路还重置第二比特中之部分比特。在部分比特重置后，比较器电路根据第一与第二DAC电路之输出产生多个比较结果。控制器电路根据比较结果产生多个第四比特，并根据该些第一、第二以及第四比特产生数字输出。

Description

逐渐逼近寄存器式模拟数字转换装置与信号转换方法
技术领域
本申请涉及模拟数字转换器，尤其涉及使用动态元件匹配技术与统计运算的逐渐逼近寄存器式模拟数字转换装置与信号转换方法。
背景技术
在逐渐逼近寄存器式模拟数字转换器中，由于电容阵列中的每一电容的电容值可能会因为制程误差、环境温度变化等原因产生不匹配，因而造成数字输出会有误差，进而影响到逐渐逼近寄存器式模拟数字转换器的线性度。在传统设计中，为了解决此一问题，通常需要使用较大的电容来降低不匹配。然而，使用较大的电容会使得电路整体面积明显增加。另一方面，若是在逐渐逼近寄存器式模拟数字转换器中使用超取样(over sampling)的电路技巧来降低误差，则会使降低输入信号的可使用频率。
发明内容
于一些实施态样中，逐渐逼近寄存器式模拟数字转换装置包含第一数字模拟转换器电路、第二数字模拟转换器电路、比较器电路、控制器电路以及动态元件匹配电路。第二数字模拟转换器电路用以与该第一数字模拟转换器电路协同运作以取样一输入信号。比较器电路用以根据该第一数字模拟转换器电路之输出与该第二数字模拟转换器电路之输出产生多个第一比较结果。控制器电路用以根据该些第一比较结果产生多个第一比特以及多个第二比特，并储存该些第一比特与该些第二比特，其中该些第二比特用于切换该第二数字模拟转换器电路。动态元件匹配电路用以编码该些第一比特以产生多个第三比特，以刷新该第一数字模拟转换器电路。在该第一数字模拟转换器电路刷新后，该控制器电路还用以重置该些第二比特中之一部分比特。该比较器电路还用以在该部分比特重置后根据该第一数字模拟转换器电路之输出与该第二数字模拟转换器电路之输出产生多个第二比较结果，且该控制器电路还用以根据该些第二比较结果产生多个第四比特，并根据该些第一比特、该些第二比特以及该些第四比特产生一数字输出。
于一些实施态样中，信号转换方法包含下列操作：通过一第一数字模拟转换器电路以及一第二数字模拟转换器电路协同运作以取样一输入信号，以根据该第一数字模拟转换器电路之输出与该第二数字模拟转换器电路之输出产生多个第一比较结果；根据该些第一比较结果产生多个第一比特以及多个第二比特，并储存该些第一比特与该些第二比特，其中该些第二比特用于切换该第二数字模拟转换器电路；编码该些第一比特以产生多个第三比特，以刷新该第一数字模拟转换器电路；在该第一数字模拟转换器电路刷新后，重置该些第二比特中之一部分比特；在该部分比特重置后，根据该第一数字模拟转换器电路之输出与该第二数字模拟转换器电路之输出产生多个第二比较结果；根据该些第二比较结果产生多个第四比特；以及根据该些第一比特、该些第二比特以及该些第四比特产生一数字输出。
有关本案的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
附图说明
[图1]为根据本案一些实施例绘制的一种逐渐逼近寄存器式模拟数字转换器装置；
[图2]为根据本案一些实施例绘制图1中的多个数字模拟转换器电路之示意图；以及
[图3]为根据本案一些实施例绘制的一种信号转换方法的流程图。
具体实施方式
本文所使用的所有词汇具有其通常的意涵。上述之词汇在普遍常用之字典中之定义，在本案的内容中包含任一于此讨论的词汇之使用例子仅为示例，不应限制到本案之范围与意涵。同样地，本案亦不仅以于此说明书所示出的各种实施例为限。
关于本文中所使用之“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。如本文所用，用语“电路系统”可为由至少一电路形成的单一系统，且用语“电路”可为由至少一个电晶体与/或至少一个主被动元件按一定方式连接以处理信号的装置。
如本文所用，用语“与/或”包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等之词汇，是用于描述并辨别各个元件。因此，在本文中的第一元件也可被称为第二元件，而不脱离本案的本意。为易于理解，于各图式中的类似元件将被指定为相同标号。
图1为根据本案一些实施例绘制的一种逐渐逼近寄存器式(successiveapproximation register,SAR)模拟数字转换器装置100(后简称为SAR模拟数字转换器装置100)的示意图。SAR模拟数字转换器装置100可根据输入信号VIP与输入信号VIN产生数字输出DOUT。
SAR模拟数字转换器装置100包含开关SW1、开关SW2、数字模拟转换器电路110、数字模拟转换器电路115、数字模拟转换器电路120以及数字模拟转换器电路125、比较器电路130、控制器电路140以及动态元件匹配电路150。
开关SW1与开关SW2在取样阶段导通。如此，输入信号VIP与输入信号VIN可分别传送至节点N1以及节点N2。于此条件下，数字模拟转换器电路110可与数字模拟转换器电路115协同运作以取样输入信号VIP，且数字模拟转换器电路120可与数字模拟转换器电路125协同运作以取样输入信号VIN。
数字模拟转换器电路110与数字模拟转换器电路120对应于数字输出DOUT中的高权重比特(例如为最高有效比特)，且数字模拟转换器电路115与数字模拟转换器电路125对应于数字输出DOUT中的低权重比特(例如为最低有效比特)。换言之，数字模拟转换器电路110对应的权重高于数字模拟转换器电路115对应的权重，且数字模拟转换器电路120对应的权重高于数字模拟转换器电路125对应的权重。关于多个数字模拟转换器电路110、115、120以及125的设置方式将于后参照图2说明。
在模拟数字转换阶段，开关SW1与开关SW2不导通。于此阶段中，数字模拟转换器电路110可根据该些高权重比特于节点N1产生对应的输出，且数字模拟转换器电路115可根据该些低权重比特于节点N1产生对应的输出。换言之，多个数字模拟转换器电路110以及115之输出可用来调整节点N1的位准。类似地，数字模拟转换器电路120可于节点N2产生对应的输出，且数字模拟转换器电路125可于节点N2产生对应的输出。换言之，多个数字模拟转换器电路120以及125之输出可用来调整节点N2的位准。
比较器电路130用以根据多个数字模拟转换器电路110、115、120以及125中每一者的输出产生决策信号VOP以及决策信号VON。例如，若节点N1的位准高于节点N2的位准，决策信号VOP具有逻辑值1，且决策信号VON具有逻辑值0，但不以此为限。或者，若节点N1的位准低于节点N2的位准，决策信号VOP具有逻辑值0，且决策信号VON具有逻辑值1，但不以此为限。在模拟数字转换阶段中，比较器电路130可依序产生多个比较结果(即多组决策信号VOP与决策信号VON)。控制器电路140可以根据这些比较结果依序产生多个比特D1～D14，并储存该些多个比特D1～D14。于此例中，多个比特D1～D3为多个最高有效比特，且多个比特D4～D14为多个最低有效比特，其可用来切换数字模拟转换器电路115。于一些实施例中，控制器电路140还输出多个比特Db4～Db14来切换数字模拟转换器电路125，其中多个比特D4～D14中一对应者与多个比特Db4～Db14中一对应者具有相反逻辑值。例如，当比特D4具有逻辑值1时，比特Db4具有逻辑值0。依此类推，当比特D14具有逻辑值0时，比特Db14具有逻辑值1。
于一些实施例中，控制器电路140可执行具有冗余(redundancy)运算的逐渐逼近演算法来产生多个比特D1～D14，但本案并不以此为限。于一些实施例中，根据多个数字模拟转换器110、115、120以及125的设置方式，逐渐逼近演算法可为二元搜索演算法，也可为非二元搜索演算法。
动态元件匹配电路150用以编码多个比特D1～D3以产生多个比特EB，以刷新数字模拟转换器电路110。于一些实施例中，动态元件匹配电路150还用以编码多个比特D1～D3以产生多个比特EB’，以刷新数字模拟转换器电路120。于一些实施例中，控制器电路140与动态元件匹配电路150中每一者可由一数字信号处理电路实施。于一些实施例中，控制器电路140与动态元件匹配电路150可整合为一数字控制逻辑电路系统。
在多个数字模拟转换器电路110与120被刷新后，控制器电路140还重置多个比特D4～D14中之部分比特与多个比特D4b～D14b中之部分比特，且比较器电路130还在该些部分比特重置后根据多个数字模拟转换器电路110、115、120以及125之输出与产生多个比较结果，且控制器电路140还用以根据该些比较结果产生多个比特，并根据多个比特D1～D14以及多个比特(例如为后述的多个比特D10_F～D14_F)产生数字输出DOUT。关于此处之详细说明将于后参照图3说明。
图2为根据本案一些实施例绘制图1中的多个数字模拟转换器电路110、115、120以及125之示意图。于此例中，多个数字模拟转换器电路110、115、120以及125中每一者可为电容式数字模拟转换器电路。
数字模拟转换器电路110包含控制逻辑电路211、切换电路212以及多个电容Cmu1～Cmu3。多个电容Cmu1～Cmu3是基于温度计码设置。例如，电容Cmu1包含4个单位电容Cm(即电容Cmu1对应的权重为4)，电容Cmu2包含2个单位电容Cm(即电容Cmu2对应的权重为2)，电容Cmu3包含1个单位电容Cm(即电容Cmu3对应的权重为1)。在数字模拟转换器电路110中，多个单位电容Cm之一端耦接至节点N1，且多个单位电容Cm之另一端耦接至切换电路212。控制逻辑电路211根据多个比特EB控制切换电路212。切换电路212基于控制逻辑电路211的控制传输参考电压Vp或参考电压Vn至对应的单位电容Cm。
类似地，数字模拟转换器电路120包含控制逻辑电路221、切换电路222以及多个电容Cdu1～Cdu3。多个电容Cdu1～Cdu3是基于温度计码设置。例如，电容Cdu1包含4个单位电容Cm(即电容Cdu1对应的权重为4)，电容Cdu2包含2个单位电容Cm(即电容Cdu2对应的权重为2)，电容Cdu3包含1个单位电容Cm(即电容Cdu3对应的权重为1)。在数字模拟转换器电路120中，多个单位电容Cm之一端耦接至节点N2，且多个单位电容Cm之另一端耦接至切换电路222。控制逻辑电路221根据多个比特EB’控制切换电路222。切换电路222基于控制逻辑电路221的控制传输参考电压Vp或参考电压Vn至对应的单位电容Cm。
数字模拟转换器电路115包含控制逻辑电路213、切换电路214以及多个电容CM1～CMY(图中有若干省略)。多个电容CM1～CMY的电容值彼此不同，以对应到不同的权重。例如，在多个电容CM1～CMY中，电容CMY对应至最大的权重故具有最大的容值，且电容CM1对应至最小的权重故具有最小的容值。控制逻辑电路213根据多个比特D4～D14控制切换电路214。切换电路214基于控制逻辑电路213的控制传输参考电压Vp或参考电压Vn至多个电容CM1～CMY。
类似地，数字模拟转换器电路125包含控制逻辑电路223、切换电路224以及多个电容CL1～CLY(图中有若干省略)。多个电容CL1～CLY的电容值彼此不同，以对应到不同的权重。例如，在多个电容CL1～CLY中，电容CLY对应至最大的权重故具有最大的容值，且电容CL1至最小的权重故具有最小的容值。控制逻辑电路223根据多个比特Db4～Db14控制切换电路224。切换电路224基于控制逻辑电路223的控制传输参考电压Vp或参考电压Vn至多个电容CL1～CLY。
于一些实施例中，图1的SAR模拟数字转换装置100还包含电容C1以及电容C2。电容C1耦接于节点N1并用以接收参考电压Vn。电容C2耦接于节点N2并用以接收参考电压Vn。于一些实施例中，电容C1以及电容C2是用以衰减参考电压Vp及参考电压Vn在电容切换时对节点N1以及节点N2产生之影响，亦即用以衰减参考电压Vp及参考电压Vn等效到比较器电路130的输入信号之增益，此设置可使用更高的参考电压Vp及参考电压Vn。于一些实施例中，电容C1以及电容C2可视为节点N1以及节点N2总和的对接地端的寄生电容。于一些实施例中，电容C1的容值可相同于电容CM1的容值，且电容C2的容值可相同于电容CL1的容值。
图2仅以二进位制的数字模拟转换器为例，但本案并不以此为限。于一些实施例中，图2中的多个电容可由非二进位编码的方式或是分段式编码方式实施。于一些实施例中，控制逻辑电路(例如为控制逻辑电路211、213、221或223)以及切换电路(例如为切换电路212、214、222或224)可由数字电路与/或开关电路实施。
图3为根据本案一些实施例绘制的一种信号转换方法300的流程图。于一些实施例中，信号转换方法300可由图1的SAR模拟数字转换装置100执行。为易于理解，以下将以信号转换方法300说明SAR模拟数字转换装置100的相关操作。
于操作S310，执行初次SAR模拟数字转换，以产生多个第一比特(例如为多个比特D1～D3)以及多个第二比特(例如为多个比特D4～D14)。操作S310包含步骤S31与步骤S32。
于步骤S31，对输入信号取样。例如，开关SW1与开关SW2导通，多个数字模拟转换器电路110、115、120以及125中的所有电容皆接收参考电压Vp。于此条件下，数字模拟转换器电路110可与数字模拟转换器电路115协同运作以取样输入信号VIP，且数字模拟转换器电路120可与数字模拟转换器电路125协同运作以取样输入信号VIN。在取样完成后，开关SW1与开关SW2不导通，且多个数字模拟转换器电路110、115、120以及125中的所有电容继续接收参考电压Vp。于步骤S32，根据多个数字模拟转换器电路之输出产生多个第一比较结果(即对应于初次SAR模拟数字转换的多组决策信号VOP以及VON)，并根据该些第一比较结果产生多个第一比特(例如为多个比特D1～D3)以及多个第二比特(例如为多个比特D4～D14)。
于操作S320，编码多个第一比特以产生多个第三比特(例如为多个比特EB)，以刷新对应于高权重比特的数字模拟转换器电路。
于一些实施例中，动态元件匹配电路150可以将多个比特D1～D3编码为对应于温度计码的多个比特，并根据这些比特执行一随机化(或伪随机化)演算法以产生多个比特EB，并根据多个比特EB产生对应的多个比特EB’，其中多个比特EB可用来刷新数字模拟转换器电路110，且多个比特EB’可用来刷新数字模拟转换器电路120。一般而言，比特EB’的定义方式取决于比特EB用以控制电容Cm耦接至电压Vn或电压Vp的逻辑，但不以此为限。于一些实施例中，多个比特EB可为(但不限于)多个比特EB’的逻辑补数(logical complement)。
例如，若多个比特D1～D3为100，多个比特D1～D3的数字码为+1(即+4-2-1＝+1)，其对应于一个单位电容Cm。假设在初次SAR模拟数字转换中，数字模拟转换器电路110是利用电容Cmu1中的第1个单位电容Cm来产生对应于上述数字码之输出。例如，该第1个单位电容Cm接收电压Vn，且数字模拟转换器电路110中的剩余单位电容Cm以及数字模拟转换器电路120中的所有单位电容Cm皆接收电压Vp，以产生对应于上述数字码之输出。经动态元件匹配电路150处理后，数字模拟转换器电路110可根据多个比特EB利用另一个单位电容Cm(例如为电容Cmu1中的第2个单位电容Cm)来产生对应于上述数字码之输出。例如，该第2个单位电容Cm接收电压Vn，且数字模拟转换器电路110中的剩余单位电容Cm以及数字模拟转换器电路120中的所有单位电容Cm皆接收电压Vp，以产生对应于上述数字码之输出。
换言之，在初次SAR模拟转换中，数字模拟转换器电路110可利用多个单位电容Cm中的至少一第一电容(例如为前述的第1个单位电容Cm)来产生对应于多个第一比较结果的输出。通过动态元件匹配电路150，数字模拟转换器电路110可根据多个比特EB利用多个单位电容Cm中的至少一第二电容(例如为前述的第2个单位电容Cm)来产生对应于多个第一比较结果的输出，其中至少一第一电容不完全相同于至少一第二电容。等效而言，数字模拟转换器电路110可响应多个比特EB被刷新，以选择不同的单位电容Cm来产生相同输出。如此一来，可以降低多个单位电容Cm之间的不匹配造成的影响，以提高数字模拟转换器电路110的线性度。
于操作S330，在对应于高权重比特的数字模拟转换器电路刷新后，重置该些第二比特中之一部分比特。于操作S340，在部分比特重置后，根据多个数字模拟转换器电路之输出产生多个第二比较结果。于操作S350，根据该些第二比较结果产生多个第四比特，并根据该些第一比特、该些第二比特以及该些第四比特产生数字输出。
例如，在数字模拟转换器电路110刷新后，控制器电路140可以重置多个比特D4～D14的部分比特，并维持多个比特D4～D14的剩余比特与多个比特D1～D3保持不变。于一些实施例中，剩余比特对应之权重高于部分比特对应之权重。例如，部分比特可为多个比特D4～D14中对应于较低权重的多个比特D10～D14，且剩余比特可为多个比特D4～D14中对应于较高权重的多个比特D4～D9。应当理解，由于剩余比特D4～D9保持不变，故多个比特Db4～Db14中的对应比特Db4～Db9也保持不变。多个数字模拟转换器电路110、115、120以及125可响应于该些多个比特进行切换，以产生对应的输出。据此，在多个比特D10～D14(以及多个比特Db10～Db14)重置后，比较器电路130可根据多个数字模拟转换器电路110、115、120以及125之输出产生多个第二比较结果(即多组决策信号VOP以及决策信号VON)。控制器电路140可根据这些第二比较结果产生多个第四比特(如后所述的多个比特D10_F～D14_F)，并根据多个比特D1～D3、多个比特D4～D14以及这些第四比特产生数字输出DOUT。
于一例子中，SAR模拟数字转换装置100为12比特的SAR模拟转换器，且在产生多个最高有效比特(例如为多个比特D1～D3)后产生2个冗余比特。如此一来，在模拟数字转换中，SAR模拟数字转换装置100可产生14个比特(例如为多个比特D1～D14)。于此条件下，通过前述多个操作，控制器电路140产生的多个比特可整理为下表：
对应的比较结果 储存的比特
第一比较结果 D1、D2、D3、…、D9、D10、D11、…、D14
第二比较结果 D1、D2、D3、…、D9、D10_F、D11_F、…、D14_F
其中，第一比较结果对应于初次SAR模拟数字转换，且第二比较结果是在数字模拟转换器电路110重置后产生。通过上述操作，控制器电路140可得到多组比特(例如为第一组比特D1～D14以及第二组比特D1～D9与D10_F～D14_F)。如此一来，控制器电路140可根据该些组比特进行统计运算，以产生数字输出DOUT。
例如，控制器电路140可平均部分比特(例如为多个比特D10～D14)以及多个第四比特(例如为多个比特D10_F～D14_F)以产生多个第五比特(例如为多个比特D10～D14与多个比特D10_F～D14_F的平均结果)，并组合多个比特D1～D3、前述的剩余比特D4～D9与这些第五比特为数字输出DOUT。或者，控制器电路140可直接平均上表中的该些组比特，以产生数字输出DOUT。通过动态元件匹配电路150以及上述的统计运算，可以降低元件(例如为电容)不匹配所造成的影响。如此一来，可在不增加元件面积下提升SAR模拟数字转换装置100的线性度。于一些实施例中，统计运算可为平均运算或是权重平均运算，但本案并不以此为限。此外，由于上述多个操作没有使用到超取样(over sampling)，输入信号VIN的频率不会受限于取样频率，故不会降低输入信号VIN的可使用频率。
上述信号转换方法300的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本案的各实施例的操作方式与范围下，在信号转换方法300下的各种操作当可适当地增加、替换、省略或以不同顺序执行(例如可以是同时执行或是部分同时执行)。
上述说明仅为示例，且本案并不以此为限。例如，在其他实施例中，多个操作S320、S330以及S340可重复执行多次以取得更多组比特(例如为更多组的比特D10_F～D14_F)，以产生更准确的数字输出DOUT。例如，在得到上表后的第二组比特后，动态元件匹配电路150可再编码多个比特D1～D3来产生多个比特EB与EB’，以刷新多个数字模拟转换器电路110与120。接着，控制器电路140可重置多个比特D10_F～D14_F与Db10～Db14。在多个比特D10～D14(以及多个比特Db10～Db14)重置后，比较器电路130可重复比较数字模拟转换器电路110(与数字模拟转换器电路115)的输出以及数字模拟转换器电路120(与数字模拟转换器电路125)的输出以产生更多的第二比较结果。控制器电路140可根据这些第二比较结果产生多个比特(例如为比特D10_F1～D14_F1)，并将该些比特储存为第三组比特(例如为多个比特D1～D9与D10_F1～D14_F1)。如此一来，控制器电路140可根据前述的第一组比特、第二组比特以及第三组比特产生数字输出DOUT。例如，控制器电路140可平均上述多组比特以产生数字输出DOUT。于一些实施例中，前述重复比较的次数与/或前述比特的组数越多，数字输出DOUT可越准确。
另外，上述多个实施例仅以差动式的设置方式为例说明，但本案并不以此为限。于一些实施例中，上述各实施例可由单端式的设置方式实施。在一些实施例中，在单端式的设置方式中，SAR模拟转换装置100可采用多个数字模拟转换器电路110、115、120与125中耦接至比较器电路130之一输入端(例如为节点N1或节点N2)的部份数字模拟转换器电路进行操作。例如，SAR模拟转换装置100可为基于共模电压(VCM-based)切换的单端式装置，其可仅包含多个数字模拟转换器电路110以及115。
综上所述，本案一些实施例中的SAR模拟数字转换装置与信号转换方法可利用动态元件匹配技术来刷新对应于高权重比特的数字模拟转换器电路，并利用统计运算来产生最终的数字输出。如此一来，可以降低装置中元件不匹配的影响，以在不增加元件面积下改善线性度。另外，上述的相关操作并未使用超取样的技术，故不会降低输入信号的可使用频率。
虽然本案之实施例如上所述，然而该些实施例并非用来限定本案，本技术领域具有通常知识者可依据本案之明示或隐含之内容对本案之技术特征施以变化，凡此种种变化均可能属于本案所寻求之专利保护范畴，换言之，本案之专利保护范围须视本说明书之申请专利范围所界定者为准。
【符号说明】
100：逐渐逼近寄存器式模拟数字转换装置
110,115,120,125：数字模拟转换器电路
130：比较器电路
140：控制器电路
150：动态元件匹配电路
211,213,221,223：控制逻辑电路
212,214,222,224：切换电路
300：信号转换方法
C1,C2,CL1～CLY,CM1～CMY：电容
Cdu1～Cdu3,Cmu1～Cmu3：电容
Cm：单位电容
D1～D14,Db4～Db14,EB,EB’：比特
DOUT：数字输出
N1,N2：节点
S310,S320,S330,S340,S350：操作
S31,S32：步骤
SW1,SW2：开关
VIN,VIP：输入信号
VON,VOP：决策信号
Vn,Vp：参考电压。

Claims (10)

1.一种逐渐逼近寄存器式模拟数字转换装置，包含：
一第一数字模拟转换器电路；
一第二数字模拟转换器电路，用以与该第一数字模拟转换器电路协同运作以取样一输入信号；
一比较器电路，用以根据该第一数字模拟转换器电路的输出与该第二数字模拟转换器电路的输出产生多个第一比较结果；
一控制器电路，用以根据所述第一比较结果产生多个第一比特以及多个第二比特，并储存所述第一比特与所述第二比特，其中所述第二比特用于切换该第二数字模拟转换器电路；以及
一动态元件匹配电路，用以编码所述第一比特以产生多个第三比特，以刷新该第一数字模拟转换器电路，
其中在该第一数字模拟转换器电路刷新后，该控制器电路还用以重置所述第二比特中的一部分比特，该比较器电路还用以在该部分比特重置后根据该第一数字模拟转换器电路的输出与该第二数字模拟转换器电路的输出产生多个第二比较结果，且该控制器电路还用以根据所述第二比较结果产生多个第四比特，并根据所述第一比特、所述第二比特以及所述第四比特产生一数字输出。
2.根据权利要求1所述的逐渐逼近寄存器式模拟数字转换装置，其中所述第一比特为多个最高有效比特，且所述第二比特为多个最低有效比特。
3.根据权利要求1所述的逐渐逼近寄存器式模拟数字转换装置，其中该第一数字模拟转换器电路还用以被重复地刷新以重置该部分比特，且该比较器电路还在该部分比特重置后重复比较该第一数字模拟转换器电路的输出与该第二数字模拟转换器电路的输出以产生所述第二比较结果。
4.根据权利要求1所述的逐渐逼近寄存器式模拟数字转换装置，其中该第一数字模拟转换器电路对应的权重高于该第二数字模拟转换器电路对应的权重。
5.根据权利要求1所述的逐渐逼近寄存器式模拟数字转换装置，其中该控制器电路用以对该部分比特与所述第四比特进行一统计运算以产生多个第五比特，并组合所述第一比特、所述第二比特中的剩余比特以及所述第五比特为该数字输出。
6.根据权利要求5所述的逐渐逼近寄存器式模拟数字转换装置，其中该剩余比特对应的权重高于该部分比特对应的权重。
7.根据权利要求5所述的逐渐逼近寄存器式模拟数字转换装置，其中该控制器电路用以平均该部分比特以及所述第四比特以产生所述第五比特。
8.根据权利要求1所述的逐渐逼近寄存器式模拟数字转换装置，其中该动态元件匹配电路用以编码所述第一比特为一温度计码，并根据该温度计码产生所述第三比特。
9.根据权利要求1所述的逐渐逼近寄存器式模拟数字转换装置，其中该第一数字模拟转换器电路包含多个电容，且该第一数字模拟转换器电路根据所述第三比特产生对应于所述第一比较结果的一输出。
10.一种信号转换方法，包含：
通过一第一数字模拟转换器电路以及一第二数字模拟转换器电路协同运作以取样一输入信号，以根据该第一数字模拟转换器电路的输出与该第二数字模拟转换器电路的输出产生多个第一比较结果；
根据所述第一比较结果产生多个第一比特以及多个第二比特，并储存所述第一比特与所述第二比特，其中所述第二比特用于切换该第二数字模拟转换器电路；
编码所述第一比特以产生多个第三比特，以刷新该第一数字模拟转换器电路；
在该第一数字模拟转换器电路刷新后，重置所述第二比特中的一部分比特；
在该部分比特重置后，根据该第一数字模拟转换器电路的输出与该第二数字模拟转换器电路的输出产生多个第二比较结果；
根据所述第二比较结果产生多个第四比特；以及
根据所述第一比特、所述第二比特以及所述第四比特产生一数字输出。
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