CN114301463A - 一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路及工作方法 - Google Patents
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Abstract
本发明涉及一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路及工作方法，属于集成电路技术领域。电路包括比较器、非二进制电容阵列、逻辑控制电路和状态开关阵列，其中，非二进制电容阵列顶极板耦合至比较器中第一输入端，比较器中第二输入端耦合有零电位，逻辑控制电路耦合至比较器输出端，状态开关阵列耦合至非二进制电容阵列底极板和逻辑控制电路；所述状态开关阵列中的状态开关用于表征所述非二进制电容阵列的工作阶段，状态开关闭合为采样阶段，状态开关断开为模数转换阶段。本发明的电容阵列采用了冗余设计，可以通过后端校正技术对模数转换器量化过程中产生的量化误差进行校正。
Description
技术领域
本发明涉及一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路及工作方法，属于集成电路技术领域。
背景技术
模数转换器(ADC)用于各种应用中，通过对连续的模拟输入信号进行周期性采样，以便将检测到的模拟信号转换为离散的数字信号。逐次逼近型模数转换器(SAR ADC,successive approximation resister Analog to Digital)作为一种广泛应用的模数转换器类型，采用逐次逼近算法将模拟信号转换为数字信号。
传统的基于二进制阵列的SAR ADC的电容DAC阵列的电容值为2的幂次方，其高位的电容值大、电容失配较严重，这会导致其有效位数较低、量化误差较大且无法通过后端校准技术校正。
逐次逼近型模数转换器将连续的模拟信号转换为数字信号的量化阶段中，由于电容失配和元件偏移误差等一系列非理想因素的影响，会不可避免地出现非线性，导致转换结果出现误差。因此，需要对量化的结果进行校正。能够进行校正的前提是在电路中加入冗余设计。冗余设计要求每一位电容的容值应该小于其低位电容容值的和。而且，以2为底的电容阵列的总容值除以最低位电容的容值的对数应该大于等于模数转换器的有效位数。传统的冗余设计方法可能会导致非二进制电容阵列出现每一位电容需要单独设计，无法用单位电容复制实现的问题，在设计灵活度、电容匹配度、版图设计方面欠佳。
业界存在一种基于斐波那契数列的非二进制电容阵列SAR ADC设计(参考论文：Arafune T,Kobayashi Y,Shibuya S,et al.Fibonacci sequence weighted SAR ADCalgorithm and its DAC topology[C]//2015IEEE 11th International Conference onASIC(ASICON).IEEE,2015:1-4.)，斐波那契数列指的是这样一个数列：1、1、2、3、5、8、13、21、……，这个数列从第二项开始，每一项都等于前两项之和。尽管其电容阵列每一位电容容值也是整数倍于单位电容，但是基于斐波那契数列非二进制电容阵列的SAR ADC和基于帕多瓦数列非二进制电容阵列的SAR ADC相比，在拥有相同的电容阵列位数和有效位数时，基于帕多瓦数列非二进制电容阵列的SAR ADC拥有更多的冗余量，可以应对更大的失配。
发明内容
针对现有技术的不足，本发明提供一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路及工作方法，电容阵列采用冗余设计，可以通过后端校正技术对模数转换器量化过程中产生的量化误差进行校正。帕多瓦数列是这样的一个数列：1、1、1、2、2、3、4、5、7、9、12、16、21、……，这个数列从第四项开始，每一项都是前面第2项与前面第3项的和。
本发明的技术方案如下：
一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路，包括比较器、非二进制电容阵列、逻辑控制电路和状态开关阵列，其中，
非二进制电容阵列顶极板耦合至比较器中第一输入端，比较器中第二输入端耦合有零电位，逻辑控制电路耦合至比较器输出端，状态开关阵列耦合至非二进制电容阵列底极板和逻辑控制电路；
所述状态开关阵列中的状态开关用于表征所述非二进制电容阵列结构SAR ADC电路的工作阶段，状态开关闭合为采样阶段，状态开关断开为模数转换阶段。
优选的，非二进制电容阵列至少包括一个正参考电压端、一个负参考电压端、一个模拟信号输入端、三个电容和多个冗余位电容，所述三个电容和多个冗余位电容中的每个电容均并联设置于比较器正输入端和正参考电压端、负参考电压端、模拟信号输入端之间，并以最高位到最低位或最低位到最高位的顺序对所述的所有电容进行依次标记，且次低位电容至任一位电容所对应的容值总和大于等于与所述任一位电容相邻的高一位电容所对应的电容容值总和，并设定所述电容中的每个电容的容值与单位电容的容值之比符合帕多瓦数列且每个电容的容值均为正整数。如C0取C，C1取2C，C2取2C，C3取3C，C4取4C，C5取5C，C6取7C，C7取9C。
上述基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路的工作方法，步骤如下：
(1)状态开关阵列耦合输入信号、正参考电压信号和负参考电压信号，逻辑控制电路通过控制状态开关阵列使正参考电压信号、负参考电压信号和输入信号选择性地耦合至所述非二进制电容阵列的底极板；
(2)采样阶段，输入信号接入到所述非二进制电容阵列的底极板；当采样阶段结束后，N-1位电容的底极板切换至正参考电压信号，N-1位电容即为MSB电容，其余位电容底极板切换至负参考电压信号，三个电容和多个冗余位电容依次标记为C0-CN-1；
(3)转换阶段，通过比较器得到的比较结果确定MSB位的值，逻辑控制电路根据比较结果控制非二进制电容阵列进行MSB-1位的转换，如果MSB＝1，逻辑控制电路将非二进制电容阵列中N-1位电容的底极板切换至负参考电压信号，N-2位电容的底极板切换至正参考电压信号，其余位电容底极板保持不变；
如果MSB＝0，逻辑控制电路将非二进制电容阵列中N-2位电容的底极板切换至正参考电压信号，其余位电容底极板保持不变；
根据比较器的结果，确定MSB-1位的值，完成MSB-1位的转换，以此类推，直至完成后续其余权重位的转换，实现非二进制逐次逼近过程。
步骤(1)中，所述输入信号为VIN，所述正参考电压信号为VRP，所述负参考电压信号为VRN，所述零电位为地GND。
优选的，步骤(2)中，采样阶段结束后，比较器第一输入端V1的输入电压为
式中，CT表示非二进制电容阵列所有电容容值的和，即
优选的，步骤(3)中，通过比较器得到的比较结果确定MSB位值的方式为，由于比较器的第二输入端端接在零点位，因此比较器的结果表征比较器的第一输入端电压即非二进制电容阵列顶极板电压与0的关系，若非二进制电容阵列顶极板电压大于0，则比较器输出结果为1，逻辑控制电路通过控制状态开关来减小非二进制电容阵列顶极板的电压，从而进行下一次比较；若非二进制电容阵列顶极板电压小于0，则比较器输出结果为0，逻辑控制电路通过控制状态开关来增大上极板的电压，从而进行下一次比较，直到逻辑控制电路将状态开关从高位至底位均切换完成，则完成一次量化过程，将量化后的数字结果输出。
进一步优选的，步骤(3)中，MSB＝1时，比较器的第一输入端电压更新为:
MSB＝0时，比较器的第一输入端电压更新为:
工程实践中通常认为电容的随机误差相互独立且服从正态分布N(0，σ2)。根据正态分布的数学原理，冗余设计要求每一位电容的容值应该小于其低位电容容值的和，以及以2为底的电容阵列的总容值除以最低位电容的容值的对数应该大于等于模数转换器的有效位数，则可以推导出模数转换器有效位数、电容失配率、电容阵列位数、电容阵列权重公比之间的不等式关系，如下所示。
其中，β代表非二进制电容阵列的公比，σ代表电容失配率，ENOB代表模数转换器的有效位数，N代表电容阵列位数，X为标准正态分布图的横坐标值，根据置信度和标准正态分布表查表获得，置信度是指服从设计要求的良率。
所述的帕多瓦数列的公比约为1.324，斐波那契数列的公比约为1.618。根据以上所述公式可以推导得知，在具有相同的有效位数和电容阵列位数时，基于帕多瓦数列非二进制电容阵列的SAR ADC比基于帕多瓦数列非二进制电容阵列的SAR ADC拥有更多的冗余量，可以应对更大的失配。
本发明的有益效果在于：
1、本发明的电容阵列采用了冗余设计，可以通过后端校正技术对模数转换器量化过程中产生的量化误差进行校正。
2、本发明的电容阵列的每一位电容容值均为单位电容的正整数倍，因此可以降低后端版图设计的难度，电容阵列可以通过单元复制得到，使得电容之间的失配更小、面积利用更充分、电容阵列匹配精度更高。
3、本发明与基于斐波那契数列非二进制电容阵列的SAR ADC相比，在具有相同的冗余电容位数和有效位数时，本发明的SAR ADC拥有更多的冗余量，可以应对更大的失配。
附图说明
图1为本发明的电路原理图；
图2为基于帕多瓦数列8位非二进制电容阵列逐次逼近型模数转换器电路原理图；
图3为拥有10位有效位数的基于斐波那契数列非二进制电容阵列SAR ADC与基于帕多瓦数列非二进制电容阵列SAR ADC最大电容失配率和电容阵列位数的关系图；
其中：10、比较器；20、逻辑控制电路；30、状态开关阵列。
具体实施方式
下面通过实施例并结合附图对本发明做进一步说明，但不限于此。
实施例1：
如图2所示，本实施例提供一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路，包括比较器10、非二进制电容阵列、逻辑控制电路20和状态开关阵列30，其中，
非二进制电容阵列顶极板耦合至比较器中第一输入端，比较器中第二输入端耦合有零电位，逻辑控制电路耦合至比较器输出端，状态开关阵列耦合至非二进制电容阵列底极板和逻辑控制电路，状态开关阵列如图2所示，有MOS管组成。
所述状态开关阵列中的状态开关用于表征所述非二进制电容阵列结构SAR ADC电路的工作阶段，状态开关闭合为采样阶段，状态开关断开为模数转换阶段。
非二进制电容阵列包括一个正参考电压端、一个负参考电压端、一个模拟信号输入端、三个电容和5个冗余位电容，所述三个电容和5个冗余位电容中的每个电容均并联设置于比较器正输入端和正参考电压端、负参考电压端、模拟信号输入端之间，并以最高位到最低位或最低位到最高位的顺序对所述的所有电容进行依次标记，且次低位电容至任一位电容所对应的容值总和大于等于与所述任一位电容相邻的高一位电容所对应的电容容值总和，并设定所述电容中的每个电容的容值与单位电容的容值之比符合帕多瓦数列且每个电容的容值均为正整数。
表1为非二进制电容阵列的电容权重d和对应的冗余量q表。
| n | 权重d | 冗余量q/LSB |
| 1 | 9 | 11 |
| 2 | 7 | 8 |
| 3 | 5 | 5 |
| 4 | 4 | 3 |
| 5 | 3 | 2 |
| 6 | 2 | 0 |
| 7 | 2 | 0 |
| 8 | 1 | 0 |
表1中，电容权重d可根据电容阵列的电容值得到，进而得到冗余量q的表达式：
其中，N为非二进制量化次数(即非二进制码位数量)，n为量化次序。
上述基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路的工作方法，步骤如下：
(1)状态开关阵列耦合输入信号、正参考电压信号和负参考电压信号，逻辑控制电路通过控制状态开关阵列使正参考电压信号、负参考电压信号和输入信号选择性地耦合至所述非二进制电容阵列的底极板；
(2)采样阶段，输入信号接入到所述非二进制电容阵列的底极板；当采样阶段结束后，N-1位电容的底极板切换至正参考电压信号，N-1位电容即为MSB电容，其余位电容底极板切换至负参考电压信号，所有电容依次标记为C0-C7；
(3)转换阶段，通过比较器得到的比较结果确定MSB位的值，逻辑控制电路根据比较结果控制非二进制电容阵列进行MSB-1位的转换，如果MSB＝1，逻辑控制电路将非二进制电容阵列中C7位电容的底极板切换至负参考电压信号，C6位电容的底极板切换至正参考电压信号，其余位电容底极板保持不变；
如果MSB＝0，逻辑控制电路将非二进制电容阵列中C6位电容的底极板切换至正参考电压信号，其余位电容底极板保持不变；
经过第二次转换，比较器的结果确定C6位的值，以此类推，直至完成后续其余权重位的转换，实现非二进制逐次逼近过程。
工程实践中通常认为电容的随机误差相互独立且服从正态分布N(0，σ2)。根据正态分布的数学原理，冗余设计要求每一位电容的容值应该小于其低位电容容值的和，以及以2为底的电容阵列的总容值除以最低位电容的容值的对数应该大于等于模数转换器的有效位数，则可以推导出模数转换器有效位数、电容失配率、电容阵列位数、电容阵列权重公比之间的不等式关系，如下所示。
其中，β代表非二进制电容阵列的公比，σ代表电容失配率，ENOB代表模数转换器的有效位数，N代表电容阵列位数，X为标准正态分布图的横坐标值，根据置信度和标准正态分布表查表获得，置信度是指服从设计要求的良率。
所述的帕多瓦数列的公比约为1.324，斐波那契数列的公比约为1.618。取置信度为0.9974(根据表2所示的标准正态分布表查表得X取值为2.8)，ADC有效位数为10。代入不等式中，得到电容阵列位数和电容失配率之间的关系(电容失配率取不等式求得的范围的最大值)，如图3所示。根据图示可知，当电容阵列位数为12时，基于斐波那契数列非二进制电容阵列的SAR ADC可以应对的最大电容失配率为17.3％，基于帕多瓦数列非二进制电容阵列的SAR ADC可以应对的最大电容失配率为47.16％。由此可以看出基于斐波那契数列非二进制电容阵列的SAR ADC和基于帕多瓦数列非二进制电容阵列的SAR ADC相比，在相同的冗余电容位数和有效位数时，基于帕多瓦数列非二进制电容阵列的SAR ADC拥有更多的冗余量，可以应对更大的失配。
表2：标准正态分布表
实施例2：
一种如实施例1所述的基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路的工作方法，不同之处在于，
步骤(1)中，所述输入信号为VIN，所述正参考电压信号为VRP，所述负参考电压信号为VRN，所述零电位为地GND。
步骤(2)中，采样阶段结束后，比较器第一输入端V1的输入电压为
式中，CT表示非二进制电容阵列所有电容容值的和，即
步骤(3)中，通过比较器得到的比较结果确定MSB位值的方式为，由于比较器的第二输入端端接在零点位，因此比较器的结果表征比较器的第一输入端电压即非二进制电容阵列顶极板电压与0的关系，若非二进制电容阵列顶极板电压大于0，则比较器输出结果为1，逻辑控制电路通过控制状态开关来减小非二进制电容阵列顶极板的电压，从而进行下一次比较；若非二进制电容阵列顶极板电压小于0，则比较器输出结果为0，逻辑控制电路通过控制状态开关来增大上极板的电压，从而进行下一次比较，直到逻辑控制电路将状态开关从高位至底位均切换完成，则完成一次量化过程，将量化后的数字结果输出。
步骤(3)中，MSB＝1时，比较器的第一输入端电压更新为:
MSB＝0时，比较器的第一输入端电压更新为:
Claims (6)
1.一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路，其特征在于，包括比较器、非二进制电容阵列、逻辑控制电路和状态开关阵列，其中，
非二进制电容阵列顶极板耦合至比较器中第一输入端，比较器中第二输入端耦合有零电位，逻辑控制电路耦合至比较器输出端，状态开关阵列耦合至非二进制电容阵列底极板和逻辑控制电路；
所述状态开关阵列中的状态开关用于表征所述非二进制电容阵列的工作阶段，状态开关闭合为采样阶段，状态开关断开为模数转换阶段。
2.如权利要求1所述的基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路，其特征在于，非二进制电容阵列至少包括一个正参考电压端、一个负参考电压端、一个模拟信号输入端、三个电容和多个冗余位电容，所述三个电容和多个冗余位电容中的每个电容均并联设置于比较器正输入端和正参考电压端、负参考电压端、模拟信号输入端之间，并以最高位到最低位或最低位到最高位的顺序对所述的所有电容进行依次标记，且次低位电容至任一位电容所对应的容值总和大于等于与所述任一位电容相邻的高一位电容所对应的电容容值总和，并设定所述电容中的每个电容的容值与单位电容的容值之比符合帕多瓦数列且每个电容的容值均为正整数。
3.一种如权利要求2所述的基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路的工作方法，其特征在于，步骤如下：
(1)状态开关阵列耦合输入信号、正参考电压信号和负参考电压信号，逻辑控制电路通过控制状态开关阵列使正参考电压信号、负参考电压信号和输入信号选择性地耦合至所述非二进制电容阵列的底极板；
(2)采样阶段，输入信号接入到所述非二进制电容阵列的底极板；当采样阶段结束后，N-1位电容的底极板切换至正参考电压信号，N-1位电容即为MSB电容，其余位电容底极板切换至负参考电压信号，三个电容和多个冗余位电容依次标记为C0-CN-1；
(3)转换阶段，通过比较器得到的比较结果确定MSB位的值，逻辑控制电路根据比较结果控制非二进制电容阵列进行MSB-1位的转换，如果MSB＝1，逻辑控制电路将非二进制电容阵列中N-1位电容的底极板切换至负参考电压信号，N-2位电容的底极板切换至正参考电压信号，其余位电容底极板保持不变；
如果MSB＝0，逻辑控制电路将非二进制电容阵列中N-2位电容的底极板切换至正参考电压信号，其余位电容底极板保持不变；
根据比较器的结果，确定MSB-1位的值，完成MSB-1位的转换，以此类推，直至完成后续其余权重位的转换，实现非二进制逐次逼近过程。
4.如权利要求3所述的基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路的工作方法，其特征在于，步骤(2)中，采样阶段结束后，比较器第一输入端V1的输入电压为
式中，CT表示非二进制电容阵列所有电容容值的和，即
5.如权利要求4所述的基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路的工作方法，其特征在于，步骤(3)中，通过比较器得到的比较结果确定MSB位值的方式为，比较器的结果表征比较器的第一输入端电压即非二进制电容阵列顶极板电压与0的关系，若非二进制电容阵列顶极板电压大于0，则比较器输出结果为1，逻辑控制电路通过控制状态开关来减小非二进制电容阵列顶极板的电压，从而进行下一次比较；若非二进制电容阵列顶极板电压小于0，则比较器输出结果为0，逻辑控制电路通过控制状态开关来增大上极板的电压，从而进行下一次比较，直到逻辑控制电路将状态开关从高位至底位均切换完成，则完成一次量化过程，将量化后的数字结果输出。
6.如权利要求5所述的基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路的工作方法，其特征在于，步骤(3)中，MSB＝1时，比较器的第一输入端电压更新为:
MSB＝0时，比较器的第一输入端电压更新为:
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| CN202111682634.6A CN114301463A (zh) | 2021-12-31 | 2021-12-31 | 一种基于帕多瓦数列的非二进制电容阵列逐次逼近型模数转换器电路及工作方法 |
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| CN116341447A (zh) * | 2023-05-26 | 2023-06-27 | 电子科技大学 | 一种建立时间稳定的非二进制电容阵列设计方法 |
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2021
- 2021-12-31 CN CN202111682634.6A patent/CN114301463A/zh active Pending
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