TWI484761B - 逐次逼近類比至數位轉換器及轉換方法 - Google Patents

Description

逐次逼近類比至數位轉換器及轉換方法

本發明係關於逐次逼近類比至數位轉換器，更係關於一次轉換兩位元的逐次逼近類比至數位轉換器。

逐次逼近類比至數位轉換器(successive approximation register analog-to-digital converter，SAR ADC)係透過位元搜尋(binary search)將類比輸入轉換成離散的數位值，並進一步離散的數位值集結成一數位輸出之技術。

習知技術常使用一次一位元(1-bit/step)的SAR ADC，其可將類比輸入轉換成數位輸出，但一次僅能轉換一位元，因此逐漸被速度較快的一次兩位元(2-bit/step)的SAR ADC所取代。

然而，整體而言，速度較快的一次兩位元SAR ADC比一次一位元的SAR ADC需要更高的電容且消耗更大的功率。因此，需要一種既能快速進行位元搜尋又能使用較少電容的SAR ADC。

本發明提供一種逐次逼近(successive approximation)類比至數位轉換器(analog-to-digital converter，ADC)，用以在一轉換程序中將一類比輸入轉換成一N位元數位輸出，其中該轉換程序包括複數個轉換子程序，該逐次逼近類比至數位轉換器包括：三個比較器；三個電容陣列，分別耦接至該三個比較器，各具有兩個電容子陣列，其中該二電容子陣列係用以取樣該類比輸入，並分別將一輸入提供至一對應的比較器；一逐次逼近邏輯，耦接至該三個比較器及該三個電容陣列，用以在各轉換子程序中：將各電容子陣列中目前所選的兩個電容器耦接至一組預設的參考位準；將各電容子陣列中在前一個轉換子程序所選的兩個電容器耦接至一組已校準的參考位準，而該已校準的參考電位係依據前一個轉換子程序中該三個比較器所輸出的一組資料而取得；以及編碼該三個比較器所輸出的一組資料以產生該N位元數位輸出中的兩個位元。

本發明另提供一種逐次逼近類比至數位轉換方法，用以在一轉換程序中將一類比輸入轉換成一N位元數位輸出，其中該轉換程序包括複數個轉換子程序，該逐次逼近類比至數位轉換方法包括：提供三個比較器；提供三個電容陣列，其分別耦接至該三個比較器，各具有兩個電容子陣列，其中該二電容子陣列係用以取樣該類比輸入，並分別將一輸入提供至一對應的比較器；在各轉換子程序中：將各電容子陣列中目前所選的兩個電容器耦接至一組預設的參考位準；將各電容子陣列中在前一個轉換子程序所選的兩個電容器耦接至一組已校準的參考位準，而該已校準的參考電位係依據前一個轉換子程序中該三個比較器所輸出的一組資料而取得；以及編碼該三個比較器所輸出的一組資料以產生該N位元數位輸出中的兩個位元。

下文為介紹本發明之最佳實施例。各實施例用以說明本發明之原理，但非用以限制本發明。本發明之範圍當以後附之權利要求項為準。

第1A圖為依據本發明一實施例逐次逼近類比至數位轉換器(successive approximation register analog-to-digital converter，以下簡稱SAR ADC)。本發明之SAR ADC 100係用以將一類比輸入轉換成一N位元數位輸出，其至少包括三個比較器C1、C2與C3；三個電容陣列101、102與103；以及逐步逼近邏輯110。第1B圖為第1A圖之節點A與節點B上之開關。節點A上之開關受逐步逼近邏輯110之控制而切換於正參考電壓Vref、負參考電壓-Vref、共模電壓Vcm以及輸入電壓VIP之間；而節點B上之開關亦受逐步逼近邏輯110之控制而切換於正參考電壓Vref、負參考電壓-Vref、共模電壓Vcm以及另一輸入電壓VIN之間。

三個比較器C1、C2或C3各自具有一正輸入端“+”以及負輸入端“-”。在此實施例中，本發明之各個三個電容陣列101、102與103皆為一加權二進位電容陣列，其包括一正電容子陣列以及一負電容子陣列(第1A圖中未標示)，此外，對進行N位元之數位輸出而言，各個正或負電容子陣列皆有N個電容器，電容值分別為2N-2、2N-3、…、22、21、1及1，如圖所示。正及負的電容子陣列分別耦接至各個對應的比較器C1、C2及C3的負輸入端及正輸入端上。舉例而言，如第1圖所示，電容陣列101之負與正的電容子陣列分別耦接至比較器C1之正輸入端“+”與負輸入端“-”。在本發明的一取樣程序中，上述三個電容陣列101、102及103分別用以對類比輸入的兩個差動輸入電壓VIN與VIP進行取樣，而後，在本發明一夕換階段中的一轉換子程序中，比較器C1、C2對C3即可分別比較正輸入端“+”與負輸入端“-”上所接收到的電壓位準而產生一組資料(即比對結果)。

本發明之SAR ADC 100會執行一轉換程序以將類比輸入轉換成數位輸出(舉例而言，N位元之數位輸出)，而轉換程序又是由複數個轉換子程序所組成。逐步逼近邏輯110係耦接至上述三個比較器C1、C2與C3，可執行各個轉換子程序，並將每一個轉換子程序中由三個比較器C1、C2與C3所輸出之資料予以編碼而產生N位元數位輸出中的其中兩位元。最後，SAR ADC 100將所有轉換子程序分別得到的兩位元集結而成該N位元數位輸出(例如透過平行輸出的方式)。值得注意的是，本發明之逐步逼近邏輯110之操作是與先前技術有所不同的。後文將配合附圖2A-2D詳述本發明之逐步逼近邏輯110以及各個轉換子程序，然而，為方便說明，在下述的實施例中，提供給SAR ADC 100的類比輸入定為15V(因此，該差動正輸入VIP為+7.5V而差動負輸入VIN為-7.5V)，而位元搜尋作業係操作於負參考電壓(即電壓下限)-Vref=-32V與正參考電壓(即電壓上限)Vref=32V之間(因此，正、負參考電壓之共模電壓Vcm為0)。下文中的正參考電壓Vref、負參考電壓-Vref與共模電壓Vcm會分別以邏輯位準“-1”、”1”與“0”表示。此外，數位輸出之編碼，舉例而言，可由逐步逼近邏輯110中一編碼器(圖未示)執行，並轉換成介於0與63之間的數位碼，而數位碼與其類比電壓的對應值可由下表1所定義：

第2A圖表示該SAR ADC 100以及其中各元件在一取樣程序中(轉換程序之前)之邏輯位準。在此實施例中，本發明使用六位元SAR ADC，其中的電容陣列各具一正電容子陣列(電容陣列之上排)及一負電容子陣列(電容陣列之下排)，而正或負電容子陣列中的6個電容器皆具有電阻值16、8、4、2、1及1單位。在第2A圖的取樣程序中，逐步逼近邏輯110會控制三個電容陣列101、102與103取樣該類比輸入(即15V)。明確地說，各個正電容子陣列會連接於共模電壓Vcm與正電壓輸入VIP(即+7.5V)之間並取樣；各個負電容子陣列會連接於共模電壓Vcm與負電壓輸入VIN(即-7.5V)並取樣。在取樣程序之後，各個正電容子陣列會進一步連接於共模電壓Vcm與各比較器之負輸入端之間；而各個負電容子陣列會進一步連接於共模電壓Vcm與各比較器之正輸入端之間，如第2A’圖所示。由於在各個轉換子程序中，耦接至負電容子陣列之電壓位準皆為耦接至正電容子陣列之電壓位準之反相，故後述之第2B-2D圖中將刪除負電容子陣列之描繪以簡化說明。

在取樣程序之後的各個轉換子程序中，逐步逼近邏輯110會進一步：(在步驟1)將各電容子陣列之電容器耦接至一組預設的參考位準，其中各電容子陣列中兩個目前所選的電容器為前一個轉換子程序中未被選取的電容器具有最高電容值的兩個；(在步驟2)依據前一轉換子程序中三個比較器輸出之資料產生一組已校準的參考位準；並且將電容子陣列中前一轉換子程序中已被選取的電容器耦接至一組已校準的參考位準；以及(在步驟3)編碼步驟1及2中三個比較器C1、C2與C3所輸出的資料，以產生兩個位元。明確地說，步驟1係分別按照轉換子程序依序由最大的兩個電容器中選出電容器，意即，在第一轉換子程序中會選擇電容值最大的兩個電容器，而在最後一轉換子程序中會選擇電容值最小的兩個電容器。值得注意的是，步驟1與2之順序可被適當地調整。在其他實施例中，逐步逼近邏輯110可將所有的轉換子程序由三個比較器C1、C2與C3所輸出的資料予以集結並同時進行編碼，其中，逐步逼近邏輯110可配置適當的記憶體以暫存各組資料。

本發明之該組參考位準中，耦接至正電容子陣列中目前所選的兩個電容器者，其值為(Vref，Vcm)、(Vcm，Vcm)、(-Vref，Vcm)(簡言之，即(1，0)、(0，0)、(-1，0))；相反地，該組參考位準中耦接至負電容子陣列中目前所選的兩個電容器者，其值為(-1，0)，(0，0)，(1，0)。耦接至三個正電容子陣列之電容器的已校準的參考位準(X+(n)、X+(n-1)，以及耦接至三個負電容子陣列之電容器的已校準的參考位準(X-(n)，X-(n-1))，皆由逐步逼近邏輯110依據前一轉換子程序中三個比較器C1、C2與C3所輸出之資料並配合下表所產生：

第2B表示該SAR ADC 100以及其中各元件在第一轉換程序時之邏輯位準。由於在第一轉換子程序之前尚未進行任何轉換子程序，所以逐步逼近邏輯110略去步驟2而僅執行步驟1及3。更明確地說，在步驟1中，逐步逼近邏輯110將三個正電容子陣列中電容值為16及8單位的兩個電容器(即具有最高電容值的兩個)耦接至預設的參考位準(1，0)、(0，0)、(-1，0)。此時，由於此實施例中之電壓VIP7.5小於16，並大於0以及-16，故比較器C1、C2與C3整體將輸出第一組資料(0，1，1)，如Fig.2B所示。其中，輸出位元D(n)、D(n-1)與該組資料的關係如下表示所：

(表3)

因此，在步驟3中，逐步逼近邏輯110經第一轉換子程序後將輸出第六與第五位元(D(6)、D(5)，可表示為(1，0)，其中第六位元D(6)為最大有效位元(most significant bit，MSB)。

第2C表示該SAR ADC 100以及其中各元件在第二轉換程序時之邏輯位準。在第二子程序中，逐步逼近邏輯110執行所有的步驟1-3。明確地說，逐步逼近邏輯110會在步驟1中將三個正電容子陣列中電容值4及2單位的兩個電容器(即第一轉換子程序中未被選取的電容器中具有最高電容值的兩個)耦接至預設的參考位準(1，0)、(0，0)以及(-1，0)。逐步逼近邏輯110在在步驟2中會依據第一轉換子程序中三個比較器C1、C2與C3所輸出的第一組資料(0，1，1)產生第一組已校準的參考位準，其值為(0，1)、(0，1)、(0，1)(請參照表2)，並將電容值為16及8單位的兩個電容器(其已在第一轉換子程序中被選過)耦接至該第一組已校準的參考位準(0，1)、(0，1)、(0，1)。由於VIP7.5小於12(8加4)、小於8，並大於4(8減4)，故比較器C1、C2與C3整體輸出一第二組資料(0，0，1)，如第2C圖所示。依據表3，在步驟3中，逐步逼近邏輯110經第二轉換子程序後將輸出第四與第三位元(D(4)與D(3)，可表示為(0，1)。

第2D圖表示該SAR ADC 100以及其中各元件在第三轉換程序時之邏輯位準。更明確地說，逐步逼近邏輯110的在步驟1將三個正電容子陣列中具有電容值為1單位的兩個電容器(第一與第二轉換子程序中未曾被選過的電容器)耦接至該預設的參考位準(1，0)、(0，0)以及(-1，0)。逐步逼近邏輯110會在步驟2依據第二轉換子程序中三個比較器C1、C2與C3所輸出的第二組資料(0，0，1)產生第二組已校準的參考位準，其值為(0，-1)、(0，-1)、(0，-1)(請參照表2)；並將電容值為4及2單元的電容器(在第二轉換子程序中被選過)耦接至該第二組已校準的參考位準(0，-1)、(0，-1)、(0，-1)。由於VIP7.5大於5(8減4加1)、4(8減4)以及3(8減4減1)，故比較器C1、C2與C3整體輸出第三組資料(1，1，1)，如第2D圖所示。依據表3，在步驟3中，逐步逼近邏輯110經第三轉換子程序後輸出，第二與第一位元(D(2)與D(1))，可表示為(1，1)，其中第一位元D(1)為最低有效位元(least significant bit，LSB)。因此，在第三轉換程序後即可產生最終的六位元數位輸出(100111)，其為前述所有轉換子程序所得到的位元的組合。六位元數位輸出(100111)之數位碼為39，依據表1可發現其代表的類比輸入將落在14V至16V之發間。

透過使用前述的逐步逼近邏輯110，本發明之SARADC 100可以兩倍於習知技術一次一位元(1bit/step)SAR ADC的速度進行逐步逼近運算。此外，本發明SAR ADC 100之電容器整體之電容值也比任何習知的一次二位元(2bit/step)SAR ADC來得低，此即表示，本發明的SAR ADC 100不僅能夠運算的更快，還具有減低功耗之效果。

除了前述的SAR ADC 100，本發明另提供一種逐次逼近類比至數位轉換方法，其用以在一轉換程序中將一類比輸入轉換成一N位元數位輸出。第3圖為依據本發明一實施例之逐次逼近類比至數位轉換方法流程圖。下文將配合第3圖及第1A圖說明本發明之方法。本方法包括：在步驟P302，提供三個比較器(C1、C2與C3)，其分別具有一正及負輸入端(“+”and“-”)；在步驟P304，提供三個電容陣列(101、102對103)，各具有一正及負電容子陣列。該正及負電容子陣列係分別耦接至與其對應的三個比較器(C1、C2與C3)的負輸入端及正輸入端，藉以進行取樣程序及轉換程序。本發明之電容陣列係一加權二進位電容陣列，用以轉換出N位元的數位輸出，各個正及負電容子陣列皆有N個電容器，而電容值皆為2N-2、2N-3、…、22要21要1與1單元。本發明在執行轉換程序前先執行一取樣程序(P310)，其步驟即包括控制三個電容陣列取樣該類比輸入(VIP與VIN)。之後，本發明執行一轉換程序P320。轉換程序P320包括數個轉換子程序，而各個轉換子程序中又會執行步驟S1、S2與S3。步驟S1將各電容子陣列中目前所選的兩個電容器耦接至一組預設的參考位準。步驟S2會依據前一個轉換子程序中該三個比較器所輸出的一組資料而取得一組已校準的參考電位，並將各電容子陣列中在前一個轉換子程序所選的兩個電容器耦接至該組已校準的參考位準。步驟S3編碼該三個比較器所輸出的一組資料以產生該N位元數位輸出中的兩個位元。藉由重覆執行轉換子程序S1~S3即可逐次逼近到最終的N位元數位輸出。本方法之取樣程序P310與轉換程序P320之可由SAR ADC 100進行操作，由於該SAR ADC 100已詳述於前述實施例，故此處不再贅述。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．SAR ADC

101、102、103．．．電容陣列

110．．．逐步逼近邏輯

A、B．．．節點

Vcm．．．共模電壓

VIP、VIN．．．輸入電壓正參考電壓

Vref、-Vref．．．參考電壓

C1、C2、C3．．．比較器

第1A圖為依據本發明一實施例逐次逼近類比至數位轉換器。

第1B圖為第1A圖之節點A與節點B上之開關。

第2A圖表示該SAR ADC 100以及其中各元件在一取樣程序中之邏輯位準。

第2A’圖為第2A圖SAR ADC 100擷取共模電壓之示意圖。

第2B表示該SAR ADC 100以及其中各元件在第一轉換程序時之邏輯位準。

第2C表示該SAR ADC 100以及其中各元件在第二轉換程序時之邏輯位準。

第2D圖表示該SAR ADC 100以及其中各元件在第三轉換程序時之邏輯位準。

第3圖為依據本發明一實施例之逐次逼近類比至數位轉換方法流程圖。

100．．．SAR ADC

101、102、103．．．電容陣列

110．．．逐步逼近邏輯

A、B．．．節點

Vcm．．．共模電壓

C1、C2、C3．．．比較器

Claims (10)

1. 一種逐次逼近(successive approximation)類比至數位轉換器(analog-to-digital converter，ADC)，用以在一轉換程序中將一類比輸入轉換成一N位元數位輸出，其中該轉換程序包括複數個轉換子程序，該逐次逼近類比至數位轉換器包括：三個比較器；三個電容陣列，分別耦接至該三個比較器，各具有兩個電容子陣列，其中該二電容子陣列係用以取樣該類比輸入，並分別將一輸入提供至一對應的比較器；一逐次逼近邏輯，耦接至該三個比較器及該三個電容陣列，用以在各轉換子程序中：將各電容子陣列中目前所選的兩個電容器耦接至一組預設的參考位準；將各電容子陣列中在前一個轉換子程序所選的兩個電容器耦接至一組已校準的參考位準，而該已校準的參考電位係依據前一個轉換子程序中該三個比較器所輸出的一組資料而取得；以及編碼該三個比較器所輸出的一組資料以產生該N位元數位輸出中的兩個位元，其中該逐步逼近邏輯更用以控制該三個電容陣列，使其在該轉換程序前取樣該類比輸入，其中，該類比輸入包括一差動正輸入以及一差動負輸入，該逐步逼近邏輯控制各電容陣列之該二電容子陣列以使其分別取樣該差動正輸 入以及該差動負輸入，其中，在各轉換子程序中，用以取樣該差動正輸入的該三個電容子陣列中目前所選的該二電容器之該組已校準的參考位準係：(-1，-1)、(-1，-1)、以及(-1，-1)，若在前一轉換子程序中該三個比較器所輸出之資料為(0，0，0)時；(0，-1)、(0，-1)、以及(0，-1)，若在前一轉換子程序中該三個比較器所輸出之資料為(0，0，1)/(1，0，0)時；(0，1)、(0，1)、以及(0，1)，若在前一轉換子程序中該三個比較器所輸出之資料為(0，1，1)/(1，1，0)時；(1，1)、(1，1)、(1，1)，若在前一轉換子程序中該三個比較器所輸出之資料為(1，1，1)時，其中，“1”表示正參考位準、該“-1”表示負參考位準、而該“0”表示該正及負參考位準的一共模電壓。
2. 如申請專利範圍第1項所述之逐次逼近類比至數位轉換器，其中，該組預設的參考位準或該組已校準的參考位準中耦接至用以取樣該差動正輸入之電容子陣列者，與耦接至用以取樣該差動負輸入之電容子陣列者彼此互為反相訊號。
3. 如申請專利範圍第2項所述之逐次逼近類比至數位轉換器，其中，在各轉換子程序中，耦接至用以取樣該 差動正輸入的該三個電容子陣列中目前所選的該二電容器之該組預設的參考位準分別為(1，0)、(0，0)以及(-1，0)，其中，“1”表示正參考位準、該“-1”表示負參考位準、而該“0”表示該正及負參考位準的一共模電壓。
4. 如申請專利範圍第1項所述之逐次逼近類比至數位轉換器，其中各該電容子陣列係一加權二進位(binary-weighted)電容陣列，而各該電容子陣列具有N個電容器，分別具有電容值2N-2、2N-3、…、22、21、1與1單位。
5. 如申請專利範圍第4項所述之逐次逼近類比至數位轉換器，其中，在各電容子陣列中，目前所選的該二電容器為前一轉換子程序中未被選取的電容器中具有最高電容值者。
6. 一種逐次逼近類比至數位轉換方法，用以在一轉換程序中將一類比輸入轉換成一N位元數位輸出，其中該轉換程序包括複數個轉換子程序，該逐次逼近類比至數位轉換方法包括：提供三個比較器；提供三個電容陣列，其分別耦接至該三個比較器，各具有兩個電容子陣列，其中該二電容子陣列係用以取樣該類比輸入，並分別將一輸入提供至一對應的比較器；在各轉換子程序中：將各電容子陣列中目前所選的兩個電容器耦接至一組預設的參考位準； 將各電容子陣列中在前一個轉換子程序所選的兩個電容器耦接至一組已校準的參考位準，而該已校準的參考電位係依據前一個轉換子程序中該三個比較器所輸出的一組資料而取得；以及編碼該三個比較器所輸出的一組資料以產生該N位元數位輸出中的兩個位元；控制該三個電容陣列，使其在該轉換程序前取樣該類比輸入，其中，該類比輸入包括一差動正輸入以及一差動負輸入，該逐步逼近邏輯控制各電容陣列之該二電容子陣列以使其分別取樣該差動正輸入以及該差動負輸入，其中，在各轉換子程序中，用以取樣該差動正輸入的該三個電容子陣列中目前所選的該二電容器之該組已校準的參考位準係：(-1，-1)、(-1，-1)、以及(-1，-1)，若在前一轉換子程序中該三個比較器所輸出之資料為(0，0，0)時；(0，-1)、(0，-1)、以及(0，-1)，若在前一轉換子程序中該三個比較器所輸出之資料為(0，0，1)/(1，0，0)時；(0，1)、(0，1)、以及(0，1)，若在前一轉換子程序中該三個比較器所輸出之資料為(0，1，1)/(1，1，0)時；(1，1)、(1，1)、(1，1)，若在前一轉換子程序中該三個比較器所輸出之資料為(1，1，1)時，其中，“1”表示正參考位準、該“-1”表示負參 考位準、而該“0”表示該正及負參考位準的一共模電壓。
7. 如申請專利範圍第6項所述之逐次逼近類比至數位轉換方法，其中，該組預設的參考位準或該組已校準的參考位準中耦接至用以取樣該差動正輸入之電容子陣列者，與耦接至用以取樣該差動負輸入之電容子陣列者彼此互為反相訊號。
8. 如申請專利範圍第6項所述之逐次逼近類比至數位轉換方法，其中，在各轉換子程序中，耦接至用以取樣該差動正輸入的該三個電容子陣列中目前所選的該二電容器之該組預設的參考位準分別為(1，0)、(0，0)以及(-1，0)，其中，“1”表示正參考位準、該“-1”表示負參考位準、而該“0”表示該正及負參考位準的一共模電壓。
9. 如申請專利範圍第6項所述之逐次逼近類比至數位轉換方法，其中各該電容子陣列係一加權二進位(binary-weighted)電容陣列，而各該電容子陣列具有N個電容器，分別具有電容值2N-2、2N-3、…、22、21、1與1單位。
10. 如申請專利範圍第9項所述之逐次逼近類比至數位轉換方法，其中，在各電容子陣列中，目前所選的該二電容器為前一轉換子程序中未被選取的電容器中具有最高電容值者。