TW201306493A - 模數轉換器及模數轉換方法 - Google Patents

模數轉換器及模數轉換方法 Download PDF

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Abstract

本發明提供一種模數轉換器包括：最高有效位元(MSB)轉換模組，用於接收待轉換的類比訊號，並將該待轉換的類比訊號轉換成M個MSB並獲得一個冗餘訊號；連續接近式寄存器型模數轉換器(SAR ADC)轉換模組，與該MSB轉換模組耦接，用於接收該冗餘訊號，並對該冗餘訊號進行處理生成N個最低有效位元(LSB)；以及運算模組，分別與該MSB轉換模組和該SAR ADC轉換模組耦接，用於接收並根據該M位MSB和該N位LSB，生成M+N位數位訊號，其中M和N均為正數且滿足M+N為正整數。

Description

模數轉換器及模數轉換方法
本發明有關訊號處理裝置及方法，更具體地有關一種模數轉換器及模數轉換方法。
近年來，隨著數位訊號處理技術的快速發展，濾波、變頻、調製/解調等資訊處理任務均已進入數位領域。為了使用強大的數位訊號處理技術來對真實世界中的類比訊號進行處理，用於在類比訊號和數位訊號之間起橋樑作用的模數轉換器(例如在電視、移動裝置和其他消費電子產品中)，均得到了極為廣泛的應用。
連續接近式寄存器型模數轉換器(Successive Approximation Register Analog to Digital Converter，SAR ADC)是中等至高等解析度應用的常用模數轉換結構，其使用一系列階段將類比電壓轉換成數位比特，其中每個階段將一類比電壓和一參考電壓進行比較，以產生一數字比特。現有技術中的SAR ADC通常包括三部分：SAR邏輯電路、電容式數模轉換器(Capacitor Digital to Analog Converter，CDAC)以及比較器。其中，CDAC中通過採用大量的電容來提高匹配精度。例如，在一個10位的SAR ADC中，CDAC中需使用210(即1024)個電容。因此，精度較高的SAR ADC所佔用的體積過大且成本較高。
為了解決現有技術中的缺陷，本發明提供了一種模數轉換器及模數轉換方法。
在一實施例中，提供一種模數轉換器，其包括：最高有效位元轉換模組，用於接收待轉換的類比訊號，並將該待轉換的類比訊號轉換成M位最高有效位元和獲得一個冗餘訊號；連續接近式寄存器型模數轉換器轉換模組，與該最高有效位元轉換模組耦接，用於接收該冗餘訊號，並對該冗餘訊號進行處理生成N位最低有效位元；以及運算模組，分別與該最高有效位元轉換模組和該連續接近式寄存器型模數轉換器轉換模組耦接，用於接收並根據該M位最高有效位元和該N位最低有效位元，生成M+N位數位訊號，其中M和N均為正數且滿足M+N為正整數。
另外，提供一種模數轉換方法，其包括：接收待轉換的類比訊號，將該待轉換的類比訊號轉換成M位最高有效位元和獲得一個冗餘訊號；接收該冗餘訊號，對該冗餘訊號進行處理生成N位最低有效位元；以及接收並根據該M位最高有效位元和該N位最低有效位元，生成M+N位數位訊號，其中M和N均為正數且滿足M+N為正整數。
上述模數轉換器及模數轉換方法，通過將待轉換的類比訊號分為兩個過程處理，例如先產生M個最高有效位元再生成N個最低有效位元，對於一個M+N位的模數轉換器來說，所需使用的電容數量可由2M+N個降低至2N個，從而在保障高精度模數轉換的同時，大幅降低了模數轉換器的體積和生產成本。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
請參照第1圖與第2圖，其均為本發明模數轉換器100在一實施例的結構示意圖。該模數轉換器100包括最高有效位元(Most Significant Bit，MSB)轉換模組11、一連續接近式寄存器型模數轉換器(SAR ADC)轉換模組12、以及一運算模組13。
該MSB轉換模組11用於接收待轉換的類比訊號，並對該待轉換的類比訊號進行轉換處理，生成M位最高有效位元MSB和獲得一個冗餘訊號。本實施方式中，該冗餘訊號為一冗餘類比電壓Vo。該MSB轉換模組11包括一個子模數轉換器(SUB ADC)111以及一個乘法數模轉換器(Multiply Digital to Analog Converter，MDAC)113，該SUB ADC 111用於生成M位數位訊號，該MDAC 113與該SUB ADC 111耦接。本實施方式中，該SUB ADC 111 為SAR ADC。
該SAR ADC轉換模組12與該MSB轉換模組11耦接，用於接收該冗餘訊號，並對該冗餘訊號進行處理生成N位最低有效位元(Least Significant Bit，LSB)。
該運算模組13分別與該MSB轉換模組11和該SAR ADC轉換模組12耦接，用於接收並根據該M位MSB和該N位LSB，生成M+N位數位訊號，其中M和N均為正數且滿足M+N為正整數。
使用該模數轉換器100時，向SUB ADC 111輸入類比電壓VIN，由SUB ADC 111根據預置的參考電壓，例如為3/16Vref、5/16Vref、7/16Vref、9/16Vref、11/16Vref和13/16Vref，對類比電壓VIN進行處理，並將處理結果發送至一解碼器21進行解碼處理，以生成3位元數位訊號，且該3位元數位訊號中例如包含1位元用於校準，則此時生成2.5位MSB；由解碼器21將解碼後獲得的2.5位MSB發送至運算模組(第2圖中未示)和MDAC 113，以使MDAC 23結合該2.5位MSB和類比電壓VIN生成冗餘類比電壓Vo。
該SAR ADC轉換模組12包括電容式數模轉換器(CDAC)121、比較器123以及SAR邏輯電路125，該CDAC 121耦接該SAR邏輯電路125，該比較器123分別耦接該CDAC 121以及該SAR邏輯電路125。該SAR邏輯電路125用於根據一控制訊號控制該CDAC 121進行運算，該CDAC 121用於根據一參考電壓與該冗餘訊號(冗餘類比電壓Vo)進行減法運算，該比較器123用於比較一 參考訊號以及從CDAC 121輸出的運算結果，並判斷該運算結果是否處於該參考訊號限定的範圍內，然後將判斷結果輸出至該SAR邏輯電路125並轉換為該N位LSB。本實施方式中，該CDAC 121採用的電容數量為2N，其中，N即為LSB的位數。該運算模組13為加法器。該SAR邏輯電路125的輸出與該運算模組13耦接，用於將該N位LSB輸出至該運算模組13。
在利用上述模數轉換器100進行模數轉換時，類比電壓訊號VIN輸入MSB轉換模組11中的SUB ADC 111，由SUB ADC 111對類比電壓VIN進行粗略模數轉換處理，生成M位數位訊號。MSB轉換模組11中的MDAC113產生一個對應於量化的M位數位電壓的類比電平，並從輸入的類比電壓VIN中扣除此類比電平，以生成冗餘類比電壓。MSB轉換模組11將M位數位訊號發送至運算模組13，並將冗餘類比電壓發送至SAR ADC轉換模組12，該SAR ADC轉換模組12的精度例如為N位，優選地，N大於M。該SAR ADC轉換模組12接收MDAC 113發送的冗餘類比電壓，對冗餘類比電壓進行模數轉換，獲得N位數位電壓，並將所獲得的N位數位電壓發送至運算模組13。運算模組13將MSB轉換模組11對類比電壓VIN進行粗略模數轉換獲得的M位數位電壓和SAR ADC轉換模組12進行精細模數轉換獲得的N位數位電壓進行組合，即將MSB轉換模組11輸出的M位數位電壓作為MSB以及將SAR ADC轉換模組12輸出的N位數位電壓作為LSB組合形成M+N位的高精度數位電壓輸出。本實施方式中，該SAR ADC轉 換模組12與該MSB轉換模組11串聯。
雖然在上述實施例的模數轉換器100中，以SAR ADC轉換模組12包括CDAC 121、比較器123和SAR邏輯電路125為例進行說明，但本領域的技術人員應當理解，任意其他結構的SAR ADC均能夠用於實現上述實施例。
根據上述實施例的模數轉換器100，通過在SAR ADC轉換模組12產生位元訊號之前增設一個MSB轉換模組11，以產生一個或多個MSB，則對於一個M+N位的模數轉換器，僅需由SAR ADC轉換模組12產生N位LSB，因此相對于現有技術中的SAR ADC，在SAR ADC中所需使用的電容數量可由2M+N降低至2N，從而實現了在保障高精度模數轉換的同時，大幅降低了模數轉換器100的體積和生產成本。
進一步地，雖然在上述實施例的模數轉換器100中，MSB轉換模組11包括一個用於生成M位數位訊號的子模數轉換器111和與該子模數轉換器耦接的乘法數模轉換器MDAC 113，但本領域的技術人員應當理解，該MSB轉換模組11也可以是包括至少兩級流水線型模數轉換器(圖未示)，其中各級流水線型模數轉換器均包括用於生成一位元數位訊號的SUB ADC和與該SUB ADC耦接的MDAC。以包括三級流水線型ADC為例，即第一級的SUB ADC利用輸入的類比電壓產生1位元數位訊號，將該數位訊號輸出至運算模組，並由與SUB ADC耦接的MDAC根據SUB ADC的量化結果生成冗餘的類比電壓並將其發送至下一級流水線型DAC中的SUB ADC。按此方式進行流水作業， 直至該三級流水線型ADC中的各級均對類比電壓進行一次模數轉換，共向運算模組發送三位元數位訊號。
如第3圖所示，進一步地，在另一實施例的模數轉換器中，SUB ADC 111a還可以為分級型模數轉換器(SUB-RANGE ADC)。本實施方式中，向SUB-RANGE ADC輸入類比電壓VIN，由SUB-RANGE ADC內部的多個比較器31和第一解碼器33根據預置的參考電壓對類比電壓VIN進行處理，並將處理結果發送至第二解碼器35進行解碼處理，以生成2.5位的MSB；由第二解碼器35將解碼後獲得的2.5位MSB發送至運算模組(第3圖中未示出)和MDAC 113a，以使MDAC 113a結合該2.5位MSB和類比電壓VIN生成冗餘類比電壓Vo。
第4圖為第1圖的模數轉換器的MSB轉換模組11在又一實施例的結構示意圖。如第4圖所示，進一步地，在又一實施例的模數轉換器中，SUB ADC 111b還可為快閃記憶體模數轉換器(Flash ADC)。當要生成2.5位MSB時，例如採用包括6個比較器41的Flash ADC，該6個比較器41分別根據參考電壓3/16Vref、5/16Vref、7/16Vref、9/16Vref、11/16Vref和13/16Vref對輸入的類比電壓VIN進行處理，並將處理結果發送至解碼器43；解碼器結合Vref、1/2Vref和0對Flash ADC向其輸入的6路訊號進行處理生成2.6位MSB，將該2.5位MSB發送至運算模組(第4圖中未示出)和MDAC 113b，以使MDAC 113b結合該2.5位MSB和類比電壓VIN生成冗餘類比電壓Vo。
進一步地，在上述各個實施例的模數轉換器中，N大 於6。
根據上述實施例的模數轉換器，由於SAR ADC轉換模組12(如第1圖所示)輸出6位以下的位元時，SAR ADC轉換模組12所減少的電容數量較少，此時模數轉換器的整體體積相較于現有技術中的SAR ADC縮減的比例較小。因此優選N大於6，例如為8、9和11等。
第5圖為本發明模數轉換方法的流程圖。如第5圖所示，本發明模數轉換方法200包括以下步驟：
步驟S101，接收待轉換的類比訊號，將該待轉換的類比訊號轉換成M位MSB和獲得一個冗餘訊號。本實施方式中，該冗餘訊號為一冗餘類比電壓。
步驟S102，接收該冗餘訊號，對該冗餘訊號進行處理生成N位LSB。
步驟S103，接收並根據該M位MSB和該N位LSB，生成M+N位數位訊號，其中M和N均為正數且滿足M+N為正整數。
進一步地，在上述實施例的模數轉換方法200中，將該待轉換的類比訊號轉換成M位最高有效位元的步驟中，M大於等於2。
進一步地，在上述實施例的模數轉換方法200中，該N大於6。
根據上述實施例的模數轉換方法200，由於SAR ADC轉換模組輸出6位元以下的位元時，SAR ADC轉換模組所減少的電容數量較少，此時模數轉換器的整體體積相較于現有技術中的SAR ADC縮減的比例較小。因此優選N大 於6，例如為8、9和11等。
上述實施例的模組轉換方法200可由任一前述實施例的模數轉換器來執行，故其具體執行步驟此處不再贅述。
根據上述實施例的模數轉換方法200，通過在SAR ADC轉換模組產生位元訊號之前由MSB轉換模組產生一個或多個MSB，使得對於一個M+N位的模數轉換器，SAR ADC轉換模組僅需產生N個LSB，因此相對于現有技術中的SAR ADC，在SAR ADC中所需使用的電容數量可由2M+N降低至2N，從而實現了在保障高精度模數轉換的同時，大幅降低了模數轉換器的體積和生產成本。
以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧模數轉換器
11‧‧‧MSB轉換模組
12‧‧‧SAR ADC轉換模組
13‧‧‧運算模組
111、111a、111b‧‧‧SUB ADC
113、113a、113b‧‧‧MDAC
121‧‧‧CDAC
123‧‧‧比較器
125‧‧‧SAR邏輯電路
21、43‧‧‧解碼器
31、41‧‧‧比較器
33‧‧‧第一解碼器
35‧‧‧第二解碼器
200‧‧‧模數轉換方法
第1圖為本發明模數轉換器在一實施例中的結構示意圖。
第2圖為第1圖的模數轉換器的最高有效位元轉換模組在一實施例中的結構示意圖。
第3圖為第1圖的模數轉換器的最高有效位元轉換模組在另一實施例的結構示意圖。
第4圖為第1圖的模數轉換器的最高有效位元轉換模組在又一實施例的結構示意圖。
第5圖為本發明模數轉換方法的流程圖。
100‧‧‧模數轉換器
11‧‧‧MSB轉換模組
12‧‧‧SAR ADC轉換模組
13‧‧‧運算模組
111‧‧‧SUB ADC
113‧‧‧MDAC
121‧‧‧CDAC
123‧‧‧比較器
125‧‧‧SAR邏輯電路

Claims (12)

  1. 一種模數轉換器，其改良在於，包括：最高有效位元轉換模組，用於接收待轉換的類比訊號，並將該待轉換的類比訊號轉換成M位最高有效位元和獲得一個冗餘訊號；連續接近式寄存器型模數轉換器轉換模組，與該最高有效位元轉換模組耦接，用於接收該冗餘訊號，並對該冗餘訊號進行處理生成N位最低有效位元；以及運算模組，分別與該最高有效位元轉換模組和該連續接近式寄存器型模數轉換器轉換模組耦接，用於接收並根據該M位最高有效位元和該N位最低有效位元，生成M+N位數位訊號，其中M和N均為正數且滿足M+N為正整數。
  2. 如申請專利範圍第1項所述模數轉換器，其中，該最高有效位元轉換模組包括用於生成至少兩位元數位訊號的子模數轉換器和與該子模數轉換器耦接的乘法數模轉換器，該乘法數模轉換器用於根據子模數轉換器的輸出訊號將該冗餘訊號轉換為類比訊號。
  3. 如申請專利範圍第2項所述模數轉換器，其中，該子模數轉換器為連續接近式寄存器型模數轉換器、快閃記憶體模數轉換器或分級型模數轉換器。
  4. 如申請專利範圍第1項所述模數轉換器，其中，該最高有效位元轉換模組包括至少一級流水線型模數轉換器，其中各級流水線型模數轉換器包括用於生成至少一位元數位訊號的子模數轉換器和與該子模數轉換器耦接的乘法數模轉換器，該乘法數模轉換器用於根據子模數轉換器 的輸出訊號將該冗餘訊號轉換為類比訊號。
  5. 如申請專利範圍第2至4項任一項所述模數轉換器，其中，該連續接近式寄存器型模數轉換器轉換模組包括一連續接近式寄存器型邏輯電路、一耦接該連續接近式寄存器型邏輯電路的電容式數模轉換器、以及一耦接該連續接近式寄存器型邏輯電路以及該電容式數模轉換器的比較器，該連續接近式寄存器型邏輯電路用於輸出一參考訊號以及接收從比較器輸出的訊號，該電容式數模轉換器用於將從該乘法數模轉換器輸出的冗餘訊號做運算，該比較器用於判斷該運算結果是否在預定範圍內，並將比較結果輸出至該連續接近式寄存器型邏輯電路。
  6. 如申請專利範圍第5項所述模數轉換器，其中，該連續接近式寄存器型邏輯電路的輸出與該運算模組耦接，用於將該N位最低有效位元輸出至該運算模組，該電容式數模轉換器採用的電容數量為2N個。
  7. 如申請專利範圍第1項所述模數轉換器，其中，該運算模組為加法器。
  8. 如申請專利範圍第1項所述模數轉換器，其中，M大於等於2。
  9. 如申請專利範圍第1項所述模數轉換器，其中，N大於6。
  10. 一種模數轉換方法，其中，包括：接收待轉換的類比訊號，將該待轉換的類比訊號轉換成M位最高有效位元和獲得一個冗餘訊號；接收該冗餘訊號，對該冗餘訊號進行處理生成N位最 低有效位元；以及接收並根據該M位最高有效位元和該N位最低有效位元，生成M+N位數位訊號，其中M和N均為正數且滿足M+N為正整數。
  11. 如申請專利範圍第10項所述模數轉換方法，其中，將該待轉換的類比訊號轉換成M位最高有效位元的步驟中，M大於等於2。
  12. 如申請專利範圍第10項所述模數轉換方法，其中，該N大於6。
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