TWI536748B - 連續漸進式類比數位轉換器與連續漸進式類比數位轉換方法 - Google Patents

連續漸進式類比數位轉換器與連續漸進式類比數位轉換方法 Download PDF

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Description

連續漸進式類比數位轉換器與連續漸進式類比數位轉換方法
本發明揭露一種連續漸進式類比數位轉換器。
連續漸進式類比數位轉換器(SAR ADC)可分為採用二元搜尋(binary-search)的連續漸進式類比數位轉換器或非二元搜尋的連續漸進式類比數位轉換器。多數習知的連續漸進式類比數位轉換器採用二元搜尋式。於搜尋的過程中，必須確保訊號穩定於一參考電壓(1/2LSB，即1/2^N+1的參考電壓，其中N為連續漸進式類比數位轉換器的解析度)。另外，非傳統二元搜尋的方式可再細分為：採用次二進位(sub-radix 2)的大小來做搜尋方式以及採用多餘(redundant)二進位(Radix-2)的大小來做搜尋方式。於此兩類的非傳統二元搜尋的方式，依據次二進位的大小或是增加的多餘的量來得到不同的容忍穩定誤差(settling error)的能力。
本發明的目的在於提出一種新穎的連續漸進式類比數位轉換器，可以容忍比較器的比較錯誤，並且同時達到容忍穩定誤差的效果。且可降低電容數量的使用，以及降低校正邏輯的複雜度於簡單的加法器與選擇器。
第1圖為連續漸進式類比數位轉換器的第一實施例，其為一個5位元的單端輸入的連續漸進式類比數位轉換器(N=5)。右端為比較器，vcm為輸入的共模準位，Vip和Vin為正參考電壓/負參考電壓。
在此實施例中，可以將傳統電容陣列[C1，C2，C4，C4]=[8，4，2，1]的二進位電容中，選任意數量之電容做二進位拆解的動作。
假設只拆解第一個電容第一個電容C1=8拆開成任意數量之二的冪次(2N)的合，以拆開成兩個子電容的方式，會有四種可能的狀況：1.將8拆開成7+1重新排列後的電容為[7，4，2，1，1]；2.將8拆開成6+2重新排列後的電容為[6，4，2，2，1]；3.將8拆開成5+3重新排列後的電容為[5，4，3，2，1]；4.將8拆開成4+4重新排列後的電容為[4，4，4，2，1]；所有電容依照大小順序做切換，因此需加入額外1次多餘的比較週期，總共五次切換。依照連續漸進式類比數位轉換器做負回授的操作，比較器會比較六次，得到六位元的code=[B1，B2，B3，B4，B5，B6]。而其數位校正誤差方式可以十進位表示或以二進位表示：
(1)若以十進位表示，每個位元的權重為電容大小的兩倍，除了最後一個位元為1以外：1. Dcode=14＊B1+8＊B2+4＊B3+2＊B4+2＊B5+B6； 2. Dcode=12＊B1+8＊B2+4＊B3+4＊B4+2＊B5+B6；3. Dcode=10＊B1+8＊B2+6＊B3+4＊B4+2＊B5+B6；4. Dcode=8＊B1+8＊B2+8＊B3+4＊B4+2＊B5+B6。
(2)若以二進位表示：1. Dcode=01110＊B1+01000＊B2+00100＊B3+00010＊B4+00010＊B5+B6；2.~4.以此類推。
由前述可知，簡單的加法器與選擇器即可完成校正邏輯。
假設以拆開成三個子電容的方式，則會有五種可能的狀況：1.將8拆開成6+1+1重新排列後的電容為[6，4，2，1，1，1]；2.將8拆開成5+2+1重新排列後的電容為[5，4，2，2，1，1]；3.將8拆開成4+2+2重新排列後的電容為[4，4，2，2，2，1]；4.將8拆開成4+3+1重新排列後的電容為[4，4，3，2，1，1]；5.將8拆開成3+3+2重新排列後的電容為[4，3，3，2，2，1]。
所有電容依照大小順序做切換，因此需加入額外2次多餘的比較週期，總共六次切換。校正的方式如先前所述方式。
第2圖為連續漸進式類比數位轉換器的第二實施例，其為一個10位元的單端輸入的連續漸進式類比數位轉換器(N=10)，為採用較保守之二元搜尋行為來容忍比較器的決策錯誤。
第二實施例中的二進位組成之電容陣列如下： 原始的電容為[C1，C2，C3，C4，C5，C6，C7，C8，C9]=[256C，128C，64C，32C，16C，8C，4C，2C，1C]。
而依據每個位元想要容忍誤差的能力，將電容設計為：1.將C1拆解為240C+16C；2.將C5拆解為15C+1C。
將之依大小重新排列，因此，應用本技術之連續漸進式類比數位轉換器的電容陣列為[C1，C2，C3，C4，C5，C6，C7，C8，C9，C10，C11]=[240C，128C，64C，32C，16C，15C，8C，4C，2C，1C，1C]，依序比較之後會得到12位元之輸出code=[B1，B2，B3，B4，B5，B6，B7，B8，B9，B10，B11，B12]，其校正的邏輯方式為：最後可得十位元之輸出碼d1至d10：
其校正邏輯可以依數位的特性做等校的邏輯化簡，如000010000＊Bi不必做乘法運算，Bi及放置於加法器對應的位元做相加即可，且由於Bi為0或是1，故乘法只需要做“AND”的運算，或是用選擇器做選擇亦可，電路方式不受限於單一實現方式。
第3圖為校正電路之邏輯方法的示意圖。依照電容拆解與切換之順序，此連續漸進式類比數位轉換器可以容忍的誤差如下：於第一次比較可以有6.66%之穩定誤差；於第其餘次比較，則看之前是否有發生穩定誤差的形況，或是比較器比較錯誤的情況，而有不同的容忍能力。最少也能容忍一個最低有效位元(LSB)之穩定誤差能力。
第4圖為校正邏輯電路的一實施例。其中FA為全加法器(Full adder)，B1~B12為原始輸出位元，D1~D10為校正後的10位元輸出。
第5圖為連續漸進式類比數位轉換器的第三實施例，其為一個10位元之單端輸入連續漸進式類比數位轉換器。在第三實施例中，192C、56C、7C、1C須為不重複之二進位數字之和，除了最後之1C，則二進位之最高有效位元(MSB)電容256C拆解成192(=128C+64C)與56C(=32C+16C+8C)、7C(=4C+2C+1C)、與1C之和，即[C1，C2，C3，C4，C5，C6，C7，C8，C9]=[256C，128C，64C，32C，16C，8C，4C，2C，1C]中的C1拆解成[192C，56C，7C，C]，此四個被拆解的子電容可以二進位序列組成，即以[128C， 64C，32C，16C，8C，4C，2C，1C]之大小加以排序，此四個被拆解的子電容可以用以下的二進位序列組成，則得到最後之電容陣列為[C1，C2，C3，C4，C5，C6，C7，C8，C9，C10，C11，C12]=[192C，128C，64C，56C，32C，16C，8C，7C，4C，2C，1C，1C]。
第6圖為估計之容忍穩定誤差能力之對照表。以第三實施例而言，可獲得每周期至少14.3%之容忍穩定誤差能力，但實作上可容忍之數值則視實際轉換的過程來決定。
第7圖為第三實施例之校正電路之邏輯方法的示意圖。校正的方式為：將每個位元對應要切換的電容權重，相乘以後再相加。每個位元之權重值皆為二進位之組成，且重複不超過兩個(除了倒數第二位元(LSB+1)以外)。
第8圖為第三實施例之校正電路。由於同一二進位權重至多重複不超過兩個，因此只需要加法器即可完成。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
C1~C12、Cs‧‧‧電容
FA‧‧‧全加法器
第1圖為一個5位元的單端輸入的連續漸進式類比數位轉換器。
第2圖為連續漸進式類比數位轉換器的第二實施例。
第3圖為校正電路之邏輯方法的示意圖。
第4圖為校正邏輯電路的一實施例。
第5圖為連續漸進式類比數位轉換器的第三實施例。
第6圖為估計之容忍穩定誤差能力之對照表。
第7圖為第三實施例之校正電路之邏輯方法的示意圖。
第8圖為第三實施例之校正電路。
C1~C12、Cs‧‧‧電容

Claims (8)

  1. 一種連續漸進式類比數位轉換器(SAR ADC)，包含：一電容陣列，包含有依序執行切換操作之M個電容，該M個電容之電容值總和為(2N-1)個單位電容，M>N，以及M與N均為正整數；以及該M個電容中具有複數個特定電容之電容值總和為2K個單位電容，K係為一正整數，且K<N；以及一比較器，用以依序比較該電容陣列之輸出與一類比輸入。
  2. 如請求項1所述之連續漸進式類比數位轉換器，其中該複數個電容於該電容陣列係由大到小排列，並依此順序執行切換操作。
  3. 如請求項1所述之連續漸進式類比數位轉換器，其中該比較器會針對該類比輸入來依序產生(M+1)個比較輸出，以及該連續逐漸逼近式類比數位轉換器另包含：一校正邏輯電路，耦接於該比較器，用以對該(M+1)個比較輸出進行加權相加，來產生對應該類比輸入之一N位元數位輸出。
  4. 如請求項3所述之連續漸進式類比數位轉換器，其中該M個電容係依序執行切換操作，該校正邏輯電路係將該(M+1)個比較輸出中前面M個比較輸出之電容權重分別設定為該M個電容之單位電容個數的兩倍，以及將該(M+1)個比較輸出中最後一個比較輸出之電容權重設定為1。
  5. 一種連續漸進式類比數位轉換方法，包含：控制一電容陣列以使M個電容依序執行切換操作，其中該M個電容之電容值總和為(2N-1)個單位電容，M>N，以及M與N均為正整數；以及該M個電容中具有複數個特定電容之電容值總和為2K個單位電容，K係為一正整數，且K<N；以及依序比較該電容陣列之輸出與一類比輸入。
  6. 如請求項5所述之連續漸進式類比數位轉換方法，其中該複數個電容於該電容陣列係由大到小排列，並依此順序執行切換操作。
  7. 如請求項5所述之連續漸進式類比數位轉換方法，其中依序比較該電容陣列之輸出與該類比輸入的步驟包含：針對該類比輸入來依序產生(M+1)個比較輸出，以及該連續逐漸逼近式類比數位轉換方法另包含：對該(M+1)個比較輸出進行加權相加，來產生對應該類比輸入之一N位元數位輸出。
  8. 如請求項7所述之連續漸進式類比數位轉換方法，其中該M個電容係依序執行切換操作，以及對該(M+1)個比較輸出進行加權相加的步驟包含：將該(M+1)個比較輸出中前面M個比較輸出之電容權重分別設定為該M個電容之單位電容個數的兩倍；以及將該(M+1)個比較輸出中最後一個比較輸出之電容權重設定為 1。
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