KR20150107569A

KR20150107569A - Ad 변환 회로

Info

Publication number: KR20150107569A
Application number: KR1020140108768A
Authority: KR
Inventors: 마키 사토
Original assignee: 가부시끼가이샤 도시바
Priority date: 2014-03-14
Filing date: 2014-08-21
Publication date: 2015-09-23
Also published as: US9380235B2; CN104917528A; JP2015177374A; US20150263751A1

Abstract

본 실시 형태에 따르면, 입력 전압과 참조 전압을 비교하여 AD 변환을 행하는 파이프라인형 또는 축차 비교형의 AD 변환 회로이며, 참조 전압을 생성하는 참조 전압 생성부를 구비한 AD 변환 회로가 제공된다. 참조 전압 생성부는, 입력 전압에 대한 출력값의 게인을 설정하기 위한 아날로그 게인 명령값에 따라 참조 전압을 변경한다.

Description

AD 변환 회로{AD CONVERSION CIRCUIT}

<관련 출원의 참조>

본 출원은 2014년 3월 14일에 출원된 일본 특허 출원 번호 제2014-052705호의 우선권 이익을 향수하며, 그 일본 특허 출원의 전체 내용은 본 출원에 있어서 원용된다.

본 실시 형태는 일반적으로 AD 변환 회로에 관한 것이다.

고체 촬상 장치에서는 복수행 및 복수열을 이루는 복수의 화소의 열마다 싱글 슬로프형이나 파이프라인형 또는 축차 비교형의 AD 변환 회로가 설치되며, 각 열의 화소로부터의 아날로그 신호를 AD 변환 회로에서 AD 변환하여 디지털 신호를 생성한다. 이들 AD 변환 회로 중, 파이프라인형 또는 축차 비교형의 AD 변환 회로에서는, 레퍼런스 전압과 화소의 아날로그 신호를 비교함으로써, 화소의 아날로그 신호를 디지털값으로 변환한다. 이때, 고체 촬상 장치로부터 출력되는 영상의 휘도를 조절하기 위하여, 화소 셀로부터의 아날로그 신호를 증폭하는 프로그래머블 이득 증폭(PGA: Programable Gain Amplifier) 회로를 설치한 구성이 개시되어 있지만, 이러한 구성에서는 수직 화소열(칼럼)분의 개수의 PGA 회로가 필요하다. 고체 촬상 장치를 실현하는 비용의 저감을 도모하기 위해서는, PGA 회로를 설치하지 않고 게인 조정을 가능하게 하는 것이 요망된다.

본 발명이 해결하고자 하는 과제는, PGA 회로를 설치하지 않고 게인 조정을 행할 수 있는 AD 변환 회로를 제공하는 것이다.

일 실시 형태의 AD 변환 회로는, 입력 전압과 참조 전압을 비교하여 AD 변환을 행하는 파이프라인형 또는 축차 비교형의 AD 변환 회로이며, 상기 참조 전압을 생성하는 참조 전압 생성부를 구비하고, 상기 참조 전압 생성부는, 상기 입력 전압에 대한 출력값의 아날로그 게인을 설정하기 위한 아날로그 게인 명령값에 따라 상기 참조 전압을 변경하는 것을 특징으로 한다.

상기 구성의 AD 변환 회로에 따르면, PGA 회로를 설치하지 않고 게인 조정을 행할 수 있다.

도 1은 제1 실시 형태에 관한 1.5bit 용장의 파이프라인형 AD 변환 회로의 구성을 도시하는 도면이다.
도 2는 아날로그 연산부의 출력과 각 부 입출력의 관계를 나타내는 도면이다.
도 3은 샘플 모드에서의 아날로그 연산부의 상태를 도시하는 도면이다.
도 4는 홀드 모드에서의 아날로그 연산부의 상태를 도시하는 도면이다.
도 5는 순회형의 파이프라인 AD 변환 회로에서의 개념도를 도시하는 도면이다.
도 6은 제1 실시 형태에 관한 AD 변환 회로의 비교예로서, PGA 회로를 구비한 구성을 도시하는 도면이다.
도 7은 제1 실시 형태에 관한 AD 변환 회로에 있어서, 입력 전압 Vsig가 1.2V일 때, 참조 전압을 풀스케일 전압의 1/1.79배(0.56배)로 한 경우에 있어서의 개념도를 도시하는 도면이다.
도 8은 제1 실시 형태에 관한 참조 전압 생성부의 구성을 도시하는 도면이다.
도 9는 제1 실시 형태에 관한 AD 변환 회로에 있어서, 입력 전압 Vsig가 2.8V일 때, 참조 전압을 풀스케일 전압의 1/1.79배(0.56배)로 한 경우에 있어서의 개념도를 도시하는 도면이다.
도 10은 제1 실시 형태에 관한 AD 변환 회로에서의 아날로그 게인과 참조 전압의 관계 및 Vsig에 대한 출력값을 나타내는 도면이다.
도 11은 제2 실시 형태에 관한 AD 변환 회로의 구성을 도시하는 도면이다.
도 12는 제2 실시 형태에 관한 AD 변환 회로의 DAC의 구성을 도시하는 도면이다.
도 13은 축차 비교형 AD 변환 회로에서의 개념도를 도시하는 도면이다.
도 14는 제2 실시 형태에 관한 AD 변환 회로의 비교예로서, PGA 회로를 구비한 구성을 도시하는 도면이다.
도 15는 제2 실시 형태에 관한 AD 변환 회로에 있어서, Vsig 입력 전압이 1.2V일 때, 참조 전압을 풀스케일 전압의 1/2×(1/1.79배(0.56배))로 한 경우에 있어서의 개념도를 도시하는 도면이다.
도 16은 제2 실시 형태에 관한 참조 전압 생성부의 구성을 도시하는 도면이다.
도 17은 제2 실시 형태에 관한 AD 변환 회로에 있어서, 입력 전압 Vsig가 2.8V일 때, 참조 전압을 풀스케일 전압의 1/2×(1/1.79배(0.56배))로 한 경우에 있어서의 개념도를 도시하는 도면이다.
도 18은 제2 실시 형태에 관한 AD 변환 회로에서의 아날로그 게인과 참조 전압의 관계 및 Vsig에 대한 출력값을 나타내는 도면이다.

이하에 첨부 도면을 참조하여, 실시 형태에 관한 AD 변환 회로 및 AD 변환 방법을 상세하게 설명한다. 또한, 이들 실시 형태에 의해 본 발명이 한정되는 것은 아니다.

(제1 실시 형태)

도 1은 제1 실시 형태에 관한 1.5bit 용장의 파이프라인형 AD 변환 회로의 구성을 도시하는 도면이다. 도 1에 도시하는 예에서는 순회형의 파이프라인 AD 변환 회로에의 적용예를 도시하고 있다. 또한, CMOS 센서에 제1 실시 형태에 관한 AD 변환 회로(1)를 적용하는 경우, 상관 이중 샘플링(CDS: Correlated Double Sampling) 방식이 채용되는 경우가 있다. 이 경우에는 S/H(Sample and Hold) 회로가 AD 변환 회로의 전단에 설치되는데, 여기에서는 S/H 회로를 생략하여 기재하고 있다.

제1 실시 형태에 관한 파이프라인 AD 변환 회로(1)는, 입력 전환부(2), 아날로그 연산부(3), 디지털 처리부(4), 참조 전압 생성부(5) 및 DAC(6)를 구비한다.

순회형의 파이프라인 AD 변환 회로에 있어서, 입력 전환부(2)는 화소 셀로부터의 전압 Vsig와 아날로그 연산부(3)로부터의 Vout를 전환하여, 어느 하나를 아날로그 연산부(3)의 입력 전압 Vin으로 한다.

아날로그 연산부(3)는, 예를 들어 SW1, SW2, SW3, SW4, Cs, Cf, 2배 증폭기, COMP1, COMP2를 포함한다. 이 아날로그 연산부(3)는, 후술하는 샘플 모드와 홀드 모드를 갖고, 이 샘플 모드와 홀드 모드를 전환함으로써, 용량 Cs와 용량 Cf에서의 전하 보존칙을 이용함으로써 출력 전압을 생성하고, 그 출력 전압을 2배 증폭기로 증폭한 전압을 Vout로 한다. 이 Vout는 COMP1, COMP2에 있어서 각각의 참조 전압과 비교됨과 함께, 순회형의 파이프라인 AD 변환 회로에 있어서는, 이 Vout 신호를 다음 스테이지에서 사용하기 때문에 입력 전환부(2)로 복귀된다. COMP1, COMP2에는 각각 상이한 참조 전압 VREFN, VREFP가 들어가고, 그 전압과 Vout의 비교 연산을 행하여 「1」또는 「0」을 출력한다.

디지털 처리부(4)는, 각각의 COMP로부터 출력된 2bit의 디지털 코드를 플립플롭에서 받고, 각 스테이지로부터 출력된 2bit의 데이터를 자리 올림 비트도 고려하면서 가산하여 디지털 데이터를 생성한다.

참조 전압 생성부(5)의 전압은, 홀드 모드시에 용량 Cs와 용량 Cf에 (참조 전압-Vref/2)에 상당하는 전하가 축적된다. 이 참조 전압 생성부(5)에 대해서는 후술한다.

DAC(6)는, 예를 들어 1.5bit 용장 구성의 DAC를 포함한다. 이 DAC(6)에서는 COMP1의 출력과 COMP2의 출력에 따라 -1, 0, 1 중 어느 하나의 입력을 선택하여 -Vref/2, 0, Vref/2 중 어느 하나를 출력한다.

도 2는 아날로그 연산부의 출력과 각 부 입출력의 관계를 나타내는 도면이다.

도 2에 나타낸 바와 같이, COMP1이 「1」, COMP2가 「0」을 출력할 때에는 DAC(6)의 입력 「1」이 선택되어, DAC(6)로부터 Vref/2가 출력된다.

또한, COMP1이 「0」, COMP2가 「1」을 출력할 때에는 DAC(6)의 입력 「0」이 선택되어, DAC(6)로부터 「0」이 출력된다.

또한, COMP1이 「0」, COMP2가 「0」을 출력할 때에는 DAC(6)의 입력「-1」이 선택되어, DAC(6)로부터 -Vref/2가 출력된다.

도 3은 샘플 모드에서의 아날로그 연산부의 상태를 도시하는 도면이고, 도 4는 홀드 모드에서의 아날로그 연산부의 상태를 도시하는 도면이다.

도 3에 도시하는 샘플 모드와 도 4에 도시하는 홀드 모드를 전환함으로써, 하기 식 (1)에 나타내는 아날로그 연산부(3)의 출력 전압 Vout가 얻어진다.

상술한 바와 같이, 제1 실시 형태에 관한 파이프라인 AD 변환 회로(1)는, 순회형의 파이프라인 AD 변환 회로로서 구성되어 있다. 이 순회형의 파이프라인 AD 변환 회로에 있어서는, 상술한 샘플 모드와 홀드 모드를 전환하여 용량 Cs와 용량 Cf에서의 전하 보존칙을 이용하여 출력 전압을 생성하고, 그 출력 전압을 2배 증폭기로 증폭한 출력 전압 Vout를 컴퍼레이터로 비교 연산을 행하여, 그 비교 연산 결과를 디지털 처리부(4)에 의해 디지털 데이터화하여 출력함과 함께, 출력 Vout를 입력으로 복귀시킨다. 이 일련의 동작을 필요한 비트수만큼 반복함으로써 AD 변환을 행한다.

이러한 순회형의 파이프라인 AD 변환 회로는 기지의 기술이며, 아날로그 연산부(3), 디지털 처리부(4), DAC(6)의 구성은, 상기 도 1에 도시하는 구성에 한정되는 것이 아니며, 예를 들어 DAC(6)로서 1bit 구성의 DAC를 사용하여도 되는 것은 말할 필요도 없다.

도 5는 순회형의 파이프라인 AD 변환 회로에서의 개념도이다. 도 5에 도시하는 예에서는, 순회형의 9bit 파이프라인 AD 변환 회로에 있어서, 풀스케일 전압 Vfs=참조 전압 Vref=5.0V, 입력 전압 Vsig=(Vin=)2.8V인 경우의 개념도를 도시하고 있다.

순회형의 파이프라인 AD 변환 회로에서는, 입력 전압 Vin과 참조 전압 Vref/2를 비교하여 Vin>Vref/2인 경우에는, 당해 비트를 「1」로 함과 함께, Vin으로부터 Vref/2를 차감한 잔차를 2배하여(2(Vin-(Vref/2))) 다음 비트의 연산을 행할 때의 입력으로 한다. 또한, Vin<Vref/2인 경우에는, 당해 비트를 「0」으로 함과 함께, Vin을 2배하여(2Vin) 다음 비트의 연산을 행할 때의 입력으로 한다.

예를 들어, 도 5에 도시하는 예에 있어서, MSB의 연산에 있어서는 2.8V(Vin)>2.5V(Vref/2)이므로 MSB가 「1」이 되고, MSB의 다음 비트의 연산에서의 입력 Vin은, 2.8V(Vin)로부터 2.5V(Vref/2)를 차감한 잔차 0.3V의 2배인 0.6V(Vin)가 된다. 또한, 예를 들어 MSB의 다음 비트의 연산에 있어서는, 0.6V(Vin)<2.5V(Vref/2)이므로 MSB의 다음 비트가 「0」이 되고, 또한 다음 비트의 연산에서의 입력 Vin은 0.6V(Vin)의 2배인 1.2V(Vin)가 된다.

상술한 일련의 동작을 LSB까지 반복함으로써, 제1 실시 형태에 관한 AD 변환 회로(1)의 출력값은 2진수 표기로는 「100011110」, 10진수 표기로는 「286(dec)」이 된다.

다음에, 본 실시 형태에 관한 AD 변환 회로(1)의 비교예로서 PGA 회로를 구비한 구성을 예시하며, 이 비교예와 제1 실시 형태에 관한 AD 변환 회로(1)를 대비한다. 도 6은 제1 실시 형태에 관한 AD 변환 회로의 비교예로서, PGA 회로를 구비한 구성을 도시하는 도면이다. 또한, 도 7은 제1 실시 형태에 관한 AD 변환 회로에 있어서, 입력 전압 Vsig가 1.2V일 때, 참조 전압을 풀스케일 전압의 1/1.79배(0.56배)로 한 경우에 있어서의 개념도를 도시하는 도면이다.

도 6에 도시하는 구성에서는, 본 실시 형태에 관한 AD 변환 회로(1)가 구비하고 있는 참조 전압 생성부(5) 대신에, 참조 전압 Vref=5.0V(=Vfs)로 고정값으로 하여 PGA 회로(7)를 구비하고 있다. 그 밖의 구성부는, 도 1에 도시하는 제1 실시 형태에 관한 AD 변환 회로(1)와 마찬가지이다. 또한, 도 5에 있어서 설명한 경우와 마찬가지로 순회형의 9bit 파이프라인 AD 변환 회로이며, 풀스케일 전압 Vfs=5.0V, 참조 전압 Vref=5.0V, 입력 전압 Vsig=(Vin=)2.8V이다.

도 6에 도시하는 구성에 있어서, 입력 전압 Vsig가 1.2V일 때, 참조 전압을 풀스케일 전압의 1/1.79배(0.56배)로 한 경우에는, 도 6에 도시하는 AD 변환 회로의 출력값은, 도 7에 도시한 바와 같이 2진수 표기로는 「011011011」, 10진수 표기로는 「219(dec)」가 된다.

본 실시 형태에 관한 AD 변환 회로(1)에서는, 참조 전압 생성부(5)에 있어서, Vfs에 대하여 AG 명령값이 나타내는 아날로그 게인의 역수배한 참조 전압 Vref를 생성함으로써, PGA 회로를 설치하여 Vsig를 아날로그 게인배한 경우의 출력값과 동일한 출력값을 얻을 수 있다.

또한, 참조 전압 Vref는 Vfs 이하로 하고, Vref의 설정 범위는, 식 (1)에 나타낸 바와 같이 2*Vsig(=Vin)-Vref가 Vfs를 초과하지 않는 범위로 설정할 필요가 있다. 왜냐하면, 이 결과(=Vout)가 Vfs를 초과하는 경우에는, 다음 비트의 연산이 정확하게 행해지지 않아 오변환하게 되기 때문이다.

Vref>Vfs가 되는 것을 방지하는 것이 가능한 참조 전압 생성부(5)의 구성을 도 8에 도시한다. 도 8은 제1 실시 형태에 관한 참조 전압 생성부의 구성을 도시하는 도면이다.

도 8에 도시한 바와 같이, 참조 전압 생성부(5)는, 예를 들어 복수개의 저항이 직렬 접속된 직렬 저항 회로(51), 스위치 회로(52), 셀렉터(53)를 포함한다.

셀렉터(53)는, 도시하지 않은 제어 수단 등으로부터 아날로그 게인 명령값(이하, 「AG 명령값」이라고 함)이 입력되고, 그 AG 명령값에 따른 참조 전압 Vref가 출력되도록 스위치 회로(52)를 제어한다.

여기서, 본 실시 형태에서는, 도 8에 도시하는 직류 저항 회로(51)에 인가하는 기준 전압(Vref(max))을 풀스케일 전압 Vfs로 하고 있다. 이러한 구성으로 함으로써, 아날로그 게인이 1 이상인 경우에도 Vref>Vfs가 되는 것을 방지할 수 있어 오변환을 방지할 수 있다.

또한, 도 8에 도시한 직렬 저항 회로(51) 대신에 R-2R 래더(ladder) 저항을 사용하여도 되고, 복수개의 저항 대신에 복수의 콘덴서를 사용한 구성이어도 되는 것은 말할 필요도 없다.

도 9는 제1 실시 형태에 관한 AD 변환 회로에 있어서, 입력 전압 Vsig가 2.8V일 때, 참조 전압을 풀스케일 전압의 1/1.79배(0.56배)로 한 경우에 있어서의 개념도를 도시하는 도면이다.

도 9에 도시하는 예에서는 참조 전압 Vref/2는 1.4V가 되어, Vsig(=2.8V)의 1/2이 된다. 이 경우에는 도 7에 도시하는 PGA 회로(7)를 구비한 구성에 있어서, 아날로그 게인을 1.79배, 즉 Vsig=5.0V인 경우와 등가이며, 출력값은 2진수 표기로 「111111111」, 10진수 표기로는 「511(dec)」이 된다. 즉, 아날로그 게인을 곱함으로써 Vsig>Vfs가 되는 영역에 있어서는, Vfs/2를 아날로그 게인의 역수배한 값을 참조 전압 Vref로 하여도 연산 결과가 Vfs를 초과하게 되어 풀비트(2진수 표기로 「111111111」)가 출력되게 된다.

도 10은 제1 실시 형태에 관한 파이프라인 AD 변환 회로에서의 아날로그 게인과 참조 전압의 관계 및 Vsig에 대한 출력값을 나타내는 도면이다.

도 10에 나타낸 바와 같이, 참조 전압 생성부(5)에 의한 참조 전압 Vref의 제어 범위는 Vfs 이하이며, 또한 식 (1)에 나타낸 바와 같이 2*Vsig(=Vin)-Vref가 Vfs를 초과하지 않는 범위로 설정할 필요가 있다.

또한, 상기 설명에서는 순회형의 파이프라인 AD 변환 회로에의 적용예를 나타냈지만, 도 1에 도시한 구성을 복수 비트분 접속하고, 아날로그 연산부(3)의 출력 및 논리 연산부(4)의 출력을 다음 스테이지의 입력으로 한 파이프라인형 AD 변환 회로에 대해서도 마찬가지로 적용 가능한 것은 말할 필요도 없다.

제1 실시 형태에 따르면, 입력 전압과 참조 전압을 비교하여 AD 변환을 행하는 순회형 혹은 병렬형의 파이프라인 ADC 구성을 갖고, 참조 전압을 생성하는 참조 전압 생성부를 구비하고, 아날로그 게인에 따라 참조 전압을 변경하도록 하였다. 그 결과, PGA 회로를 설치하지 않고 게인 조정을 행할 수 있어, 고체 촬상 장치를 실현하는 비용을 저감할 수 있다고 하는 효과를 얻을 수 있다.

또한, 풀스케일 전압에 대하여, 아날로그 게인의 역수를 곱함으로써, PGA 회로를 설치하여 아날로그 게인을 조정한 경우와 등가의 출력값을 얻을 수 있다.

또한, 식 (1)에 나타낸 바와 같이, 2*Vsig(=Vin)-Vref가 Vfs를 초과하지 않는 범위로 Vref를 설정함으로써 오변환을 방지할 수 있다.

(제2 실시 형태)

도 11은 제2 실시 형태에 관한 축차 비교형 AD 변환 회로의 구성을 도시하는 도면이다. 제1 실시 형태에서는 파이프라인형의 AD 변환 회로에의 적용예에 대하여 설명하였지만, 도 11에 도시하는 예에서는 축차 비교형의 AD 변환 회로에의 적용예를 도시하고 있다. 또한, CMOS 센서에 제1 실시 형태에 관한 AD 변환 회로(1)를 적용하는 경우, 제1 실시 형태에 있어서 설명한 파이프라인형 AD 변환 회로와 마찬가지로 상관 이중 샘플링(CDS: Correlated Double Sampling) 방식이 채용되는 경우가 있다. 이 경우에는 S/H(Sample and Hold) 회로가 AD 변환 회로의 전단에 설치되는데, 여기에서는 S/H 회로를 생략하여 기재하고 있다.

제2 실시 형태에 관한 축차 비교형 AD 변환 회로(11)는 입력 전압 유지부(13), 비교기(14), 참조 전압 생성부(15), DAC(16) 및 축차 비교 레지스터(SAR)(18)를 구비한다.

비교부(13)는, 예를 들어 SW1, SW2, C1, C2를 포함한다. 이 비교부(13)에서는 SW1 및 SW2가 제어됨으로써 C1, C2에 전하가 축적되고, 화소 셀로부터의 전압 Vsig가 비교기(14)의 입력 전압 Vin으로서 유지된다.

비교기(14)는 입력 전압 Vin과 DAC(16)의 출력 전압 Vdac를 비교하여, 비교 결과를 SAR(18)에 출력한다.

SAR(18)은 비교기(14)에서의 비교 결과에 따라 DAC(16)의 제어를 행한다.

참조 전압 생성부(15)는 DAC(16)에 제공하는 참조 전압 Vref를 아날로그 연산부(3)에서의 비교 연산에 사용하는 참조 전압 Vref를 생성한다. 이 참조 전압 생성부(5)에 대해서는 후술한다.

도 12는 제2 실시 형태에 관한 AD 변환 회로의 DAC의 구성을 도시하는 도면이다. DAC(16)는, 예를 들어 볼티지 팔로워(161), 콘덴서군(162), 스위치군(163), 스위치 컨트롤부(164)를 포함한 캐패시터 어레이형의 DAC로서 구성된다. 이 DAC(16)에서는 SAR(18)로부터 입력되는 Nbit의 디지털 코드(D0, D1, D2, …, D(N-3), D(N-2), D(N-1))에 따라 스위치 컨트롤부(164)가 스위치군(163)을 제어함으로써, 하기 식 (2)에 나타내는 Vdac를 출력한다.

상기 식 (2)에 있어서, Cset는 Vref에 접속되어 있는 콘덴서의 합성 캐패시턴스이고, Cb는 GND에 접속되어 있는 콘덴서의 합성 캐패시턴스이다.

또한, 제2 실시 형태에 관한 축차 비교형 AD 변환 회로(11)는 기지의 기술이며, 입력 전압 유지부(13), DAC(16)의 구성은, 상기 도 11 및 도 12에 도시하는 구성에 한정되는 것이 아니며, 예를 들어 DAC(16)로서 저항 어레이를 사용한 바이너리 웨이트형이나 R-2R 래더 저항형의 DAC를 사용하여도 되는 것은 말할 필요도 없다.

도 13은 축차 비교형의 AD 변환 회로에서의 개념도를 도시하는 도면이다. 도 13에 도시하는 예에서는, 축차 비교형의 9bitAD 변환 회로에 있어서, 풀스케일 전압 Vfs=5.0V, 참조 전압 Vref=2.5V, 입력 전압 Vsig=(Vin=)2.8V인 경우의 동작 개념도를 도시하고 있다.

축차 비교형의 AD 변환 회로에서는, 우선 Vdac=Vref의 1/2를 출력하여 입력 전압 Vin과 Vdac를 비교한다. 이때, Vin>Vdac인 경우에는, MSB 비트를 「1」로 함과 함께 Vdac=Vref/2+Vref/4를 출력한다. 또한, Vin<Vdac인 경우에는, MSB 비트를 「0」으로 함과 함께 Vdac=Vref/2-Vref/4를 출력한다. 그리고, 입력 전압 Vin과 Vdac를 비교하여, Vin>Vdac인 경우에는 MSB의 다음 비트를 「1」로 함과 함께, MSB로부터 상위 2비트가 「11」인 경우에는 Vdac=Vref/2+Vref/4+Vref/8을 출력하고, MSB로부터 상위 2비트가 「01」인 경우에는 Vdac=Vref/2-Vref/4+Vref/8을 출력한다. 또한, Vin<Vdac인 경우에는 MSB의 다음 비트를 「0」으로 함과 함께, MSB로부터 상위 2비트가 「10」인 경우에는 Vdac=Vref/2+Vref/4-Vref/8을 출력하고, MSB로부터 상위 2비트가 「00」인 경우에는 Vdac=Vref/2-Vref/4-Vref/8을 출력한다. 이후, 상기 일련의 동작을 LSB 비트가 출력될 때까지 반복함으로써 AD 변환을 행한다.

예를 들어, 도 13에 도시하는 예에 있어서, MSB의 연산에 있어서는 2.8V(Vin)>2.5V(Vdec)이므로 MSB가 「1」이 되고, MSB의 다음 비트의 연산에서의 Vdac는 2.5V(Vref)에 1.25V(Vref/2)를 더한 3.75V가 된다. 또한, 예를 들어 MSB의 다음 비트의 연산에 있어서는 2.8V(Vin)<3.75V(Vdec)이므로, MSB의 다음 비트가 「0」이 되고, 또한 다음 비트의 연산에서의 Vdac는 3.75V로부터 0.625V(Vref/4)를 차감한 3.125V가 된다.

상술한 일련의 동작을 LSB까지 반복함으로써, 제2 실시 형태에 관한 AD 변환 회로(11)의 출력값은 2진수 표기로는 「100011110」, 10진수 표기로는 「286(dec)」이 된다. 이 제2 실시 형태(2)의 출력값은, 순회형의 파이프라인 AD 변환 회로의 출력값과 일치한다(도 5 참조).

다음에, 본 실시 형태에 관한 AD 변환 회로(11)의 비교예로서 PGA 회로를 구비한 구성을 예시하며, 이 비교예와 제2 실시 형태에 관한 AD 변환 회로(11)를 대비한다. 도 14는 제2 실시 형태에 관한 AD 변환 회로의 비교예로서, PGA 회로를 구비한 구성을 도시하는 도면이다. 또한, 도 15는 입력 전압 Vsig가 1.2V일 때, 참조 전압을 풀스케일 전압의 1/2배(1/1.79배(0.56배))로 한 경우에 있어서의 개념도를 도시하는 도면이다.

도 14에 도시하는 구성에서는, 본 실시 형태에 관한 AD 변환 회로(11)가 구비하고 있는 참조 전압 생성부(15) 대신에 참조 전압 Vref=Vfs/2로 고정값으로 하여 PGA 회로(7)를 구비하고 있다. 그 밖의 구성부는, 도 1에 도시하는 제1 실시 형태에 관한 AD 변환 회로(1)와 마찬가지이다. 또한, 도 14에 있어서 설명한 경우와 마찬가지로 축차 비교형의 9bit AD 변환 회로이며, 풀스케일 전압 Vfs=5.0V, 참조 전압 Vref=2.5V, 입력 전압 Vsig=(Vin=)2.8V이다.

도 14에 도시하는 구성에 있어서, 입력 전압 Vsig가 1.2V일 때, 참조 전압을 풀스케일 전압의 1/2×(1/1.79배(0.56배))로 한 경우에는, 도 14에 도시하는 AD 변환 회로의 출력값은, 도 15에 도시한 바와 같이 2진수 표기로는 「011011011」, 10진수 표기로는 「219(dec)」가 된다.

본 실시 형태에 관한 AD 변환 회로(11)에서는, 참조 전압 생성부(15)에 있어서, Vfs에 대하여, AG 명령값이 나타내는 아날로그 게인의 역수배한 참조 전압 Vref를 생성함으로써, PGA 회로를 설치하여 Vsig를 아날로그 게인배한 경우의 출력값과 동일한 출력값을 얻을 수 있다.

또한, 참조 전압 Vref는 Vfs의 1/2 이하로 할 필요가 있다. 왜냐하면, Vref>Vfs/2로 한 경우, AD 변환 과정에 있어서 연산값이 Vfs를 초과할 가능성이 있으며, 이 경우에는 다음 비트의 연산이 정확하게 행해지지 않아 오변환하게 되기 때문이다.

Vref>Vfs/2가 되는 것을 방지하는 것이 가능한 참조 전압 생성부(15)의 구성을 도 16에 도시한다. 도 16은 제2 실시 형태에 관한 참조 전압 생성부의 구성을 도시하는 도면이다.

도 16에 도시한 바와 같이, 참조 전압 생성부(15)는, 제1 실시 형태에 있어서 설명한 참조 전압 생성부(5)와 마찬가지로, 예를 들어 복수개의 저항이 직렬 접속된 직렬 저항 회로(151), 스위치 회로(152), 셀렉터(153)를 포함한다.

셀렉터(153)에 도시하지 않은 제어 수단 등으로부터 AG 명령값이 입력되고, 그 AG 명령값에 따른 참조 전압 Vref가 출력되도록 스위치 회로(52)를 제어하는 점에 있어서도, 제1 실시 형태와 마찬가지이다.

여기서, 본 실시 형태에서는, 도 16에 도시하는 직류 저항 회로(151)에 인가하는 기준 전압(Vref(max))을 풀스케일 전압 Vfs의 1/2(Vref(max))로 하고 있다. 이러한 구성으로 함으로써, 아날로그 게인이 1 이하인 경우라도 Vref>Vfs/2가 되는 것을 방지할 수 있어 오변환을 방지할 수 있다.

또한, 제1 실시 형태와 마찬가지로, 도 16에 도시한 직렬 저항 회로(151) 대신에 R-2R 래더 저항을 사용하여도 되고, 복수개의 저항 대신에 복수의 콘덴서를 사용한 구성이어도 되는 것은 말할 필요도 없다.

도 17은 제2 실시 형태에 관한 AD 변환 회로에 있어서, 입력 전압 Vsig가2.8V일 때, 참조 전압을 풀스케일 전압의 1/2인 1/1.79배(0.56배)로 한 경우에 있어서의 개념도를 도시하는 도면이다.

도 17에 도시하는 예에서는 Vdac의 초기값, 즉 Vref는 1.4V가 되어 Vsig(=2.8V)의 1/2이 된다. 이 경우에는, 도 15에 도시하는 PGA 회로(7)를 구비한 구성에 있어서, 아날로그 게인을 1.79배, 즉 Vsig=5.0V인 경우와 등가이며, 출력값은 2진수 표기로 「111111111」, 10진수 표기로는 「511(dec)」이 된다. 즉, 아날로그 게인을 곱함으로써 Vsig>Vfs가 되는 영역에 있어서는, Vfs를 아날로그 게인의 역수 배로 한 값을 참조 전압 Vref로 하여도 연산 결과가 Vfs를 초과하게 되어 풀비트(2진수 표기로 「111111111」)가 출력되게 된다.

도 18은 제2 실시 형태에 관한 AD 변환 회로에서의 아날로그 게인과 참조 전압의 관계 및 Vsig에 대한 출력값을 나타내는 도면이다.

도 18에 나타낸 바와 같이, 참조 전압 생성부(15)에 의한 참조 전압 Vref의 제어 범위는 Vref≤Vfs/2가 된다.

제2 실시 형태에 따르면, 축차 비교형의 구성을 갖고, 입력 전압과 참조 전압을 비교하여 AD 변환을 행하는 AD 변환 회로에 있어서, 참조 전압을 생성하는 참조 전압 생성부를 구비하고, 아날로그 게인에 따라 참조 전압을 변경하도록 하였다. 그 결과, PGA 회로를 설치하지 않고 게인 조정을 행할 수 있어, 고체 촬상 장치를 실현하는 비용을 저감할 수 있다고 하는 효과를 얻을 수 있다.

또한, 풀스케일 전압(Vfs)에 대하여, 아날로그 게인의 역수를 곱함으로써, PGA 회로를 설치하여 아날로그 게인을 조정한 경우와 등가의 출력값을 얻을 수 있다.

또한, 참조 전압 Vref의 제어 범위를 Vref≤Vfs/2로 함으로써 오변환을 방지할 수 있다.

본 발명의 몇 가지 실시 형태를 설명하였지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허청구범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims

입력 전압과 참조 전압을 비교하여 AD 변환을 행하는 파이프라인형 또는 축차 비교형의 AD 변환 회로이며,
상기 참조 전압을 생성하는 참조 전압 생성부를 구비하고,
상기 참조 전압 생성부는, 상기 입력 전압에 대한 출력값의 아날로그 게인을 설정하기 위한 아날로그 게인 명령값에 따라, 상기 참조 전압을 변경하는 것을 특징으로 하는 AD 변환 회로.
제1항에 있어서, 상기 참조 전압 생성부는, 기준 전압에 대하여, 상기 아날로그 게인의 역수를 곱한 값을 상기 참조 전압으로 하는 것을 특징으로 하는 AD 변환 회로.
제2항에 있어서, 상기 AD 변환 회로는 파이프라인형의 구성을 갖고,
상기 참조 전압 생성부는, 상기 기준 전압이 AD 변환에서의 풀스케일 전압 이하이며, 또한 상기 입력 전압을 2배한 값으로부터 상기 참조 전압을 차감한 값이 상기 풀스케일 전압을 초과하지 않는 범위로 설정하는 것을 특징으로 하는 AD 변환 회로.
제3항에 있어서, 상기 기준 전압이 AD 변환에서의 풀스케일 전압과 동등한 경우를 아날로그 게인 1배로 하는 것을 특징으로 하는 AD 변환 회로.
제3항에 있어서, 상기 참조 전압 생성부는,
복수개의 저항을 포함하고, 상기 풀스케일 전압을 최대값으로 하는 분압 전압을 출력하는 직렬 저항 회로와,
상기 직렬 저항 회로로부터 출력하는 상기 분압 전압을 전환하는 스위치 회로와,
상기 아날로그 게인에 따라 상기 스위치 회로를 제어하는 셀렉터
를 구비하는 것을 특징으로 하는 AD 변환 회로.
제3항에 있어서, 상기 입력 전압과 상기 참조 전압의 비교 연산 결과를 출력하는 아날로그 연산부와,
상기 비교 연산 결과에 기초하여, 상기 참조 전압을 DA 변환하여 상기 아날로그 연산부에 출력하는 DAC와,
상기 비교 연산 결과를 미리 정해진 비트수의 디지털 데이터화하여 출력하는 디지털 처리부
를 구비하는 것을 특징으로 하는 AD 변환 회로.
제6항에 있어서, 상기 아날로그 연산부는 샘플 모드와 홀드 모드를 갖고,
상기 샘플 모드와 상기 홀드 모드를 전환하여, 상기 홀드 모드에 있어서 얻어지는 전압을 2배로 증폭하는 2배 증폭기와,
상기 2배 증폭기의 출력 전압과 미리 정해진 임계값을 비교한 결과를 상기 비교 연산 결과로서 출력하는 비교기
를 구비하는 것을 특징으로 하는 AD 변환 회로.
제7항에 있어서, 상기 아날로그 연산부는,
상기 샘플 모드에 있어서 병렬로 접속되고, 상기 입력 전압이 인가되어 전하를 축적하고, 상기 홀드 모드에 있어서 상기 DAC와 상기 2배 증폭기의 사이에 접속되는 제1 콘덴서, 및 상기 2배 증폭기의 입출력간에 접속되는 제2 콘덴서를 갖고,
상기 제1 콘덴서의 용량 및 상기 제2 콘덴서의 용량의 전하 보존칙에 의해 상기 2배 증폭기의 입력 전압이 결정되는 것을 특징으로 하는 AD 변환 회로.
제6항에 있어서, 상기 DAC는 1.5bit 용장 구성을 갖고,
상기 임계값은, 제1 임계값과, 상기 제1 임계값과는 상이한 제2 임계값을 포함하고,
상기 비교기는, 상기 2배 증폭기의 출력 전압과 상기 제1 임계값을 비교하는 제1 비교기와, 상기 2배 증폭기의 출력 전압과 상기 제2 임계값을 비교하는 제2 비교기를 포함하고,
상기 DAC는, 상기 제1 비교기의 출력 논리값과 상기 제2 비교기의 출력 논리값에 따라, 상기 참조 전압의 1/2, 0 및 상기 참조 전압의 (-1/2) 중 어느 하나를 선택하여 출력하는 것을 특징으로 하는 AD 변환 회로.
제6항에 있어서, 외부로부터의 전압 신호와 상기 2배 증폭기의 출력 전압을 전환하여 상기 입력 전압으로서 상기 아날로그 연산부에 출력하는 입력 전환부를 구비하고,
상기 입력 전환부는, 상기 디지털 데이터의 MSB를 구할 때에는, 외부로부터의 상기 전압 신호를 선택하고, 상기 MSB의 다음 비트부터 LSB까지를 구하는 동안에는, 상기 2배 증폭기의 출력 전압을 선택하는 것을 특징으로 하는 AD 변환 회로.
제2항에 있어서, 상기 AD 변환 회로는 축차 비교형의 구성을 갖고,
상기 참조 전압 생성부는, 상기 기준 전압을 AD 변환에서의 풀스케일 전압의 1/2 이하로 한 것을 특징으로 하는 AD 변환 회로.
제11항에 있어서, 상기 기준 전압이 AD 변환에서의 풀스케일 전압의 1/2인 경우를 아날로그 게인 1배로 하는 것을 특징으로 하는 AD 변환 회로.
제11항에 있어서, 상기 참조 전압 생성부는,
복수개의 저항을 포함하고, 상기 풀스케일 전압의 1/2를 최대값으로 하는 분압 전압을 출력하는 직렬 저항 회로와,
상기 직렬 저항 회로로부터 출력하는 상기 분압 전압을 전환하는 스위치 회로와,
상기 아날로그 게인에 따라 상기 스위치 회로를 제어하는 셀렉터
를 구비하는 것을 특징으로 하는 AD 변환 회로.
제11항에 있어서, 상기 입력 전압과 상기 참조 전압에 기초하여 생성되는 전압값과의 비교 연산 결과를 출력하는 비교기와,
상기 비교 연산 결과를 축차 보존함과 함께, 미리 정해진 비트수의 디지털 데이터화하여 출력하는 축차 비교 레지스터와,
상기 축차 비교 레지스터에 축차 보존된 비교 연산 결과 및 상기 참조 전압으로부터, 상기 비교기에 있어서 상기 입력 전압과의 비교 대상이 되는 상기 전압값을 생성하여 출력하는 DAC
를 구비하는 것을 특징으로 하는 AD 변환 회로.
제14항에 있어서, 상기 DAC는,
일단이 서로 접속된 복수의 콘덴서를 포함하는 콘덴서군과,
복수의 상기 콘덴서의 타단을 접지 혹은 상기 참조 전압이 입력되도록 전환 가능한 복수의 스위치를 포함하는 스위치군과,
상기 축차 비교 레지스터에 축차 보존된 비교 연산 결과에 따라, 상기 스위치군을 제어하는 스위치 컨트롤부
를 구비하는 캐패시터 어레이형의 DAC로서 구성된 것을 특징으로 하는 AD 변환 회로.
제14항에 있어서, 상기 DAC는 저항 어레이를 사용한 바이너리 웨이트형의 DAC인 것을 특징으로 하는 AD 변환 회로.
제14항에 있어서, 상기 DAC는 R-2R 래더(ladder) 저항형의 DAC인 것을 특징으로 하는 AD 변환 회로.
제14항에 있어서, 상기 축차 비교 레지스터가 상기 디지털 데이터의 MSB부터 LSB까지 보존하는 동안, 외부로부터의 전압 신호를 상기 입력 전압으로서 유지하는 입력 전압 유지부를 구비하는 것을 특징으로 하는 AD 변환 회로.