JP4925192B2 - パイプライン型a/d変換器およびそれを内蔵した半導体集積回路 - Google Patents
パイプライン型a/d変換器およびそれを内蔵した半導体集積回路 Download PDFInfo
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
より好適な実施の形態として、前記リセットスイッチは、前記異常検出信号に応答して前記差動増幅器の非反転入力端子(+)の非反転入力電圧と反転入力端子(−)の反転入力電圧とを略等しくする入力リセットスイッチ(SW_Rst1、2)を含む。
次に、実施の形態について更に詳述する。
図3は、本発明の1つの実施の形態によるインターリーブ動作可能なパイプライン型A/D変換器を示す図である。このパイプライン型A/D変換器は、従属接続された複数のA/D変換ステージ1、2、…、j、(j+1)と、エンコーダENCとにより構成されている。初段のA/D変換ステージ1と最終段のA/D変換ステージ(j+1)とは3ビットの分解能を持ち、他の中間段のA/D変換ステージ2、…、jは1.5ビットの分解能を持っている。また、初段のA/D変換ステージ1は、アナログ入力信号Viが供給されるサブA/D変換器10と、サブA/D変換器10からの信号do、d1、d2が供給されるサブD/A変換器11と、スイッチドキャパシタ回路12(Scod、Scev)と、差動増幅器13(AMP)とを含む。それにより、差動増幅器13(AMP)から次段のA/D変換ステージ2への剰余信号Vresが形成される。更に、初段のA/D変換ステージ1は、アナログ入力信号Viが供給されるアナログ入力信号レベル検出器14(Det_CKT)を含んでいる。
図4は、図3に示した初段のA/D変換ステージ1の1.5ビットサブD/A変換器11と、加算器を内蔵するスイッチドキャパシタ回路12と、増幅器13(AMP)とを更に詳細に示す図である。同図に示すように、差動増幅器13(AMP)の非反転入力端子と正の基準電圧VRTとの間にリセットスイッチSW_Rst1が接続され、差動増幅器13の反転入力端子と正の基準電圧VRTとの間にリセットスイッチSW_Rst2が接続されている。サンプル期間でのアナログ入力信号Viの過大信号レベルまたは過小信号レベルにより差動増幅器13の非反転入力端子と反転入力端子との間に誤差入力電圧が生じても、リセットスイッチSW_Rst1、SW_Rst2のオンによって、誤差入力電圧は無視できるレベルに減少される。また、差動増幅器13の正相出力端子と逆相出力端子との間に、リセットスイッチSW_Rst3が接続されている。サンプル期間でのアナログ入力信号Viの過大信号レベルまたは過小信号レベルにより差動増幅器13の正相出力端子と逆相出力端子との間に誤差出力電圧が生じても、リセットスイッチSW_Rst3のオンによって、誤差出力電圧は無視できるレベルに減少される。
図5は、本発明の他の1つの実施の形態によるインターリーブ動作可能なパイプライン型A/D変換器を示す図である。図3のパイプライン型A/D変換器と比較すると、図5のパイプライン型A/D変換器は初段のA/D変換ステージ1と最終段のA/D変換ステージ(j+1)とは3ビットの分解能ではなく4ビットの分解能を持っていることである。図5のパイプライン型A/D変換器でも、初段のA/D変換ステージ1は、上述の入力信号レベル検出器14(Det_CKT)を含んでいる。
図6は、図5に示した初段のA/D変換ステージ1の2個のサブD/A変換器DAC、2個の加算器、増幅器AMPを実現するインターリーブ動作するサンプルホールド回路の詳細を示す図である。図6のサンプルホールド回路は、図1と同様に完全差動演算増幅器により構成された1個の差動増幅器13と、第1と第2のスイッチドキャパシタ回路12a(SCod)、12b(SCev)とから構成されている。
図7、図8、図9は、図5に示したインターリーブ動作可能なパイプライン型A/D変換器の初段のA/D変換ステージ1の入出力特性を示す図である。同図の横軸は、初段のA/D変換ステージ1に供給されるアナログ信号Viのレベルを示している。
図10は、図5に示した本発明の他の1つの実施の形態によるインターリーブ動作可能なパイプライン型A/D変換器の初段のA/D変換ステージ1の入力信号レベル検出器14の構成を示す図である。
図13は、上位ビットを形成する高精度の前段のA/D変換ステージが非インターリーブ動作を行い、下位ビットを形成する低精度の後段のA/D変換ステージがインターリーブ動作を行う本発明の更に他の1つの実施の形態によるパイプラインA/D変換器を示す図である。
図14は、図3、図5、図13のいずれかのパイプライン型A/D変換器を内蔵したカメラ用アナログフロントエンド(AFE)LSIを示す図である。
2 第2段目のA/D変換ステージ
j 第j段目のA/D変換ステージ
(j+1) 最終段のA/D変換ステージ
100 エンコーダ
10 サブA/D変換器
11 サブD/A変換器11
12 スイッチドキャパシタ回路
13 差動増幅器
14 アナログ入力信号レベル検出器
SW_Rst1、2、3 リセットスイッチ
Claims (9)
- 従属接続された複数のA/D変換ステージを含み、前記複数のA/D変換ステージの各ステージは、サブA/D変換器と、サブD/A変換器と、スイッチドキャパシタ回路と、差動増幅器とを含むパイプライン型A/D変換器であって、
前記複数のA/D変換ステージの各ステージの前記サブA/D変換器は、供給されるアナログ信号に応答して量子化ディジタル信号を生成して、
前記複数のA/D変換ステージの各ステージの前記サブD/A変換器は、供給される量子化ディジタル信号に応答して量子化アナログ信号を生成して、
前記複数のA/D変換ステージの各ステージの前記スイッチドキャパシタ回路と前記差動増幅器とは、量子化アナログ誤差の生成と剰余信号の生成とを行い、前記各ステージの前記量子化アナログ誤差は前記各ステージに供給される前記アナログ信号と前記量子化アナログ信号との前記スイッチドキャパシタ回路と前記差動増幅器とによる減算により生成され、前記各ステージの前記剰余信号は前記量子化アナログ誤差の前記差動増幅器よる増幅により生成され、
前記各ステージの前記スイッチドキャパシタ回路は、前記各ステージに供給される前記アナログ信号のサンプル動作とホールド動作とをインターリーブ動作により交互に実行する第1スイッチドキャパシタ回路と第2スイッチドキャパシタ回路とを含み、
アナログ入力信号の信号レベルを監視するアナログ入力信号レベル検出器と前記ホールド動作をリセットするためのリセットスイッチとを更に具備して、
前記アナログ入力信号の前記信号レベルがA/D変換の入力ダイナミックレンジを超えると、アナログ入力信号レベル検出器から生成される異常検出信号により前記リセットスイッチがオンに制御され、前記ホールド動作がリセットされるパイプライン型A/D変換器。 - 前記各ステージに供給される前記アナログ信号は相補アナログ信号であり、前記各ステージから生成される剰余信号は相補剰余信号である請求項1に記載のパイプライン型A/D変換器。
- 前記インターリーブ動作を実行する前記複数のA/D変換ステージの第1段目のA/D変換ステージが前記アナログ入力信号レベル検出器と前記リセットスイッチとを含み、前記リセットスイッチは前記第1段目のA/D変換ステージの前記差動増幅器に接続され、前記アナログ入力信号レベル検出器から生成される前記異常検出信号により前記リセットスイッチがオンに制御され、前記第1段目のA/D変換ステージの前記差動増幅器の前記ホールド動作がリセットされる請求項1に記載のパイプライン型A/D変換器。
- 前記リセットスイッチは、前記異常検出信号に応答して前記差動増幅器の非反転入力端子の非反転入力電圧と反転入力端子の反転入力電圧とを略等しくする入力リセットスイッチを含む請求項3に記載のパイプライン型A/D変換器。
- 前記リセットスイッチは、前記異常検出信号に応答して前記差動増幅器の非反転出力端子の非反転出力電圧と反転出力端子の反転出力電圧とを略等しくする出力リセットスイッチを含む請求項3に記載のパイプライン型A/D変換器。
- 前記インターリーブ動作を実行する前記複数のA/D変換ステージの前記第1段目のA/D変換ステージ以外の他のA/D変換ステージの前記サブD/A変換器は1.5ビットのサブD/A変換器である請求項3に記載のパイプライン型A/D変換器。
- 前記第1段目のA/D変換ステージの前記サブA/D変換器の入力には非インターリーブ動作の従属接続された他の複数のA/D変換ステージが接続された請求項3に記載のパイプライン型A/D変換器。
- サンプルホールドアンプと、サンプリング回路と、パイプライン型A/D変換器と、クランプ回路と、フィードバック用D/A変換器とを内蔵する半導体集積回路であって、
前記サンプルホールドアンプの一方の入力端子には撮像デバイスから形成された映像アナログ入力信号が供給可能であり、
前記サンプルホールドアンプの出力信号は前記サンプリング回路の一方の入力端子に供給され、
前記サンプリング回路の出力信号は、前記パイプライン型A/D変換器の入力端子に供給され、
前記パイプライン型A/D変換器の出力信号は、前記クランプ回路の入力端子に供給され、
前記クランプ回路の出力信号は、前記フィードバック用D/A変換器の入力端子に供給され、
前記フィードバック用D/A変換器の出力信号は、前記サンプルホールドアンプの他方の入力端子に供給され、
前記サンプルホールドアンプの出力信号は、前記サンプリング回路の他方の入力端子に供給され、
前記パイプライン型A/D変換器は請求項1に記載のパイプライン型A/D変換器である半導体集積回路。 - 前記半導体集積回路は、カメラ用アナログフロントエンド半導体集積回路である請求項8に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007067787A JP4925192B2 (ja) | 2007-03-16 | 2007-03-16 | パイプライン型a/d変換器およびそれを内蔵した半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007067787A JP4925192B2 (ja) | 2007-03-16 | 2007-03-16 | パイプライン型a/d変換器およびそれを内蔵した半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008228247A JP2008228247A (ja) | 2008-09-25 |
JP4925192B2 true JP4925192B2 (ja) | 2012-04-25 |
Family
ID=39846268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007067787A Expired - Fee Related JP4925192B2 (ja) | 2007-03-16 | 2007-03-16 | パイプライン型a/d変換器およびそれを内蔵した半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4925192B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8248290B2 (en) * | 2010-09-13 | 2012-08-21 | Texas Instruments Incorporated | Multiplexed amplifier with reduced glitching |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3991350B2 (ja) * | 2000-03-02 | 2007-10-17 | 横河電機株式会社 | スイッチトキャパシタ回路 |
JP3937210B2 (ja) * | 2000-09-07 | 2007-06-27 | 横河電機株式会社 | カスケードa/d変換器 |
JP4061033B2 (ja) * | 2001-04-18 | 2008-03-12 | 株式会社ルネサステクノロジ | A/d変換器および半導体集積回路 |
JP4529007B2 (ja) * | 2004-09-02 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP2007312195A (ja) * | 2006-05-19 | 2007-11-29 | New Japan Radio Co Ltd | パイプライン型a/d変換器 |
JP4836670B2 (ja) * | 2006-05-31 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | パイプライン型a/dコンバータ |
-
2007
- 2007-03-16 JP JP2007067787A patent/JP4925192B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008228247A (ja) | 2008-09-25 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100315 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100514 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120125 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120202 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150217 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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