JP4370407B2 - イメージセンサ - Google Patents

Description

本発明は、イメージセンサに係り、特に、各々リセットされた時点からの受光光量に応じて電荷が蓄積され、蓄積された電荷量に応じた画素信号が読み出される複数の受光素子が１次元又は２次元のアレイ状に配置された撮像手段を有するイメージセンサに関する。

近年、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサや、ＣＣＤ（Charge Coupled Device）イメージセンサ等のイメージセンサは幅広い用途で用いられており、その用途によっては非常に広いダイナミックレンジが要求される。なお、ここでいう‘ダイナミックレンジ’とは、暗時のノイズレベルと信号の飽和レベルとの比を示すものであり、多くの用途ではこれを拡大するだけでよいが、蛍光イメージング等の特定の用途では、同時に高いＳ／Ｎ比（Signal to Noise Ratio）が必要とされる場合がある。

十分な照度レベルの状態下におけるノイズはショットノイズが支配的であり、ショットノイズは信号電子数の平方根で表されるため、Ｓ／Ｎ比を高くするためには、一般に、イメージセンサの画素において扱うことのできる飽和信号電子数を多くする必要がある。しかしながら、飽和信号電子数を多くするためには、一般に、多くの電子を蓄えるために画素面積と信号電圧を大きくしなければならず、ＣＭＯＳイメージセンサ、ＣＣＤイメージセンサの何れにおいても限界がある。

そこで、以上の問題を解決するために適用できる技術として、特許文献１には、電荷転送素子の出力からフィードスルーレベルと信号レベルとを各々複数回サンプリングし、当該フィードスルーレベルの複数回サンプリングの結果を加算したデータと当該信号レベルの複数回サンプリングの結果を加算したデータとの差分を取ることにより、ダイナミックレンジを拡大することができ、固定パターンノイズやランダムノイズも低減することができる技術が開示されている。
特開平１０−１９１１６９号公報

しかしながら、上記特許文献１に開示されている技術では、信号レベルを記憶するための記憶手段と、フィードスルーレベルを記憶するための記憶手段の２組の記憶手段が必要となるため、回路規模が大きくなってしまう上、コストも上昇してしまう、という問題点があった。

本発明は上記問題点を解決するためになされたものであり、回路規模の大型化やコストの上昇を招くことなく、ダイナミックレンジを拡大することができ、かつ固定パターンノイズやランダムノイズを効果的に低減することができるイメージセンサを提供することを目的とする。

上記目的を達成するために、請求項１に記載のイメージセンサは、各々リセットが行われた時点からの受光光量に応じて電荷が蓄積され、蓄積された電荷量に応じた画素信号が読み出される複数の受光素子が１次元又は２次元のアレイ状に配置された撮像手段と、前記撮像手段から読み出された画素信号をデジタル値に変換する変換手段と、前記変換手段によって得られた前記デジタル値を記憶する記憶手段と、前記撮像手段によって被写体を撮像しつつ１画像分の画素信号を読み出すとき、当該１画像分の読み出し期間を予め定められた期間毎に分割した分割読出期間毎で、かつ画素毎に、画素信号の読み出しに先立って前記受光素子に対してリセットを行うリセット手段と、前記分割読出期間毎で、かつ画素毎に、最初の分割読出期間は、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値を逆符号として前記記憶手段の対応する記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値を前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶し、２番目以降の分割読出期間は、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値を逆符号として前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値を前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶する演算記憶手段と、を備えている。

請求項１に記載のイメージセンサは、各々リセットが行われた時点からの受光光量に応じて電荷が蓄積され、蓄積された電荷量に応じた画素信号が読み出される複数の受光素子が１次元又は２次元のアレイ状に配置された撮像手段を有するものであり、前記撮像手段から読み出された画素信号が変換手段によってデジタル値に変換され、当該デジタル値が記憶手段によって記憶される。なお、上記撮像手段には、ＣＣＤによるもの、及びＣＭＯＳによるものが含まれる。また、上記記憶手段には、不揮発性の半導体記憶素子の他、揮発性の半導体記憶素子も含まれる。

ここで、本発明では、前記撮像手段によって被写体を撮像しつつ１画像分の画素信号を読み出すとき、リセット手段により、当該１画像分の読み出し期間を予め定められた期間毎に分割した分割読出期間毎で、かつ画素毎に、画素信号の読み出しに先立って前記受光素子に対してリセットが行われる。

そして、本発明では、演算記憶手段により、前記分割読出期間毎で、かつ画素毎に、最初の分割読出期間は、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値が逆符号とされて前記記憶手段の対応する記憶領域に記憶された後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値が前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算されて当該記憶領域に記憶される一方、２番目以降の分割読出期間は、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値が逆符号とされて前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算されて当該記憶領域に記憶された後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値が前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算されて当該記憶領域に記憶される。

このように、請求項１記載のイメージセンサによれば、撮像手段によって被写体を撮像しつつ１画像分の画素信号を読み出すとき、当該１画像分の読み出し期間を予め定められた期間毎に分割した分割読出期間毎で、かつ画素毎に、画素信号の読み出しに先立って受光素子に対してリセットを行うと共に、前記分割読出期間毎で、かつ画素毎に、最初の分割読出期間は、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値を逆符号として記憶手段の対応する記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値を記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶し、２番目以降の分割読出期間は、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値を逆符号として記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値を記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶しているので、記憶手段をリセットレベルに対応するデジタル値を記憶するものと、信号レベルに対応するデジタル値を記憶するものとして兼用することができる結果、回路規模の大型化やコストの上昇を招くことなく、ダイナミックレンジを拡大することができ、かつ固定パターンノイズやランダムノイズを効果的に低減することができる。

なお、本発明は、請求項２に記載の発明のように、前記記憶手段の記憶内容を１画像分の読み出しを行う前にクリアする初期化手段を更に備え、前記演算記憶手段は、前記分割読出期間毎で、かつ画素毎に、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値を逆符号として前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値を前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶するものとしてもよい。これにより、１画像分の読み出しを行う際の演算記憶手段による処理を同一処理の繰り返しのみにより実現することができ、この結果として、より簡易に本発明を実現することができる。

また、本発明は、請求項３に記載の発明のように、前記演算記憶手段による演算に先立ち、前記記憶手段に記憶されているデジタル値を一時的に記憶するレジスタを更に備え、前記演算記憶手段は、前記レジスタに記憶されたデジタル値を用いて前記加算を行うものとしてもよい。これにより、演算記憶手段による加算演算のタイミングを的確なものとすることができる。

また、本発明は、請求項４に記載の発明のように、前記記憶手段を、各々前記撮像手段のカラム毎のデジタル値を記憶する複数のラインメモリにより構成するものとしてもよい。

また、本発明は、請求項５に記載の発明のように、前記撮像手段と前記変換手段との間に介在され、１以上の利得を有する前置増幅器を更に備え、前記変換手段は、前記撮像手段から読み出されて前記前置増幅器によって増幅された画素信号をデジタル値に変換するものとしてもよく、特に、この場合、前記前置増幅器は、請求項６に記載の発明のように、反転増幅器と、前記撮像手段の前記画素信号の出力端子と前記反転増幅器の反転入力端子との間に接続された第１キャパシタと、前記反転増幅器の反転入力端子と出力端子との間に接続された第２キャパシタと、前記撮像手段から１画像分の画素信号を読み出す際に、各前記分割読出期間における読み出しに先立って１回のみ前記反転増幅器のリセットを行う開閉手段と、を備えたものとしてもよい。このように、反転増幅器のリセットを各分割読出期間における読み出しに先立って１回のみ行うことにより、当該リセットによるノイズの影響をなくすることができる結果、よりＳ／Ｎ比を向上させることができる。

本発明によれば、撮像手段によって被写体を撮像しつつ１画像分の画素信号を読み出すとき、当該１画像分の読み出し期間を予め定められた期間毎に分割した分割読出期間毎で、かつ画素毎に、画素信号の読み出しに先立って前記受光素子に対してリセットを行うと共に、前記分割読出期間毎で、かつ画素毎に、最初の分割読出期間は、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値を逆符号として記憶手段の対応する記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値を記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶し、２番目以降の分割読出期間は、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値を逆符号として記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値を記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶しているので、記憶手段をリセットレベルに対応するデジタル値を記憶するものと、信号レベルに対応するデジタル値を記憶するものとして兼用することができる結果、回路規模の大型化やコストの上昇を招くことなく、ダイナミックレンジを拡大することができ、かつ固定パターンノイズやランダムノイズを効果的に低減することができる、という効果が得られる。

以下、図面を参照して、本発明を実施するための最良の形態について詳細に説明する。

本実施の形態に係るイメージセンサは、当該イメージセンサのカラムにおいて、アナログ領域でのノイズキャンセル回路をなくし、イメージアレイから出力された信号レベルとリセットレベルのそれぞれに対してＡ／Ｄ変換（アナログ／デジタル変換）を行い、その差をデジタル領域で求めることで、高精度の固定パターン雑音除去性能と、低いランダムノイズでの信号読み出しを可能にすると共に、高分解能のＡ／Ｄ変換を可能にするものである。

また、そのＡ／Ｄ変換器として巡回型を用いる場合におけるキャパシタのばらつきをデジタル領域での加算による平均化により自動的に補正するものである。更に、イメージアレイから出力された信号レベルとリセットレベルの両方を複数回に分割してサンプリングしてＡ／Ｄ変換すると共に、各分割期間毎に信号レベルに相当するデジタル値から当該信号レベルに対応するリセットレベルに相当するデジタル値を減算したものを複数回にわたって加算することにより、ノイズキャンセルを行う。これによって、ランダムノイズを低減することができる。

特に、巡回型Ａ／Ｄ変換は、ノイズの問題がなければ、巡回の数を増やすことで、分解能をいくらでも上げることができる。従って、多数回にわたるデジタル加算の処理と巡回型を組み合わせることで、イメージセンサのカラムでの極めて分解能の高いＡ／Ｄ変換が可能となる。

デジタル領域でのノイズキャンセルを用いれば、特性の同じＡ／Ｄ変換器によりイメージアレイから出力された信号レベルとリセットレベルをＡ／Ｄ変換し、デジタル領域で差を求めるので、非常に精度の高いノイズキャンセルが可能となる。これにより、Ａ／Ｄ変換器のオフセットばらつきもキャンセルされるため、縦筋ノイズの原因となるカラム回路のばらつきノイズも完全にキャンセルされる。

［第１の実施の形態］
図１には、カラムでデジタルノイズキャンセルを行う本実施の形態に係るイメージセンサ１０の構成が示されている。同図における画素部１２は、図２に示すフォトダイオードＰＤを用いた３トランジスタの構成を用いることができるが、４トランジスタ型等、画素の構成に対する制限はない。

一方、図１におけるカラムに並べて並列に動作させるＡ／Ｄ変換器１４（図１では、「ＡＤＣ１４」と表記。）には、積分型、逐次比較型、パイプライン型等、様々な方式を用いることができるが、図３に示される１サイクル当り１．５ビットのＡ／Ｄ変換を行う巡回型Ａ／Ｄ変換器を単位回路とするのが高分解能を得る上で特に有用である。イメージセンサ１０の画素部１２からの信号読み出し動作を含めたＡ／Ｄ変換とデジタルノイズキャンセルのタイミングを図４に示す。

図３に示した巡回型Ａ／Ｄ変換器１４の変換特性を図５に示す。図３のデジタル出力Ｄ₀，Ｄ₁と、図５のＤ及び比較器への入力信号Ｖ_inとの関係は、次式のようになる。

すなわち、入力を−Ｖ_Rから−Ｖ_R／４，−Ｖ_R／４からＶ_R／４，Ｖ_R／４からＶ_Rの３領域に分割し、これらの領域に対して３値のＡ／Ｄ変換を行って−１，０，１のデジタルコードを割り当てる。

そのデジタルコードを用いて１．５ビットのＤ／Ａ（デジタル／アナログ）変換器の制御信号（φ０，φＰ，φＭ）を図５に示すように生成する。図３の巡回型Ａ／Ｄ変換器１４は、図５の特性に従って演算し、出力を生成する。その演算は次式で表される。

すなわち、これは、上位桁から順にＡ／Ｄ変換し、入力を２倍して、そのＡ／Ｄ変換値によって一定値を差し引くことで、その出力が必ず±Ｖ_Rの範囲になるようにし、これを再び入力に与えて同じことを繰り返すことで、多ビットのＡ／Ｄ変換を行うというものである。このときに１回当り（１桁）３値でＡ／Ｄ変換を行うので、デジタル値には冗長性が生じる。この冗長性により、比較器の精度要求が大きく緩和され、高精度なＡ／Ｄ変換が可能となる。

２進数では、各桁毎に０と１の２値を取るが、各桁毎に−１，０，１の３値を取るので、１段当り１．５ビットのＡ／Ｄ変換を行っていると考えることができる。

画素部１２からの読み出し動作を含めた実際の動作は以下のようになる。

図１における各画素部１２には、図２に示すように垂直シフトレジスタ４０により画素選択信号Ｓ及びリセット信号Ｒが与えられる。

図２において、リセット信号Ｒは第１のゲートＧ１の制御電極に印加され、画素選択信号Ｓは第２のゲートＧ２の制御電極に印加される。入射した光はフォトダイオードＰＤにより電荷に変換される。

第２のゲートＧ２と電源Ｖ_DDとの間にあるのは電界効果トランジスタからなるバッファＢＦであり、フォトダイオードＰＤにより浮遊拡散層に転送された電荷を緩衝増幅し出力線に伝送するためのものである。バッファＢＦにおける電界効果トランジスタは、そのゲートが浮遊拡散層に、ドレインが電源Ｖ_DDに、ソースが第２のゲートＧ２に接続され、ソースフォロワとして使用されるのが一般的である。

図４は、画素部１２のある１水平行が選択されて読み出される場合のタイミング図を示している。なお、図４（Ａ）はリセットレベルをサンプリングしてＡ／Ｄ変換を行うときのタイミング図であり、図４（Ｂ）は信号レベルをサンプリングしてＡ／Ｄ変換を行うときのタイミング図である。

まず、図４（Ａ）に示すように、リセット信号Ｒを与えてゲートＧ１を開き、画素部１２の浮遊拡散層を初期化する。

このときのリセットレベルの電圧を図３に示す２つの容量Ｃ₁，Ｃ₂にサンプルする。これは、スイッチφｓ，φｓｄを一旦“１”にして“０”に戻すことによりなされる（以下、スイッチオンの状態を論理値“１”、オフの状態を論理値“０”と表す。）。また、その電圧を２つの比較器に与えて、１，０，−１の３値のＡ／Ｄ変換を行う。その後、演算増幅器の入力を共通として、Ｃ₁はＤ／Ａ変換器（以下、「ＤＡＣ」という。）用スイッチと、演算増幅器の入力との間に接続し、Ｃ₂は演算増幅器の入出力間に接続する。これにより、次式の演算が実行される。

Ｃ₁＝Ｃ₂であれば、これは（２）式と等価である。ここで、Ｖ_out（０）は最初のサイクルの出力、Ｄ（０）は最初のＡ／Ｄ変換値、すなわち最上位桁の値である。

次のサイクルのため、演算増幅器の出力をＣ₁にサンプルする。これは、スイッチφ１，φ１ｄを一旦“１”にして“０”に戻すことによりなされる。

また、演算増幅器の出力電圧を２つの比較器に与えて、１，０，−１の３値のＡ／Ｄ変換を行う。Ｃ₂には元々Ｖ_out（０）が記憶されている。そこで、Ｃ₁を用いてＶ_out（０）と接地点との間の電圧を記憶し、次いでＡ／Ｄ変換の結果に従って、これをＤＡＣとアンプの仮想接地点の間に接続し直せば、その差に比例した電荷Ｑ＝Ｃ₁（Ｖ_out（０）−Ｄ（１）Ｖ_R）がＣ₂に転送され、その結果次式の演算が実行される。

これを必要なサイクル数だけ繰り返す。Ｎ回繰り返せばＮ＋１ビットの分解能が原理的には得られる。以上により得られたリセットレベルのＡ／Ｄ変換結果を後段に出力する。

次いで、所定の電荷蓄積時間の経過の後に、図４（Ｂ）に示すように信号レベルのサンプリング及びＡ／Ｄ変換を行う。このとき、画素部１２からの出力は、フォトダイオードＰＤに蓄積された電荷量に応じて変化する。その信号レベルをリセットレベルに対して行ったのと同じ動作によりサンプルしてＡ／Ｄ変換を行う。リセットレベルに対するＡ／Ｄ変換と同じ分解能となるようＮ回繰り返す。その信号レベルのＡ／Ｄ変換結果を後段に出力する。

次に、イメージセンサ１０における巡回型Ａ／Ｄ変換器１４の後段の構成について詳細に説明する。

図１に示すように、カラム毎の各Ａ／Ｄ変換器１４の出力端は２つに分岐され、一方はカラム毎に設けられた２入力１出力の切換部２４の一方の入力端に直接接続され、他方は入力されたデジタル値を逆符号とする（本実施の形態では、‘−１’の係数がかけられることによって正の値を負の値とする）逆符号化部１６を介して切換部２４の他方の入力端に接続されている。また、各切換部２４の出力端はカラム毎に設けられた加算器１８の一方の入力端に接続されている。

一方、各加算器１８の出力端はカラム毎に設けられたラインメモリ２０の入力端に接続される一方、各ラインメモリ２０の出力端は２つに分岐され、一方はカラム毎に設けられ、かつ出力端が対応する加算器１８の他方の入力端に接続されたレジスタ２２の入力端に接続されている。従って、各加算器１８では、対応するＡ／Ｄ変換器１４及び切換部２４を介して入力されたデジタル値と、対応するラインメモリ２０に記憶されているデジタル値とを加算して再びラインメモリ２０に記憶することができる。

なお、各ラインメモリ２０の他方の分岐出力端は、水平シフトレジスタ４２によって開閉が制御され、かつ出力端がイメージセンサ１０の出力端に接続されると共にカラム毎に設けられた開閉部２６の入力端に接続されている。また、各ラインメモリ２０にはメモリスキャナ４４が接続されており、各ラインメモリ２０に記憶されているデジタル値の読み出しはメモリスキャナ４４により制御される。

次に、デジタルノイズキャンセルを実行する際のイメージセンサ１０の動作を、図６のタイミング図を参照しつつ説明する。

図６に示すように、垂直シフトレジスタ４０は、被写体を撮像しつつ１画像分の画素信号を読み出すとき、当該１画像分の読み出し期間を予め定められた期間毎に分割した分割読出期間毎で、かつ画素毎に、信号レベルの読み出しに先立ってリセット信号Ｒを与えることにより各画素部１２をリセットした後、当該リセットから次のリセットが行われるまでの期間内におけるリセットレベルの読み出し期間に画素選択信号Ｓを与える。なお、このとき、各切換部２４を対応する逆符号化部１６が接続されるように設定する。

以上の動作により、対応する画素部１２からのリセットレベルが対応するＡ／Ｄ変換器１４を経ることによりデジタル値に変換され、更に逆符号化部１６によって逆符号とされて、対応する加算器１８に入力される。これに応じて加算器１８では、入力されたデジタル値を対応するラインメモリ２０に記憶（上書き）する。なお、各画素部１２への電荷の蓄積は、当該画素部１２がリセットされた直後から開始される。

その後、垂直シフトレジスタ４０は、上記画素選択信号Ｓに引き続き、次のリセットが行われるまでの期間内における信号レベルの読み出し期間に再び画素選択信号Ｓを画素毎に与える。なお、このとき、各切換部２４を逆符号化部１６が接続されない側に設定する。また、このとき、メモリスキャナ４４により、ラインメモリ２０に記憶されているデジタル値、すなわちリセットレベルに相当し、かつ逆符号とされたデジタル値を、対応するレジスタ２２に転送する。

以上の動作により、対応する画素部１２からの信号レベルが対応するＡ／Ｄ変換器１４を経ることによりデジタル値に変換されて、対応する加算器１８に入力されると共に、対応するレジスタ２２に記憶されているデジタル値が加算器１８に入力される。これに応じて加算器１８では、入力された２つのデジタル値（信号レベルに相当するデジタル値と、リセットレベルに相当し、かつ逆符号とされたデジタル値）を加算し、対応するラインメモリ２０の対応する記憶領域に記憶（上書き）する。これにより、１回目の分割読出期間における、デジタルノイズキャンセルされたデジタル値が対応するラインメモリ２０に記憶されることになる。

その後、垂直シフトレジスタ４０は、２回目の分割読出期間において、当該分割読出期間における信号レベルの読み出しに先立ってリセット信号Ｒを与えることにより各画素部１２をリセットした後、当該リセットから次のリセットが行われるまでの期間内におけるリセットレベルの読み出し期間に画素選択信号Ｓを与える。なお、このとき、各切換部２４を対応する逆符号化部１６が接続されるように設定する。また、このとき、メモリスキャナ４４により、ラインメモリ２０に記憶されているデジタル値、すなわち１回目の分割読出期間において得られたデジタル値を、対応するレジスタ２２に転送する。

以上の動作により、対応する画素部１２からのリセットレベルが対応するＡ／Ｄ変換器１４を経ることによりデジタル値に変換され、更に逆符号化部１６によって逆符号とされて、対応する加算器１８に入力されると共に、対応するレジスタ２２に記憶されているデジタル値が加算器１８に入力される。これに応じて加算器１８では、入力された２つのデジタル値（１回目の分割読出期間において得られたデジタル値と、２回目の分割読出期間におけるリセットレベルに相当し、かつ逆符号とされたデジタル値）を加算し、対応するラインメモリ２０の対応する記憶領域に記憶（上書き）する。これにより、１回目の分割読出期間において得られたデジタル値から２回目の分割読出期間におけるリセットレベルに相当するデジタル値が減算されて得られた値がラインメモリ２０の対応する記憶領域に記憶されることになる。

その後、垂直シフトレジスタ４０は、上記画素選択信号Ｓに引き続き、次のリセットが行われるまでの期間内における信号レベルの読み出し期間に再び画素選択信号Ｓを画素毎に与える。なお、このとき、各切換部２４を逆符号化部１６が接続されない側に設定する。また、このとき、メモリスキャナ４４により、ラインメモリ２０に記憶されているデジタル値を、対応するレジスタ２２に転送する。

以上の動作により、対応する画素部１２からの信号レベルが対応するＡ／Ｄ変換器１４を経ることによりデジタル値に変換されて、対応する加算器１８に入力されると共に、対応するレジスタ２２に記憶されているデジタル値が加算器１８に入力される。これに応じて加算器１８では、入力された２つのデジタル値を加算し、対応するラインメモリ２０の対応する記憶領域に記憶（上書き）する。これにより、２回目までの分割読出期間における、デジタルノイズキャンセルされたデジタル値が対応するラインメモリ２０に記憶されることになる。

その後、２回目の分割読出期間と同様の動作を、全ての分割読出期間にわたって繰り返し行う。

以上の動作により、１画像分の画像データがカラム毎に各ラインメモリ２０に記憶されるので、水平シフトレジスタ４２は各開閉部２６を閉状態となるように制御することにより、当該画像データを外部から読み出すことができるようにする。なお、電流源トランジスタ２８は、出力ラインの負荷となっている。

以上詳細に説明したように、本実施の形態に係るイメージセンサでは、撮像手段（ここでは、画素部１２）によって被写体を撮像しつつ１画像分の画素信号を読み出すとき、当該１画像分の読み出し期間を予め定められた期間毎に分割した分割読出期間毎で、かつ画素毎に、画素信号の読み出しに先立って受光素子（ここでは、フォトダイオードＰＤ）に対してリセットを行うと共に、前記分割読出期間毎で、かつ画素毎に、最初の分割読出期間は、前記リセットが行われた時点で読み出された画素信号（ここでは、リセットレベルの信号）から得られたデジタル値を逆符号として記憶手段（ここでは、ラインメモリ２０）の対応する記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号（ここでは、信号レベルの信号）から得られたデジタル値を記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶し、２番目以降の分割読出期間は、前記リセットが行われた時点で読み出された画素信号（ここでは、リセットレベルの信号）から得られたデジタル値を逆符号として記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号（ここでは、信号レベルの信号）から得られたデジタル値を記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶しているので、記憶手段をリセットレベルに対応するデジタル値を記憶するものと、信号レベルに対応するデジタル値を記憶するものとして兼用することができる結果、回路規模の大型化やコストの上昇を招くことなく、ダイナミックレンジを拡大することができ、かつ固定パターンノイズやランダムノイズを効果的に低減することができる。

また、本実施の形態に係るイメージセンサでは、前記加算演算に先立ち、前記記憶手段に記憶されているデジタル値を一時的に記憶するレジスタ（ここでは、レジスタ２２）を更に備え、当該レジスタに記憶されたデジタル値を用いて加算演算を行うものとしているので、当該加算演算のタイミングを的確なものとすることができる。

［第２の実施の形態］
本第２の実施の形態では、イメージセンサのカラムにおいて、プリアンプ（前置増幅器）によるアナログノイズキャンセルと、プリアンプのノイズに対してデジタルノイズキャンセルを行う場合の形態例について説明する。

図７には、本第２の実施の形態に係るイメージセンサ１０’の構成が示されている。なお、同図における図１と同一の構成要素には図１と同一の符号を付して、その説明を省略する。

同図に示されるように、本第２の実施の形態に係るイメージセンサ１０’は、Ａ／Ｄ変換器１４に代えて、プリアンプＡ／Ｄ変換器１４’（図７では、「プリアンプＡＤＣ１４’」と表記。）が設けられている点のみが、上記第１の実施の形態に係るイメージセンサ１０と異なっている。

図８及び図９には、プリアンプＡ／Ｄ変換器１４’の具体的な回路例及びタイミング図が示されている。なお、図９（Ａ）はリセットレベルをサンプリングしてＡ／Ｄ変換を行うときのタイミング図であり、図９（Ｂ）は信号レベルをサンプリングしてＡ／Ｄ変換を行うときのタイミング図である。

図８に示されるように、プリアンプＡ／Ｄ変換器１４’におけるプリアンプ１４Ａは、２つの容量と、スイッチ、アンプを用いた例を示している。Ｖ_INには、画素部１２のリセットレベルと、信号レベルが交互に与えられる。先にリセットレベルが出力される画素回路を用いた場合について考える。画素部１２をリセットし、画素内のアンプを経由して、リセットレベルがＶ_INに与えられる。これをスイッチφｓ１，φｓ１ｄを“１”にして、容量Ｃ_A1にサンプルする。その後、スイッチφｓ１，φｓ１ｄを“０”に戻したあと、スイッチφｓ２を“１”にすることで、増幅されたリセットレベルがプリアンプ１４Ａの出力に現れる。このときのプリアンプの出力をＶ_out1とする。

ここで、説明を一般化するために、Ｃ_A2をＶ_RAに接続して切り離した瞬間に、Ｖ_INに与えられる入力レベルをＶ_SR0とし、Ｃ_A2を出力に接続し、次の段で出力がサンプルされて記憶される瞬間にＶ_INに与えられる入力レベルをＶ_SRとする。このとき、ノイズ成分を無視すれば、

と表される。ここで、Ｖ_RAは、プリアンプ１４Ａに与えられる参照電圧である。Ｖ_SR0は、動作基準電圧を定めるための電圧であり、好ましくは安定した直流電圧、実用上はリセットレベルを、上記期間においてプリアンプ１４ＡのＶ_INに与える。

もし、Ｖ_SR、Ｖ_SR0として、画素部１２をリセットしたときの出力が与えられ、リセットレベルがノイズの影響等での変動がないものとすれば、Ｖ_SR＝Ｖ_SR0であり、Ｖ_out1＝Ｖ_RAとなる。一般的には、リセットレベルに変動があることを想定し、リセットレベルが与えられたときの出力を（５）式と考える。その出力Ｖ_out1に対して、図８の後段の巡回型Ａ／Ｄ変換器１４ＢでＡ／Ｄ変換を行う。当該巡回型Ａ／Ｄ変換器１４Ｂの動作は、図３に示したものと同様であるので、ここでの説明は省略する。その後、プリアンプ１４Ａのスイッチ（φｓ１，φｓ１ｄ，φｓ２）は、次の信号レベルのＡ／Ｄ変換器１４Ｂでのサンプルが完了するまで変化させないことが重要である。なお、図１０には、プリアンプ１４Ａのスイッチ（φｓ１，φｓ１ｄ，φｓ２）の切り換えタイミングを指示する制御信号φＲの状態推移を示すタイミング図が示されている。ここで、同図における他の信号は図６と同様のものである。

リセットレベルのＡ／Ｄ変換完了後、所定の電荷蓄積時間が経過した後には、プリアンプ１４Ａの出力に、Ｃ_A1／Ｃ_A2の比で増幅された信号レベルが現れる。このときの出力をＶ_out2とすると、ノイズ成分を無視すれば次式となる。

ここで、Ｖ_SSはＶ_INに与えられる信号レベルである。このように、Ｖ_RAを基準として、画素部１２のノイズキャンセルがなされた信号成分がＣ_A1／Ｃ_A2の比で増幅された信号が現れる。これを、その後段の巡回型Ａ／Ｄ変換器１４ＢによりＡ／Ｄ変換を行う。

このように、Ａ／Ｄ変換されたリセットレベルと信号レベルのデジタル値の差をデジタル領域で求めることで、非常に低雑音の読み出しが可能になる。Ａ／Ｄ変換前のアナログ動作は、同じ動作が行われるので、アナログ領域での誤差が生じても、２つの信号に同じ影響が生じる。従って、デジタル領域で差を求めることで、回路のばらつきにより生じる固定パターン雑音が効果的に除去される。更に、プリアンプ１４Ａにおいて、リセットレベルの増幅と信号レベルの増幅においてスイッチの状態を変えないようにすることで、プリアンプ１４Ａの容量に蓄えられているノイズ電荷が変化しないため、Ｖ_out1，Ｖ_out2をＡ／Ｄ変換した後、デジタル領域で差を求めれば、プリアンプ１４Ａの雑音の一部である容量に蓄えられた雑音成分を除去することができる。その成分は、特にプリアンプ１４Ａの利得が高い場合に支配的なノイズ成分となるため、その除去効果は非常に大きい。

なお、以上は、プリアンプ１４Ａへのサンプリング動作を、１水平行毎に、毎回行う場合について説明したが、図９に示した、プリアンプ１４Ａのスイッチ（φｓ１，φｓ１ｄ，φｓ２）を制御することによるサンプリング動作は、フレームの先頭で１回のみ行い、信号読み出し時は、φｓ１＝φｓ１ｄ＝“０”、φｓ２＝“１”のままにしておき、読み出しタイミングとしては、図４と同じ動作をする方法も考えられる。この場合、毎回プリアンプ１４Ａのスイッチング動作を行わなくてもよいため、信号を高速に読み出したり、消費電力を下げる上で効果がある。なお、フレームの先頭で与えられるＶ_INは、（５）式、（６）式のＶ_SR0に相当するものとなり、これには適当な参照電圧を与えるか、ダミー画素を設けて、そのリセットレベルを利用する等の方法が考えられる。どのような電圧を与えたとしても原理的には、（５）式、（６）式に対応する電圧をデジタル化して、デジタル領域で差分を求めれば、Ｖ_SR0とは無関係に、各画素部１２の読み出し時のリセットレベルと信号レベルの差分が求められることになり、デジタル領域でノイズキャンセルが行えることがわかる。また、フレームの先頭ではなく、複数の水平読み出し毎に、図９のようなプリアンプのサンプリング動作を行い、その他の水平読み出しではリセット動作を行い、図４と同じ動作とするという方法も考えられる。これも信号を高速に読み出したり、消費電力を下げる上で効果がある。

次に、デジタルノイズキャンセルを実行する際のイメージセンサ１０’の動作を、図１０のタイミング図を参照しつつ説明する。なお、ここでは、錯綜を回避するために、制御信号φＲについての説明は省略する。

イメージセンサ１０’では、１画像分の画素信号を読み出すに先立って、各ラインメモリ２０の記憶内容をメモリスキャナ４４により０にクリアする。

その後、図１０に示すように、垂直シフトレジスタ４０は、被写体を撮像しつつ１画像分の画素信号を読み出すとき、当該１画像分の読み出し期間を予め定められた期間毎に分割した分割読出期間毎で、かつ画素毎に、各分割読出期間における信号レベルの読み出しに先立ってリセット信号Ｒを与えることにより各画素部１２をリセットした後、当該リセットから次のリセットが行われるまでの期間内におけるリセットレベルの読み出し期間に画素選択信号Ｓを与える。なお、このとき、各切換部２４を対応する逆符号化部１６が接続されるように設定する。また、このとき、メモリスキャナ４４により、ラインメモリ２０に記憶されているデジタル値（１回目の分割読出期間に限り‘０’）を、対応するレジスタ２２に転送する。

以上の動作により、対応する画素部１２からのリセットレベルが対応するプリアンプＡ／Ｄ変換器１４’を経ることによりデジタル値に変換され、更に逆符号化部１６によって逆符号とされて、対応する加算器１８に入力されると共に、対応するレジスタ２２に記憶されているデジタル値が加算器１８に入力される。これに応じて加算器１８では、入力された２つのデジタル値（前回の分割読出期間において得られたデジタル値（但し、１回目の分割読出期間に限り‘０’）と、リセットレベルに相当し、かつ逆符号とされたデジタル値）を加算し、対応するラインメモリ２０の対応する記憶領域に記憶（上書き）する。これにより、この時点でラインメモリ２０に記憶されているデジタル値から、この時点の分割読出期間におけるリセットレベルに相当するデジタル値が減算されて得られた値がラインメモリ２０の対応する記憶領域に記憶されることになる。

その後、垂直シフトレジスタ４０は、上記画素選択信号Ｓに引き続き、次のリセットが行われるまでの期間内における信号レベルの読み出し期間に再び画素選択信号Ｓを画素毎に与える。なお、このとき、各切換部２４を逆符号化部１６が接続されない側に設定する。また、このとき、メモリスキャナ４４により、ラインメモリ２０に記憶されているデジタル値を、対応するレジスタ２２に転送する。

以上の動作により、対応する画素部１２からの信号レベルが対応するプリアンプＡ／Ｄ変換器１４’を経ることによりデジタル値に変換されて、対応する加算器１８に入力されると共に、対応するレジスタ２２に記憶されているデジタル値が加算器１８に入力される。これに応じて加算器１８では、入力された２つのデジタル値を加算し、対応するラインメモリ２０の対応する記憶領域に記憶（上書き）する。これにより、この時点までの分割読出期間における、デジタルノイズキャンセルされたデジタル値が対応するラインメモリ２０に記憶されることになる。以上の分割読出期間毎の動作を全ての分割読出期間にわたって繰り返し行う。

以上の動作により、１画像分の画像データがカラム毎に各ラインメモリ２０に記憶されるので、水平シフトレジスタ４２は各開閉部２６を閉状態となるように制御することにより、当該画像データを外部から読み出すことができるようにする。

以上詳細に説明したように、本第２の実施の形態では、記憶手段（ここでは、ラインメモリ２０）の記憶内容を１画像分の読み出しを行う前にクリアしておき、分割読出期間毎で、かつ画素毎に、画素部のリセットが行われた時点で読み出された画素信号（ここでは、リセットレベルの信号）から得られたデジタル値を逆符号として前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号（ここでは、信号レベルの信号）から得られたデジタル値を前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶しているので、１画像分の読み出しを行う際の処理を同一処理の繰り返しのみにより実現することができ、この結果として、より簡易に本発明を実現することができる。

また、本第２の実施の形態では、撮像手段（ここでは、画素部１２）と変換手段（ここでは、Ａ／Ｄ変換器１４Ｂ）との間に介在された、１以上の利得を有する前置増幅器（ここでは、プリアンプ１４Ａ）を更に備え、前記変換手段により、前記撮像手段から読み出されて前記前置増幅器によって増幅された画素信号をデジタル値に変換するものとし、特に、前記前置増幅器を、反転増幅器と、前記撮像手段の前記画素信号の出力端子と前記反転増幅器の反転入力端子との間に接続された第１キャパシタ（ここでは、容量Ｃ_A1）と、前記反転増幅器の反転入力端子と出力端子との間に接続された第２キャパシタ（ここでは、容量Ｃ_A2）と、前記撮像手段から１画像分の画素信号を読み出す際に、各分割読出期間における読み出しに先立って１回のみ前記反転増幅器のリセットを行う開閉手段（ここでは、スイッチ（φｓ１，φｓ１ｄ，φｓ２））と、を備えているので、反転増幅器のリセットを１画像分の画素信号の読み出しに先立って１回のみ行うことにより、当該リセットによるノイズの影響をなくすることができる結果、よりＳ／Ｎ比を向上させることができる。

なお、図３及び図８に示すＡ／Ｄ変換器は、簡単のため、シングルエンドの演算増幅器を用いた回路になっているが、これを全差動型回路にすることもできる。図３に対応する回路を全差動型で構成した回路を図１１に示す。イメージアレイからの出力は、図１１におけるＶ_INの入力に与え、図１１のもう１つの入力Ｖ_REFには参照電圧を与える。この参照電圧は、Ａ／Ｄ変換される電圧の直流レベルを決める。

なお、図３の演算増幅器の代わりに、カスコードのソース接地増幅器のような簡単な構成の増幅器を用いても実現できることは明らかである。

次に、巡回型Ａ／Ｄ変換について補足説明を行う。

巡回型Ａ／Ｄ変換として、１サイクル当り、例えば２進で−１，０，１の３値を取る冗長表現を用いるが、最終的にはデータ出力線数を減らすために、非冗長表現に変換した後に、そのデジタルデータを、水平走査（或いは並列出力のときは部分的水平走査）を行って出力する。なお、出力のデータレートが低い場合には、水平走査後、冗長表現から非冗長表現に変換してもよい。この変換は、Ｎビットの場合には、Ｎ＋１桁の加算を行う加算器を用いて行うことができる。図３は１サイクルで１．５ビットの巡回型Ａ／Ｄ変換を行う構成であるが、より高速に動作させるため、演算要素を多段に接続して巡回させる方式等も考えられる。更に、図３では、比較器を２つ用いているが、比較器を１つ用いて１ビットのＡ／Ｄ変換を繰り返す方法、比較器を複数用いて、更にアンプでの増幅も４倍、８倍、１６倍として、１サイクル当り多ビットのＡ／Ｄ変換を巡回する方法も考えられ、これらを排除するものではない。

その他、上記各実施の形態で説明したイメージセンサ１０，１０’の構成（図１〜図３，図７，図８参照。）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

更に、上記各実施の形態で示した各種タイミング図の状態（図４，図６，図９，図１０参照。）も一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

第１の実施の形態に係るイメージセンサの構成を示すブロック図（一部回路図）である。 実施の形態に係る画素部の構成を示す回路図である。 第１の実施の形態に係る巡回型Ａ／Ｄ変換器の構成を示す回路図である。 第１の実施の形態に係る巡回型Ａ／Ｄ変換器等の動作の説明に供するタイミング図である。 実施の形態に係る巡回型Ａ／Ｄ変換器の変換特性を示すグラフである。 第１の実施の形態に係るイメージセンサのデジタルノイズキャンセルを実行する際の動作の説明に供するタイミング図である。 第２の実施の形態に係るイメージセンサの構成を示すブロック図（一部回路図）である。 第２の実施の形態に係るプリアンプＡ／Ｄ変換器の構成を示す回路図である。 第２の実施の形態に係るプリアンプＡ／Ｄ変換器等の動作の説明に供するタイミング図である。 第２の実施の形態に係るイメージセンサのデジタルノイズキャンセルを実行する際の動作の説明に供するタイミング図である。 図３の巡回型Ａ／Ｄ変換器に対応する回路を全差動型で構成した場合の回路例を示す回路図である。

符号の説明

１０，１０’ イメージセンサ
１２ 画素部（撮像手段）
１４ 巡回型Ａ／Ｄ変換器（変換手段）
１４’ プリアンプＡ／Ｄ変換器
１４Ａ プリアンプ（前置増幅器）
１４Ｂ 巡回型Ａ／Ｄ変換器（変換手段）
１６ 逆符号化部（演算記憶手段）
１８ 加算器（演算記憶手段）
２０ ラインメモリ（記憶手段）
２２ レジスタ
２４ 切換部
２６ 開閉部
４０ 垂直シフトレジスタ（リセット手段）
４２ 水平シフトレジスタ
４４ メモリスキャナ（初期化手段）
ＢＦ バッファ
Ｇ１，Ｇ２ ゲート
ＰＤ フォトダイオード

Claims (6)

1. 各々リセットが行われた時点からの受光光量に応じて電荷が蓄積され、蓄積された電荷量に応じた画素信号が読み出される複数の受光素子が１次元又は２次元のアレイ状に配置された撮像手段と、
   前記撮像手段から読み出された画素信号をデジタル値に変換する変換手段と、
   前記変換手段によって得られた前記デジタル値を記憶する記憶手段と、
   前記撮像手段によって被写体を撮像しつつ１画像分の画素信号を読み出すとき、当該１画像分の読み出し期間を予め定められた期間毎に分割した分割読出期間毎で、かつ画素毎に、画素信号の読み出しに先立って前記受光素子に対してリセットを行うリセット手段と、
   前記分割読出期間毎で、かつ画素毎に、最初の分割読出期間は、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値を逆符号として前記記憶手段の対応する記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値を前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶し、２番目以降の分割読出期間は、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値を逆符号として前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値を前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶する演算記憶手段と、
   を備えたイメージセンサ。
2. 前記記憶手段の記憶内容を１画像分の読み出しを行う前にクリアする初期化手段を更に備え、
   前記演算記憶手段は、前記分割読出期間毎で、かつ画素毎に、前記リセットが行われた時点で読み出された画素信号から得られたデジタル値を逆符号として前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶した後、次のリセットが行われるまでの期間内における所定期間の経過後に読み出された画素信号から得られたデジタル値を前記記憶手段の対応する記憶領域に記憶されているデジタル値に加算して当該記憶領域に記憶する、
   請求項１記載のイメージセンサ。
3. 前記演算記憶手段による演算に先立ち、前記記憶手段に記憶されているデジタル値を一時的に記憶するレジスタを更に備え、
   前記演算記憶手段は、前記レジスタに記憶されたデジタル値を用いて前記加算を行う
   請求項１又は請求項２記載のイメージセンサ。
4. 前記記憶手段を、各々前記撮像手段のカラム毎のデジタル値を記憶する複数のラインメモリにより構成した
   請求項１乃至請求項３の何れか１項記載のイメージセンサ。
5. 前記撮像手段と前記変換手段との間に介在され、１以上の利得を有する前置増幅器を更に備え、
   前記変換手段は、前記撮像手段から読み出されて前記前置増幅器によって増幅された画素信号をデジタル値に変換する
   請求項１乃至請求項４の何れか１項記載のイメージセンサ。
6. 前記前置増幅器は、
   反転増幅器と、
   前記撮像手段の前記画素信号の出力端子と前記反転増幅器の反転入力端子との間に接続された第１キャパシタと、
   前記反転増幅器の反転入力端子と出力端子との間に接続された第２キャパシタと、
   前記撮像手段から１画像分の画素信号を読み出す際に、各前記分割読出期間における読み出しに先立って１回のみ前記反転増幅器のリセットを行う開閉手段と、
   を備えた請求項５記載のイメージセンサ。

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