JP4613620B2 - 固体撮像装置 - Google Patents

Description

本発明は、複数の画素内に入射光に応じた信号電荷を生成する光電変換部とその信号電荷を読み出す読み出し回路を設けたＣＭＯＳイメージセンサ等の固体撮像装置に関する。

従来より、デジタルスチルカメラ等に用いられる固体撮像装置には、いわゆるＭＯＳ(金属酸化膜半導体)型イメージセンサとＣＣＤ（電荷結合素子）型イメージセンサがある。
開発当初は、ＭＯＳ型イメージセンサは、画素と選択スイッチのみで構成されるパッシブ型とよばれる構造であったため、読み出される信号が微弱でノイズに対して弱いという欠点があった。しかし、ＣＭＯＳ集積回路と同様のプロセスで製造できるＣＭＯＳイメージセンサが開発され、ＣＭＯＳプロセスに付随した微細化技術により、画素毎に増幅器を有するアクティブ型の構造が容易に作れるようになり、上述のような欠点を克服することができた。また、ＣＭＯＳイメージセンサは、画素部以外の駆動回路、信号処理回路を同一チップに集積できるという特徴をもっているため、近年ではより多くの研究開発がなされている。
ところで、このようなＣＭＯＳイメージセンサでは、読み出された信号を一度サンプルホールドする際に、その読み出す回路の動作スピード不足のために、混色(カラーフィルタを有する画素において隣接する色の異なる画素に信号が混ざってしまう現象)や残像（前に読み出される同色の画素信号が本来の信号に混ざってしまう現象）が発生するという課題があった。
そこで、以下に従来の読出し方式の具体例を挙げて、その問題点を説明する。

図７は従来例の回路構成を示している。図中、画素アレイ部(pix)１０は、２次元（行列）方向に配置された複数の画素１１より構成されており、各画素１１には光電変換部（フォトダイオード）１２、転送トランジスタ１３、増幅トランジスタ１４、リセットトランジスタ１５等が設けられ、フォトダイオード１２によって生成された信号電荷は、増幅トランジスタ１４と電流源１６とのソースフォロア回路によって列毎に配置された垂直信号線に出力され、各垂直信号線に設けた直流遮断用の容量１７に蓄積された後、スイッチ１８の動作によってメモリ用の容量１９（Ｃ１、Ｃ２、……）に画素信号として記憶される。
そして、この記憶された画素信号は、スイッチ２０（ＳＷ１、ＳＷ２、……）の動作によって画素毎に順次送出され、アンプ２１、帰還容量２２、及びスイッチ２３（ＳＷ３）で構成されるスイッチトキャパシタ型積分回路で読み出され、スイッチ２４（ＳＷ４）を介してサンプルホールド用の容量２５に記憶される。さらに、この容量２５にサンプルホールドされた信号は、スイッチ２６（ＳＷ５）の動作によってバッファ２７を介して後段に出力される。

次に、図８はこの回路の駆動のタイミングを示している。
まず、期間（１）では、スイッチ２３がオンし、帰還容量２２が初期化される。次に期間（２）では、１つのスイッチ２０（ＳＷ１）がオンすると、同時にスイッチ２３がオフし、スイッチ２０（ＳＷ１）に対応する容量１９（Ｃ１）に蓄積された電荷が帰還容量２２に読み出される。その読み出された信号は、スイッチ２４を介して容量２５に記憶され、スイッチ２６を介してバッファ２７に入力される。
次に期間（３）において、スイッチ２３がオンし、帰還容量２２が初期化される。このときスイッチ２４はオフしているため、容量２５は読み出された信号を保持したままであり、その信号はバッファを介して出力され続ける（図中のＶ２）。
次の期間（４）において今度は次のスイッチ２０（ＳＷ２）がオンすると同時にスイッチ２３がオフし、スイッチ２０（ＳＷ２）に対応する容量１９（Ｃ２）に蓄積された電荷が帰還容量２２に読み出される。その読み出された信号は、スイッチ２４を介して容量２５に記憶され、スイッチ２６を介してバッファ２７に入力される。
この後も同様の動作が順次行われ、１行分の画素信号が読み出されていく。
（非特許文献１参照）。
米本和也著ＣＱ出版社「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」第９２頁〜第９４頁

次に、上述した従来例の問題点１について、図９及び図１０を用いて説明する。
まず、図９は画素の色配列と読み出し時の行データの例を示している。図示のように、画素アレイ１０にはカラーフィルタを通して画素１１毎に色が分離されて信号が蓄積される。図９は一般的によく用いられるベイヤー配列の例であり、Ｒ（赤）、Ｂ（青）、Ｇｒ、Ｇｂ（緑）の４つの組み合わせを最小単位として、行、列に連続的に配置されたものである。
このような画素から１行分の信号が読み出され、列毎に配列された容量１９に記憶される。記憶された信号は、スイッチ２０のＳＷ１、ＳＷ２、……と順次選択されて読み出されていく。
ここで、Ｒ、Ｇｒが連続的に配置された行が読み出された場合を考える。図１０はそのタイミングチャートを示す。まず、図１０の期間（１）において、アンプ２１の帰還容量２２が初期化され、期間（２）においてスイッチ２０のＳＷ１がオンし、Ｒ(赤)の信号が読み出される。このとき赤は出力上限（全白）までの信号量を有している。

次に期間（３）において、帰還容量２２が初期化され、期間（４）において、スイッチ２０のＳＷ２がオンし、Ｇｒ（緑）の信号が読み出される。このとき、Ｇｒの信号量はほとんどゼロに近い場合（全黒）を考える。そして、スイッチ２０のＳＷ２がオンした瞬間、容量２５には前の全白の信号が蓄積されているため、アンプ２１の出力はスイッチ２４をオンした瞬間、一気に出力上限までつられる。ここから、本来の出力まで収束させていくが、アンプ２１のスルーレート不足や収束性が悪いと、読み出し期間中に収束しきれず、スイッチ２４がオフして本来の信号とは異なる信号が容量２５に記憶されることになる。このとき、Ｇｒの信号はＲの信号に引きずられていることになり、これが混色の問題となる。
また、これとは逆に前の信号が全黒であり、次に全白の信号が来た場合も同様に全黒の状態にひきずられてしまい、混色の問題となる。

特に近年のイメージセンサでは、多画素化が進んでおり、それにしたがって読み出し速度も上がってきていることから、今後ますますこのような問題が引き起こされることが予想される。さらに、アンプ２１のスピードを上げて回避するには、消費電流を増加させる必要があり、ここにはスピードと消費電力のトレードオフが存在し、簡単にスピード上げることができないという問題もある。
なお、以下の説明において、上述のような読み出し回路への入力（画素信号）の変化に対し、読み出し回路の出力信号が変化するまでの動作を広義にセトリングといい、出力信号が許容可能な状態に至るまでに要する時間をセトリング時間として説明する。

次に、上述した従来例の問題点２について、図１１及び図１２を用いて説明する。
図１１に示す回路は、図７に示したスイッチ２０及びアンプ２１以降の読み出し回路を複数並列に設けることにより、１行同時に読み出された画素信号を色毎に読み出す構成としたものである。なお、図１１では、２つの読み出し回路で共通する各回路要素の符号にＡとＢを付加して表している。
このような構成により、１つの読出し回路には同色の画素信号だけが読み出されることになり、混色の問題を回避することができる。
しかし、このような回路構成においても、残像という問題を生じてしまう。これを図１２のタイミングチャートを用いて説明する。

今、画素から黒信号→白信号→白信号が読み出されてきた場合を考える。まず、期間（１）の状態で、既に容量２５には黒信号が蓄積されており、容量２２ａはリセット期間によりスイッチ２３ａがオンしており、初期化される。したがって、アンプ２１ａとバッファ２７ａの出力Ｖ１、Ｖ２はともに基準電圧Ｖrefの信号を出力している。
次に期間（２）のとき、スイッチ２０ａのＳＷ１がオンして白信号が読み出される。このとき問題点１と同じように、セトリング時間不足があると、本来の白信号まで出力が上がりきらない。
次に期間（３）の状態では、その上がり切っていない信号を容量２５ａにサンプルホールドして出力されることになる（Ｖ２）。
次に期間（４）においては、先ほど容量２５ａに白信号付近まで信号が押し上げられているので、アンプ２１ａの出力Ｖ１も白信号付近まで瞬時につられ、ここから目標値の白信号まで収束させることになるため、先ほど出力した信号より、目標値に近い信号を出力することができる。例えばセトリングされたときのアンプ２１ａの収束値が９０％であると、全黒から全白を読み出したときには１０％誤差が生じる。
次に連続して全白の信号を読み出したとき、その１０％誤差をさらに１０％誤差をもって収束させるため、９９％まで目標の全白値に収束することになり、同じ全白を読み出しているのに出力された信号は異なってしまう。
このようにセトリング時間が十分でないと、黒信号から白信号に変化するときは、前の状態の信号が残った状態で出力されることから、出力画像に残像が生じてしまう。
なお、この問題点２も問題点１と同様に回路の動作スピードに起因したものであるので、スピードと消費電力のトレードオフの関係から簡単にスピード上げることができない。

そこで本発明は、上述のようなセトリング時間不足に起因する混色や残像の問題を回路要素の動作スピードを上げることなく解決できる固体撮像装置を提供することを目的とする。

上述の目的を達成するため、本発明の固体撮像装置は、複数の画素で構成される画素アレイ部と、前記画素アレイ部から並列に読み出した複数の画素信号を一時記憶する複数の一時記憶手段と、前記複数の一時記憶手段を順次選択し、前記複数の画素信号を共通の伝送線に直列に出力する画素選択スイッチ手段と、前記画素選択スイッチ手段によって直列に出力された画素信号を順次積分して出力する積分回路と、前記積分回路の積分信号を所定の周期で順次サンプルホールドし、後段の回路に出力するサンプルホールド回路とを備え、前記積分回路は、前記画素選択スイッチ手段によって出力された画素信号を増幅する演算増幅器と、前記演算増幅器の出力信号を蓄電する帰還容量と、前記帰還容量を放電して初期化する初期化スイッチとを有し、前記サンプルホールド回路は、前記積分回路に対して並列に設けられた少なくとも一方のサンプルホールド手段と他方のサンプルホールド手段を含む複数のサンプルホールド手段と、前記積分回路の出力信号を画素信号毎に順次選択して前記複数のサンプルホールド手段に入力する入力選択スイッチ手段と、前記複数のサンプルホールド手段の出力信号を順次選択して直列信号に合成し、後段の回路に出力する出力選択スイッチ手段とを有し、前記入力選択スイッチ手段、前記出力選択スイッチ手段、及び前記初期化スイッチをオンオフすることにより、前記帰還容量と一方のサンプルホールド手段を初期化し、ある画素信号を一方のサンプルホールド手段に入力する期間に、他方のサンプルホールド手段に既にホールドしていた先行する画素信号を出力し、次に、前記帰還容量と他方のサンプルホールド手段を初期化し、他方のサンプルホールド手段に後続の画素信号を入力する期間に、一方のサンプルホールド手段にホールドした画素信号を出力する。

本発明の固体撮像装置によれば、画素信号を積分した信号をサンプルホールドする回路に複数のサンプルホールド手段を並列に設け、入力選択スイッチと出力選択スイッチの動作によって連続する画素信号を複数のサンプルホールド手段に振り分けて並行して処理を行うようにしたことから、各画素信号のサンプルホールド処理に時間的な余裕が生じることになり、個々の回路要素の動作スピードを上げることなく、セトリング時間不足に起因する混色や残像の問題を解決できる効果がある。

本発明の実施の形態では、複数の画素が行列状に配置された画素アレイ部から各画素の信号を列毎に読み出し、１画素行分の画素信号を一時記憶手段（容量）に格納した状態で、スイッチ回路による行方向の走査（水平走査）を行い、各画素信号を直列に積分回路に送出する。積分回路では、送られてきた画素信号を順次積分してサンプルホールド回路に出力し、サンプルホールド回路では、この積分信号をスイッチと容量を用いてサンプルホールド処理するが、この際、積分回路に対して並列に２つの入力選択スイッチ、２つの容量（サンプルホールド手段）、及び２つの出力選択スイッチを設け、連続する画素信号を２つの入力選択スイッチによって交互にサンプリングし、２つの容量に振り分けてホールドし、出力選択スイッチによって交互に容量を選択して２つのホールド画素信号を直列に合成し、後段のバッファに出力する。すなわち、サンプルホールド回路では、ある画素信号を一方の容量に入力する期間に、他方の容量に既にホールドしていた先行する画素信号を出力した後、この他方の容量にホールドした画素信号を初期化し、次の画素信号の入力に備える。そして、この他方の容量に後続の画素信号を入力する期間に、一方の容量にホールドした画素信号の出力と初期化を行う。このようにして、サンプルホールド回路の動作に時間的な余裕をつくり、各画素信号のサンプルホールド動作の度に初期化動作を設けることが可能となるので、結果的にセトリング時間不足に起因する混色や残像の問題を解決することができる。

ここで、積分回路には、例えば演算増幅器、及び帰還容量を含むスイッチトキャパシタ型積分回路を用いることにより、従来の積分回路を変更することなく実現できる。
また、複数の画素を２次元（行列）状に配置した画素アレイ部を有する構成においては、各画素信号が行単位で一時記憶手段（容量）に読み出すことにより、従来の一般的な行（水平ライン）単位の読み出し方式に容易に適用可能である。
また、画素アレイ部上にカラーフィルタを配置することにより、複数の色成分に対応して画素を設けた構成において、各画素信号を各色成分毎にサンプルホールド手段に振り分けてホールドすることで、より有効に混色を防止することが可能となる。具体的には、１行分の画素信号を一時記憶手段（容量）に記憶して画素選択スイッチ回路によって積分回路で積分し、この積分回路から出力される画素信号の積分値を入力選択スイッチにより色成分に合わせてサンプルホールド手段に振り分けてホールドし、出力選択スイッチによって合成して出力することにより、混色と残像を防止したカラー画像を出力することが可能である。

図１は本発明の実施例による固体撮像装置の回路構成を示すブロック図である。なお、図７に示す従来例と共通の構成については同一の符号を付して説明する。
図１に示すように、本実施例においても、画素アレイ部(pix)１０は、２次元（行列）方向に配置された複数の画素１１より構成され、各画素１１には光電変換部（フォトダイオード）１２、転送トランジスタ１３、増幅トランジスタ１４、リセットトランジスタ１５等が設けられ、フォトダイオード１２によって生成された信号電荷は、増幅トランジスタ１４と電流源１６とのソースフォロア回路によって列毎に配置された垂直信号線に出力される。

そして、各垂直信号線に設けた直流遮断用の容量１７に蓄積された後、スイッチ１８の動作によってメモリ用の容量（一時記憶手段）１９（Ｃ１、Ｃ２、……）に画素信号として記憶され、画素選択用のスイッチ２０（ＳＷ１、ＳＷ２、……）の動作によって画素毎に順次出力され、アンプ（演算増幅器）２１、帰還容量２２、及びスイッチ２３で構成されるスイッチトキャパシタ型積分回路で読み出される。ここまでは、図７に示す構成と共通である。
次に、この積分回路のアンプ２１の出力は、それぞれ並列に設けられた複数の入力選択スイッチ（ＳＷ１１、ＳＷ１３、……）２４Ａ、２４Ｂ、容量（Ｃｓｈ１、Ｃｓｈ２、……）２５Ａ、２５Ｂ、及び出力選択スイッチ（ＳＷ１２、ＳＷ１４、……）２６Ａ、２６Ｂによって構成されるサンプルホールド回路に入力される。このサンプルホールド回路が本実施例の特徴となる部分である。

まず、入力選択スイッチ２４Ａ、２４Ｂでは、アンプ２１から順次出力される画素信号の積分値を１画素毎に交互に容量２５Ａ、２５Ｂに振り分けて入力する。容量２５Ａ、２５Ｂでは、この入力選択スイッチ２４Ａ、２４Ｂによってサンプリングされた画素信号の積分値をホールドする。
そして、出力選択スイッチ２６Ａ、２６Ｂでは、これら２つの容量２５Ａ、２５Ｂを１画素毎に交互に選択し、後段のバッファ２７に出力し、このバッファ２７で直列に合成された画素信号のサンプルホールド信号が後段の回路に出力される。
なお、図１ではサンプルホールド回路を２つの並列回路で構成した場合を示しているが、さらに３つ以上の並列回路で構成することも可能である。

また、入力選択スイッチ２４Ａ、２４Ｂ及び容量２５Ａ、２５Ｂによってサンプルホールドを行う画素の振り分け方法としては、各画素の色とは無関係に１行分の画素信号を順次交互に振り分けるような方法も可能であるが、本実施例では、より好ましい形態として、各色成分毎に別々の容量２５Ａ、２５Ｂに振り分けてサンプルホールドを行う方法を採用する。
図１に示す例では、一般的に用いられるベイヤー配列のカラーフィルタを採用した例であり、１行に異なる色は２種存在することから、サンプルホールド容量は２つ用意すればよいことになる。これとは別の配列をもつ場合でも、１行にもつ異なる色の数だけ、サンプルホールド容量を用意するだけで、本実施例と同様の効果を得ることができる。

次に図２のタイミングチャートを用いて本実施例の回路の動作を説明する。
まず期間（１）はアンプ２１のリセット期間であり、スイッチ２３がオンして帰還容量２２を初期化する。次に期間（２）では、Ｒの信号の読出し期間となり、スイッチ２４Ａがオンして、容量２５ＡにＲ画素信号が記憶され、期間（３）において、スイッチ２４Ａがオフすることで、Ｒ画素信号がサンプルホールドされる。したがって、バッファ２７の出力Ｖ４にはＲの画素信号が出力されている。
次の期間（４）において、今度はＧｒの信号が読み出され、容量２５ＢにＧｒ画素信号が記憶される。同時にスイッチ２６Ｂがオンすることで、バッファ２７の出力Ｖ４にはＧｒの信号が出力される。
このようにサンプルホールド容量が色毎に用意されているため、従来例の問題点１のように隣の異なる色信号をもつ画素信号に引きずられることがなく、混色は起きない。

次に期間（５）において、スイッチ２４Ｂがオフし、Ｇｒの信号がサンプルホールドされる。このとき、同時にスイッチ２４Ａがオンし、サンプルホールド容量２５Ａを初期化する。この初期化を行うことにより、連続した同色の残像をなくすことができる。
次に、この原理を図３及び図４を用いて説明する。
図３は図１と同じ回路構成をしているが、図３に示す読出し回路には同色の連続した画素信号が選択されて入力される。
図４はタイミングチャートを示しており、まず、期間（１）において容量２５Ｂには黒信号がサンプルホールドされており、スイッチ２６Ｂがオンしていることにより、バッファ２７の出力Ｖ４には黒信号が出力されている。さらに、スイッチ２３がオンして帰還容量２２を初期化すると同時にスイッチ２４Ａがオンし、容量２５Ａを基準電圧Ｖｒｅｆに初期化する。

次に、期間（２）において、スイッチ２３がオフし、アンプ２１によって出力Ｖ１には白信号が出力される。さらに、期間（３）において、スイッチ２４Ａがオフし、その読み出された白信号が容量２５Ａにサンプルホールドされる。このとき、読出し回路のスピード不足のため、セトリング時間が足りないと、本来の収束値よりΔＶ１ほど低い信号量が容量２５Ａにサンプルホールドされる。また、このとき、スイッチ２４Ｂがオンしているため、容量２５ＡはＶｒｅｆに初期化される。
次の期間（４）において、アンプ２１には前の信号と同レベルの白信号が入力される。このときスイッチ２４Ａはオフし、スイッチ２４Ｂはオンしているため、アンプ２１は白信号を容量２５Ｂに出力する。
さらに、期間（５）において、容量２５Ｂには白信号がサンプルホールドされるが、セトリング時間の不足があると、本来の収束値よりΔＶ２ほど低い信号量が容量２５Ｂにサンプルホールドされる。
しかし、このΔＶ２とΔＶ１は等しくなる。なぜなら、どちらの白信号もサンプルホールド容量を一度Ｖｒｅｆに初期化して信号をサンプルホールドしているから、例えばセトリングが入力信号の９０％の精度であると、ΔＶ１とΔＶ２、いずれも白レベルの１０％の信号量を有することになり、バッファ２７のＶ４に出力される信号量は同じとなる。

このようにサンプルホールド容量を２つ用意して交互に画素信号を記憶させることで、片方の容量に記憶された信号を出力している間にもう片方の容量を初期化する期間を設けることができるようになり、前の信号量にひきずられることなく、画素信号を出力することができる。
このとき、セトリング精度の不足はあったとしても、例えばアンプ２１の出力が入力の９０％でセトリングされるということは、アンプ２１が０．９倍のゲインを有していると考えられることから、リニアリティさえ確保できていれば、ゲインが１倍である必要がないので、ゲインは問題にはならない。例えば読出し回路が本例で示してきたスイッチトキャパシタ型積分回路で構成されている場合には、入力容量と帰還容量の比によってゲインが決まるため、セトリング不足によって生じるゲインをこの比によって補償してやることも可能である。
このようにして本実施例１では、読出し回路の動作スピードを上げることなく従来例に示した混色、残像の問題を解決することができる。

次に本発明の実施例２について図５及び図６を用いて説明する。
図６は本実施例の回路構成を示しており、図１と共通の構成については同一符号を付している。
本実施例２は図１に示す構成に、サンプルホールド回路の各容量２５Ａ、２５Ｂの出力段に、出力下限値と出力上限値の中間電位Ｖｉｎｉｔを印加するスイッチ２９Ａ、２９Ｂ（ＳＷ２１、ＳＷ２２）及びバッファ２８を設けたものである。

図６はタイミングチャートを示しており、まず期間（１）において、容量２５Ｂには黒信号がサンプルホールドされ、バッファ２７の出力Ｖ４に出力されている。このとき、容量２５Ａはスイッチ２９Ａを介してＶｉｎｉｔに初期化されている。なお、このＶｉｎｉｔは読み出し回路の出力振幅の中間値付近に設定しておくことが望ましい。
次に期間（２）において、アンプ２１に白信号が入力され、スイッチ２４Ａを通して容量２５Ａに出力される。このとき、容量２５ＡにはＶｉｎｉｔに初期化された状態から電荷が蓄積されていくことから、黒信号の状態から電荷を蓄積するよりも目標値への収束が早く、アンプのスルーレートを下げることも可能となるため、回路全体の消費電力も抑えることができる。また、期間（２）では、同時にスイッチ２９Ｂがオンし、先ほど黒信号を記憶していた容量２５ＢがＶｉｎｉｔに初期化される。
次に、期間（３）では白信号が容量２５Ａにサンプルホールドされ、期間（４）ではアンプ２１に白信号が入力され、容量２５ＢにはＶｉｎｉｔに初期化された状態から電荷が蓄積されていく。同時にスイッチ２９Ａがオンし、容量２５Ａを白信号からＶｉｎｉｔに初期化する。
次の期間（５）では白信号が容量２５Ｂにサンプルホールドされる。さらに次の期間（６）で黒信号が容量２５Ａに入力されるが、容量２５Ａは既に白信号の状態からＶｉｎｉｔまで電位が初期化されていることから、アンプ２１が容量２５Ａの電荷を黒レベルまで下げるために必要な時間がここでも短縮されることになる。
このようにして、サンプルホールド容量をアンプ出力の上限、下限の中間電位Ｖｉｎｉｔに一度初期化することで、アンプ２１のスルーレートを下げることが可能となり、実施例１と同様に、残像や混色の問題を解決しつつ、低消費電力化も図ることができる。

以上説明したように、本発明の実施例１、２によれば、読出し回路のセトリング時間不足に起因する混色や残像の問題を回路の動作スピードを上げることなく解決することができるため、今後のイメージセンサの多画素化においても消費電力を増やすことなく対応することができる。
また、実施例２によれば、画素信号のサンプルホールを行う度に、サンプルホールド容量を読出し回路の出力上限と下限の中間電位に初期化することにより、読み出し回路のスルーレートを遅くすることができ、低消費電力化が実現できる。

本発明の実施例１による固体撮像装置の回路構成を示すブロック図である。 図１に示す回路の動作を示すタイミングチャートである。 図１に示す回路の読み出し動作を説明するためのブロック図である。 図３に示す読み出し動作を説明するためのタイミングチャートである。 本発明の実施例２による固体撮像装置の回路構成を示すブロック図である。 図５に示す回路の動作を示すタイミングチャートである。 従来例１による固体撮像装置の回路構成を示すブロック図である。 図７に示す回路の動作を示すタイミングチャートである。 図７に示す回路の読み出し動作を説明するためのブロック図である。 図９に示す読み出し動作を説明するためのタイミングチャートである。 従来例２による固体撮像装置の読み出し動作を説明するためのブロック図である。 図９に示す読み出し動作を説明するためのタイミングチャートである。

符号の説明

１０……画素アレイ部、１１……画素、１２……フォトダイオード、１３……転送トランジスタ、１４……増幅トランジスタ、１５……リセットトランジスタ、１６……電流源、１７、１９、２２、２５Ａ、２５Ｂ……容量、２０、２３、２４Ａ、２４Ｂ、２６Ａ、２６Ｂ……スイッチ、２１……アンプ、２７……バッファ。

Claims (4)

1. 複数の画素で構成される画素アレイ部と、
   前記画素アレイ部から並列に読み出した複数の画素信号を一時記憶する複数の一時記憶手段と、
   前記複数の一時記憶手段を順次選択し、前記複数の画素信号を共通の伝送線に直列に出力する画素選択スイッチ手段と、
   前記画素選択スイッチ手段によって直列に出力された画素信号を順次積分して出力する積分回路と、
   前記積分回路の積分信号を所定の周期で順次サンプルホールドし、後段の回路に出力するサンプルホールド回路とを備え、
   前記積分回路は、前記画素選択スイッチ手段によって出力された画素信号を増幅する演算増幅器と、前記演算増幅器の出力信号を蓄電する帰還容量と、前記帰還容量を放電して初期化する初期化スイッチとを有し、
   前記サンプルホールド回路は、前記積分回路に対して並列に設けられた少なくとも一方のサンプルホールド手段と他方のサンプルホールド手段を含む複数のサンプルホールド手段と、前記積分回路の出力信号を画素信号毎に順次選択して前記複数のサンプルホールド手段に入力する入力選択スイッチ手段と、前記複数のサンプルホールド手段の出力信号を順次選択して直列信号に合成し、後段の回路に出力する出力選択スイッチ手段とを有し、
   前記入力選択スイッチ手段、前記出力選択スイッチ手段、及び前記初期化スイッチをオンオフすることにより、
   前記帰還容量と一方のサンプルホールド手段を初期化し、ある画素信号を一方のサンプルホールド手段に入力する期間に、他方のサンプルホールド手段に既にホールドしていた先行する画素信号を出力し、次に、前記帰還容量と他方のサンプルホールド手段を初期化し、他方のサンプルホールド手段に後続の画素信号を入力する期間に、一方のサンプルホールド手段にホールドした画素信号を出力する固体撮像装置。
2. 前記画素アレイ部は複数の画素が行列状に配置され、各画素信号が行単位で前記一時記憶手段に読み出されることを特徴とする請求項１記載の固体撮像装置。
3. 前記画素アレイ部は複数の色成分に対応して設けられ、前記サンプルホールド手段は各色成分に対応して複数並列に設けられていることを特徴とする請求項１記載の固体撮像装置。
4. 前記入力選択スイッチは画素信号の色成分に応じて前記サンプルホールド手段を選択することを特徴とする請求項３記載の固体撮像装置。

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