JP6452241B2 - イメージセンサ - Google Patents
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Description
このようなイメージセンサは、複数画素を有し、光電流を蓄積して出力する形式であり、いずれか一つの画素出力が飽和したときに自動的に露光を終了する機能を有し、この機能は、フォトダイオードなどの光電変換素子の電流をスイッチで切断するという形で実現され、例えば、特許文献2に記載されている。
また、従来のイメージセンサとしては、個々の画素から初段増幅回路までのオフセットばらつきをキャンセルするオフセットキャンセル回路及びオフセットキャンセル回路の出力を個々にサンプリングし、出力走査までホールドしておくサンプルホールド回路が備えられているものがある。
以下、実施例を参照して発明の実施の形態を説明する。
図1に示されているように、この実施例のイメージセンサは、シリコンなどの半導体基板に形成され、例えば、第1の画素ブロック10a及び第2の画素ブロック10bを含む画素群10を有して構成されており、同様の画素ブロックが複数アレイ状に配列されている。そして、各々の画素ブロックは同様の回路素子から構成されており、図1に示すように、例えば、第1の画素ブロック10aの画素は、フォトダイオードPDなどの光電変換素子1aを用いて受光量に応じた電荷を生成し、電圧レベルとして出力する画素部及び前記電圧レベルを増幅する増幅回路1b(インバータアンプ)を有する画素構成部1と、前記増幅回路1bの出力部の各々に設けられて前記画素部から前記増幅回路1bまでのオフセットばらつきをキャンセルするオフセットキャンセル回路(オフセット補正)2と、前記オフセットキャンセル回路2の出力電圧をサンプリングするサンプルホールド回路3と、前記オフセットキャンセル回路2の出力電圧を比較電位AEC(所定の基準電圧の値)と比較する比較器4aとを有している。サンプルホールド回路3は、並列接続されて相補的に動作する第1の回路3a及び第2の回路3bからなり、制御回路6によって生成されるタイミング信号によって動作制御される。前記画素部が受光量に応じた電荷を生成するときに前記サンプルホールド回路3の一方(第1の回路3aまたは第2の回路3b)はサンプリング動作を開始し、前記サンプリング動作開始から所定時間が経過したとき又は前記所定時間が経過する前に、共通接続された前記比較器4aの出力の少なくとも1つが前記比較電位AECより前記オフセットキャンセル回路2の出力電圧が大きくなったことを示したときに前記サンプリング動作は終了する。(サンプリング動作からホールド動作に移行する。)制御回路6は、画素群10に含まれる各スイッチをオンオフするタイミング信号も生成する。
画素構成部1は、フォトダイオード(PD)1a及びインバータアンプ1bから構成され、両者の間には従来のようなスイッチ(図3に示すスイッチ101c)は設けられていない。インバータアンプ1bは、一端がフォトダイオード1aに接続され、他端が電流源に接続された容量CF1と、容量CF1に並列接続されたリセットスイッチSW1と、ゲートにフォトダイオード1a及び容量CF1の一端が接続され、ソースが接地され、他方が電流源に接続されたNMOSトランジスタT1とから構成されている。インバータアンプ1bの出力は、フォトダイオード1aからインバータアンプ1bまでのオフセットばらつきの補正を行うオフセットキャンセル回路2に入力する。
サンプルホールド回路3は、第1の回路3a及び第2の回路3bから構成されている。第1の回路3aは、容量CH1と5個のスイッチから構成されている。容量CH1は、一端がスイッチSW3に接続され、他端がスイッチSW7に接続され、スイッチSW4が並列接続され、前記一端と基準間にスイッチSW5が接続され、前記他端と基準間にスイッチSW6が接続されている。スイッチSW3は、オフセットキャンセル回路2の出力にも接続され、オフセットキャンセル回路2の出力と容量CH1の入力間の導通・非導通を制御する。スイッチSW7は、他端が画素ブロック10aの出力端に接続され、出力信号は、出力アンプ5を介して出力端子(OUT)から出力される。
出力アンプ5は、画素ブロック10a、10bを含む複数の画素ブロック(画素群10)の出力信号が入力する。オフセットキャンセル回路2の出力は、飽和検出回路4にも入力する。
飽和検出回路4は、比較器4a及び比較器4aの出力にゲートが接続されたNMOSトランジスタ4bとから構成される。比較器4aは、第1の入力端子である比較電圧入力端子と、第2の入力端子である比較電位AECが入力される基準電圧入力端子と、出力端子とを有する。飽和検出回路4の出力は制御回路6に入力されて、サンプリング動作開始から所定時間が経過する前に、共通接続された比較器4aの出力の少なくとも1つが比較電位AECよりオフセットキャンセル回路2の出力電圧が大きくなったことを検出したときに、サンプルホールド回路3のサンプリング動作は停止する(サンプリング動作からホールド動作に移行する。)前記比較電位AECは、画素部を構成する光電変換素子への露光による画素ブロックの飽和状態を検出するために任意に設定した基準電圧の値である。従って、その値をどの程度にするかは当該システムの使用者によるが、画素ブロックのダイナミックレンジぎりぎりの値、即ち飽和電圧に合わせて設定することが望ましい。
イメージセンサは、インバータアンプ1bのリセットスイッチSW1及びSW2を開放(オフ)にしてフォトダイオード(PD)1aを露光状態にすると共に、スイッチSW3及びSW6、又は、スイッチSW8及びSW11を短絡(オン)して、サンプルホールド回路3(第1の回路3a又は第2の回路3b)をサンプリング動作状態にする。露光終了後にサンプルホールド回路3のホールド状態から出力信号を外部に出力する(VIDEO出力)には、第1の回路3aから出力するときにはスイッチSW5及びSW7を短絡(オン)させ、第2の回路3bから出力するときには、スイッチSW10及びSW12を短絡(オン)する。 リセットスイッチSW1の短絡(オン)によって、増幅回路1bはリセットされる。また、スイッチSW2、SW4,SW6の短絡(オン)によってオフセットキャンセル回路2及び第1の回路3aはリセットされ、スイッチSW2、SW9,SW11の短絡(オン)によってオフセットキャンセル回路2及び第2の回路3bはリセットされる。
サンプルホールド回路3は、第1の回路3a及び第2の回路3bからなり、オフセットキャンセル回路2からの出力信号は、これら第1の回路3a及び第2の回路3bに相補的に出力される。
信号AJCからSTX2の各波形は、入力信号STに基づき制御回路(タイミング信号発生器)6によって生成されるタイミング信号を示しており、各信号がHレベルの時にその信号が与えられるスイッチはオンし、Lレベルの時にはオフする構成である。そして、信号AJCはスイッチSW2に、信号PDCはスイッチSW1に、信号CHC1はスイッチSW4に、信号HLD1はスイッチSW6に、信号SMP1はスイッチSW3に、信号STX1はスイッチSW5及びSW7に、信号CHC2はスイッチSW9に、信号HLD2はスイッチSW11に、信号SMP2はスイッチSW8に、信号STX2はスイッチSW10及びSW12に、各々与えられオンオフが制御される。尚、記号AECは基準電圧レベル(比較器4aの基準値)、記号vajc、po1は図1に示した回路の各節点における電圧レベルを示しており、それらは同一縦軸で電圧レベルの大小比較ができるよう記載している。
このサイクルは、フォトダイオード(光電変換素子)1aが受光量に応じた電荷を生成する時(露光時間)に節点vajcの電位が比較電位AECに達している(画素ブロックが飽和している場合)である。
このサイクルではフォトダイオード1aが飽和し、スイッチSW8側の節点vajcの電圧は、比較器4aの比較電位AEC(基準電圧の値)に達している。比較電位AECは、フォトダイオード1aの飽和電圧に設定してあるので、飽和検出回路4は飽和を検出した信号を制御回路6に入力し、これにより、制御回路6は信号HLD2、信号SMP2がLレベルの信号を生成し、その時点でサンプリング動作を終了させる。このときの露光時間は1回目のサイクル時の所期の値より短くなっている。その後、リセットスイッチSW1及びSW2が一時短絡(オン)状態となり、3回目のサイクルに入る。
また、サンプルホールド回路は、2つのサンプルホールド手段(第1の回路及び第2の回路)から構成されているので、一方の外部出力中に他方を使うことにより次の露光が可能である。また、1対のサンプルホールド回路を1つのサンプルホールド回路として用い、サンプリングとホールドを相補的に動作させることにより、リセット〜出力のサイクルを短縮することができる。
1a・・・フォトダイオード(PD)
1b・・・インバータアンプ
2・・・オフセットキャンセル回路
3・・・サンプルホールド回路
3a・・・第1の回路
3b・・・第2の回路
4・・・飽和検出回路
4a・・・比較器
4b・・・MOSトランジスタ
5・・・出力アンプ
6・・・制御回路
10・・・画素群
10a、10b・・・画素ブロック
Claims (3)
- 受光量に応じた電荷を生成し電圧レベルとして出力する画素部と前記電圧レベルを増幅する増幅回路と、前記増幅回路の出力部に設けられて前記画素部から前記増幅回路までのオフセットばらつきをキャンセルするオフセットキャンセル回路と、前記オフセットキャンセル回路の出力電圧をサンプリングするサンプルホールド回路と、前記オフセットキャンセル回路の出力電圧を所定の基準電圧の値と比較する比較器とを有する画素ブロックが複数配列され、複数の前記画素ブロックに含まれる各々の前記画素部が受光量に応じた電荷を生成しているときに各々の前記サンプルホールド回路はサンプリング動作を開始し、前記サンプリング動作開始から所定時間が経過したとき又は前記所定時間が経過する前に複数の前記画素ブロックの各々に含まれる前記比較器の出力の少なくとも1つが前記基準電圧の値より前記オフセットキャンセル回路の出力電圧が大きくなったことを示したときに前記サンプリング動作を終了させる制御回路とを有すること特徴とするイメージセンサ。
- 前記サンプルホールド回路の各々は2つのサンプルホールド手段から構成され、サンプリングとホールドを相補的に動作させることを特徴とする請求項1に記載のイメージセンサ。
- 前記オフセットキャンセル回路の出力と出力飽和電圧とを前記複数の比較器で比較し、出力飽和する画素が現れたタイミングでサンプリング動作からホールド動作に移行することを特徴とする請求項1又は請求項2のいずれかに記載のイメージセンサ。
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