KR20090083538A - 기생 캐패시턴스의 영향을 줄일 수 있는 ｃｄｓ 회로 및이를 포함하는 이미지 센서 - Google Patents

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Abstract

CDS 회로 및 이를 포함하는 이미지 센서가 개시된다. 상기 CDS 회로는 리셋신호와 영상신호를 수신하는 제1 캐패시터; 램프신호를 수신하는 제2 캐패시터; 제1 입력단자 및 제1 출력단자를 포함하는 인버터; 및 리셋영상신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 리셋신호가 입력되는 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키고, 상기 제1 입력단자와 상기 제2 출력단자를 접속시키기 위하여 배열되고, 영상신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 영상신호가 입력되는 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키는 스위치들의 배열을 포함하여 기생 캐패시턴스의 영향을 줄일 수 있는 효과가 있다.
이미지 센서, CDS

Description

기생 캐패시턴스의 영향을 줄일 수 있는 ＣＤＳ 회로 및 이를 포함하는 이미지 센서{CDS circuit capable of attenuating parasitic capacitor and image sensor thereof}
본 발명은 CDS 회로에 관한 것으로, 보다 상세하게는 기생 캐패시턴스의 영향을 줄일 수 있는 CDS 회로 및 이를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 정지 영상들 또는 비디오 영상들을 만들어 내는 장치이다. 상기 이미지 센서는 CCD 형(charge coupled device type) 또는 CMOS 형 (complimentary metal oxide semiconductor type)으로 구현될 수 있다.
상기 이미지 센서에서, 픽셀 어레이는 2차원 어레이(또는 매트릭스)로 구현된 다수의 픽셀들을 포함하며, 상기 다수의 픽셀들 각각은 로우 선택신호에 기초하여 리셋 신호와 영상 신호를 출력한다. 현재의 이미지 센서들은 고-해상도의 영상을 만들어 내기 위하여 수십 만개 내지는 수백 만개의 픽셀들을 포함한다.
상기 이미지 센서는 리셋 신호와 영상 신호에 기초하여 상호상관 이중 샘플링(CDS(correlated double sampling))을 수행하여 상호상관 이중 샘플링된 신호를 디지털 영상신호로서 출력하는 아날로그-디지털 변환기(analogue-to-digital converter, ADC)를 포함한다.
상기 ADC는 하나의 CDS 회로를 이용하여 상기 픽셀 어레이에서 출력되는 신호를 CDS하거나 상기 픽셀 어레이에 구현된 컬럼들 각각에 대응되는 CDS 회로를 배치하여 대응되는 컬럼의 픽셀에서 발생된 신호를 CDS할 수 있다.
상기 ADC가 CDS를 수행함으로써 고정 형태의 잡음(fixed pattern noise)이나 저주파수 잡음을 제거하여 S/N 비는 향상될 수 있다. 그러나 일반적으로 상기 CDS 회로 내에 기생 캐패시턴스(parasitic capacitance)가 존재할 수 있는데, 상기 기생 캐패시턴스로 인하여 S/N 비는 작아질 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 기생 캐패시턴스의 영향을 줄일 수 있는 CDS 회로 및 이를 포함하는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 CDS 회로는 리셋신호와 영상신호를 수신하는 제1 캐패시터; 램프신호를 수신하는 제2 캐패시터; 제1 입력단자 및 제1 출력단자를 포함하는 인버터; 및 리셋신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 리셋신호가 입력되는 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키고, 상기 제1 입력단자와 상기 제2 출력단자를 접속시키기 위하여 배열되고, 영상신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키기 위하여 배 열되고, 램핑 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 램프신호가 입력되는 램프 입력단자와 상기 제1 입력단자 사이에 직렬로 접속시키기 위하여 배열되는 스위치들을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 CDS 회로는 리셋신호와 영상신호를 수신하는 제1 캐패시터; 램프신호를 수신하는 제2 캐패시터; 제1 입력단자, 제2 입력단자, 및 출력단자를 포함하는 비교기; 리셋신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 리셋신호가 입력되는 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키고, 상기 제1 입력단자와 상기 비교기의 출력단자를 접속시키기 위하여 배열되고, 영상신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키기 위하여 배열되고, 램핑 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 램프신호가 입력되는 램프 입력단자와 상기 제1 입력단자 사이에 직렬로 접속시키기 위하여 배열되는 스위치들을 포함할 수 있다.
상기 비교기는, 상기 제1 입력단자로 입력되는 제1 입력신호 및 상기 제2 입력단자로 입력되는 기준신호를 비교하고 비교결과를 상기 출력단자로 출력할 수 있다.
상기 CDS 회로는, 각각이 상기 스위치들 중에서 대응되는 스위치를 스위칭시키기 위한 복수의 스위칭 신호들을 출력하는 컨트롤러를 더 포함할 수 있다.
상기 제1 캐패시터는, 제1 노드와 상기 제1 입력단자 사이에 접속되고, 상기 제2 캐패시터는, 상기 제1 노드와 제2 노드 사이에 접속되고 상기 스위치들은, 상 기 CDS 입력단자와 상기 제1 노드 사이에 접속된 제1 스위치; 상기 제1 입력단자와 상기 제1 출력단자 사이에 접속된 제2 스위치; 램프 입력단자와 상기 제2 노드 사이에 접속된 제3 스위치; 및 상기 제2 노드와 상기 제1 입력노드 사이에 접속된 제4 스위치를 포함할 수 있다.
상기 리셋신호 샘플링 단계에서의 상기 제1 스위치, 제2 스위치, 및 제4 스위치는 각각 턴 온 상태이고, 상기 영상신호 샘플링 단계의 제1 영상신호 샘플링 단계에서 상기 제1 스위치 및 상기 제4 스위치는 각각 턴 온 상태이고, 상기 영상신호 샘플링 단계의 제2 영상신호 샘플링 단계에서 상기 제1 스위치 및 상기 제3 스위치는 각각 턴 온 상태이고, 상기 램핑 단계에서의 상기 제3 스위치는 턴 온 상태일 수 있다.
상기 CDS 회로는 이미지 센서의 아날로그-디지털 변환기에 구현될 수 있다.
상기 기술적 과제를 달성하기 위한 이미지 센서는, 다수의 픽셀들을 포함하며, 각 픽셀에서 발생되는 리셋 신호와 영상 신호를 출력하는 픽셀 어레이; 및 상기 리셋 신호와 상기 영상 신호 각각을 수신하여 상호 연관된 이중 샘플링 수행하는 CDS 회로를 포함하며, 상기 CDS 회로는, 상기 리셋 신호와 상기 영상 신호를 수신하는 제1 캐패시터; 램프신호를 수신하는 제2 캐패시터; 제1 입력단자 및 제1 출력단자를 포함하며, 상기 제1 입력단자의 전압에 기초하여 아날로그-디지털 변환을 수행하는 출력부; 및 리셋영상신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 리셋신호가 입력되는 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키고, 상기 제1 입력단자와 상기 제2 출력단자를 접속시키기 위하여 배열되고, 영상신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 영상신호가 입력되는 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키기 위하여 배열되고, 램핑 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 램프신호가 입력되는 램프 입력단자와 상기 제1 입력단자 사이에 직렬로 접속시키기 위하여 배열되는 스위치들을 포함할 수 있다.
상기 출력부는, 상기 제1 입력단자 및 상기 제1 출력단자를 포함하고 상기 제1 입력단자의 전압을 인버팅하고 인버팅된 전압을 상기 제1 출력단자로 출력하는 인버터 또는 상기 제1 입력단자, 제2 입력단자를 포함하고 상기 제1 입력단자의 전압과 비교전압을 비교하고 비교결과를 상기 제1 출력단자로 출력하는 비교기를 포함할 수 있다.
상기 CDS 회로는, 각각이 상기 스위치들 중에서 대응되는 스위치를 스위칭시키기 위한 복수의 스위칭 신호들을 출력하는 컨트롤러를 더 포함할 수 있다.
상기 제1 캐패시터는, 제1 노드와 상기 제1 입력단자 사이에 접속되고, 상기 제2 캐패시터는, 상기 제1 노드와 제2 노드 사이에 접속되고 상기 스위치들은, 상기 CDS 입력단자와 상기 제1 노드 사이에 접속된 제1 스위치; 상기 제1 입력단자와 상기 제1 출력단자 사이에 접속된 제2 스위치; 램프 입력단자와 상기 제2 노드 사이에 접속된 제3 스위치; 및 상기 제2 노드와 상기 제1 입력노드 사이에 접속된 제4 스위치를 포함할 수 있다.
상기 리셋신호 샘플링 단계에서의 상기 제1 스위치, 제2 스위치, 및 제4 스위치는 각각 턴 온 상태이고, 상기 영상신호 샘플링 단계의 제1 영상신호 샘플링 단계에서 상기 제1 스위치 및 상기 제4 스위치는 각각 턴 온 상태이고, 상기 영상신호 샘플링 단계의 제2 영상신호 샘플링 단계에서 상기 제1 스위치 및 상기 제3 스위치는 각각 턴 온 상태이고, 상기 램핑 단계에서의 상기 제3 스위치는 턴 온 상태일 수 있다.
본 발명에 따른 CDS 회로 및 이를 포함하는 이미지 센서에 의하면 기생 캐패시턴스의 영향을 줄여 S/N 비를 높일 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 비교 예에 따른 CDS 회로를 나타내고, 도 2는 도 1의 CDS 회로의 동작 타이밍도이다. 도 1과 도 2를 참조하면, CDS 회로(5)는 제1 스위치(S1), 제1 캐패시터(C00), 인버터(IV), 제2 스위치(S2), 제2 캐패시터(C11), 및 제3 스위치(S3)를 포함한다.
상기 제1 스위치(S1)는 픽셀로부터 발생되는 픽셀신호(Vin1, 즉, 리셋 신호(Vres1)와 영상신호(Vsig1))가 입력되는 단자와 제1 단자(N1) 사이에 접속되고, 상기 제1 캐패시터(C00)는 상기 제1 단자(N1)과 상기 인버터(IV)의 입력단자(A0) 사이에 접속된다.
상기 인버터(IV)는 상기 입력단자(A0)의 전압을 인버팅시켜 인버팅된 전압(Vout)을 출력한다. 상기 제2 스위치(S2)는 램프신호(Vramp1)가 입력되는 단자와 제2 캐패시터(C11) 사이에 접속되고, 상기 제3 스위치(S3)는 상기 인버터(IV)의 입력단자(A0)와 상기 인버팅된 전압(Vout)이 출력되는 출력단자 사이에 접속된다.
리셋 영상신호 샘플링 단계(t1)에서 상기 제1 스위치(S1)와 상기 제2 스위치(S1)와 상기 제3 스위치(S3)는 턴 온(turn on) 상태가 되고, 상기 제1 캐패시터(C00)에는 인버터(IV)의 출력전압(Vout)과 상기 리셋 신호(Vres1)의 차이에 상응하는 전압이 차징(charging)된다.
영상신호 샘플링 단계(t3)에서 상기 제1 스위치(S1)는 턴 온(turn on) 상태가 되고, 상기 제1 캐패시터(C00)에는 영상신호(Vsig1)가 수신된다. 이때, 상기 인버터(IV)의 입력단자(A0)에는 상기 리셋 신호(Vres1)와 영상신호(Vsig1)의 차이에 비례하는 전압이 발생된다.
램핑 전 단계(t5)에서 상기 제2 스위치(S2)는 턴 온(turn on) 상태가 되고, 램프신호 발생기(미도시)를 인에이블시키는 램프 인에이블 신호(RAMP-EN)가 발생되는 경우(도 2의 "ramping" 시점), 램프 신호(Vramp1)는 상기 제1 캐패시터(C00)와 상기 제2 캐패시터(C11)을 통하여 상기 인버터(IV)의 입력단자(A0)로 입력되고, 상기 인버터(IV)의 입력단자(A0)의 전압은 상기 램프전압(Vramp1)을 따라 증가한다.
이때, 상기 인버터(IV)는 상기 입력단자(A0)의 전압에 기초하여 제1 전원전 압(VDD) 또는 제2 전원전압(VSS)을 인버팅된 전압(Vout)으로서 출력한다.
이상적으로 픽셀로부터 발생되는 픽셀신호(Vin1, 즉, 리셋 신호(Vres1)와 영상신호(Vsig1))는 상기 제1 캐패시터(C00)를 통해 상기 인버터(IV)의 입력단자(A0)에 전달되어야 한다.
그러나 상기 인버터(IV)의 입력단자(A0)의 전압은 상기 입력단자(A0)에 존재하는 기생 캐패시터(parasitic capacitor, Cp)의 영향을 받아 다음의 수학식 1과 상응할 수 있다.
|VAO| = Vin * C00' / (C00' + Cp') (여기서, 상기 |VAO|는 상기 인버터(IV)의 입력단자(A0)의 전압의 크기이고, 상기 C00'는 상기 제1 캐패시터(C00)의 캐패시턴스, 및 상기 Cp'는 기생 캐패시터(Cp)의 캐패시턴스를 나타낸다.)
즉, 인버터(IV)의 입력단자(A0)의 전압은 상기 기생 캐패시터(Cp)의 영향을 받아 강하(drop)되어 상기 CDS 회로(5)의 출력(Vout)은 왜곡될 수 있다.
예컨대, 도 2의 영상신호 샘플링 단계(t3)에서 이상적인 입력단자(A0)의 전압의 크기(|VAO|)는 "Ideal"이 되어야하나 상기 기생 캐패시터(Cp)에 의해서 발생된 전압강하(Vloss)로 인해 "Real"이 될 수 있다.
따라서, 기생 캐패시터(Cp)의 영향을 줄일 수 있는 CDS 회로가 필요한 실정이다.
도 3은 본 발명의 실시 예에 다른 CDS 회로를 나타낸다. 도 1을 참조하면, 이미지 센서의 아날로그-디지털 변환기(analogue-to-digital converter, ADC)에 구 현될 수 있는 CDS 회로(10)는 제1 캐패시터(C0), 제2 캐패시터(C1), 인버터(IV1), 및 다수의 스위치들(12 내지 18)을 포함할 수 있다.
상기 제1 캐패시터(C0)는 제1 노드(N3)와 인버터(IV1)의 입력단자(A) 사이에 접속되어 상기 제1 노드(N3)와 상기 인버터(IV1)의 입력단자(A) 간의 전압 차이에 상응하는 전압을 충/방전할 수 있다.
상기 제2 캐패시터(C1)는 제1 노드(N3)와 제2 노드(N4) 사이에 접속되어 상기 제1 노드(N3)와 상기 제2 노드(N4) 간의 전압 차이에 상응하는 전압을 충/방전할 수 있다.
상기 인버터(IV1)는 상기 입력단자(A)의 전압을 인버팅시켜 인버팅된 전압(Vout)을 출력한다.
상기 제1 스위치(12)는 픽셀로부터 발생되는 픽셀신호(Vin, 즉, 리셋 신호(Vres)와 영상신호(Vsig))가 입력되는 단자(이하, 'CDS 입력단자'라 한다.)와 상기 제1 노드(N3) 사이에 접속되고, 제1 제어신호(S11)에 응답하여 상기 픽셀신호(Vin)가 입력되는 CDS 입력단자와 상기 제1 노드(N3)를 접속시킨다.
상기 제2 스위치(14)는 램프신호발생기(미도시)로부터 발생되는 램프신호(Vramp)가 입력되는 단자와 상기 제2 노드(N4) 사이에 접속되고, 제2 제어신호(S21)에 응답하여 상기 램프신호(Vramp)가 입력되는 단자와 상기 제2 노드(N4) 사이를 접속시킨다.
상기 제3 스위치(16)는 인버터(IV1)의 입력단자(A)와 상기 인버터(IV1)의 출력단자(N5) 사이에 접속되고, 제3 제어신호(S31)에 응답하여 상기 입력단자(A)와 상기 출력단자(N5) 사이를 접속시킨다.
상기 제4 스위치(S18)는 상기 제2 노드(N4)와 상기 인버터(IV1)의 입력단자(A) 사이에 접속되고, 제4 제어신호(S41)에 응답하여 상기 제2 노드(N4)와 상기 인버터(IV1)의 입력단자(A) 사이를 접속시킨다.
상기 CDS 회로(10)는 상기 제1 내지 제 4 제어신호(S11 내지 S41)를 발생하는 컨트롤러(미도시)를 더 포함할 수 있다.
도 4는 도 3의 CDS 회로의 동작 타이밍도이고, 도 5a와 도 5b는 도 3의 CDS 회로의 동작에 따른 스위치들의 배열을 나타낸다. 도 2 내지 도 5b를 참조하여 상기 CDS 회로(10)의 동작을 상세히 설명하면 다음과 같다.
초기단계(td1, 도 5a의 (a))에서 제1 내지 제4 스위치(12 내지 18) 각각은 턴 오프(turn off) 상태이고, 리셋 신호 샘플링단계(td3, 도 5a의 (b))에서 상기 제1 스위치(12), 제3 스위치(16), 및 제4 스위치(18)는 턴 온 상태가 되어 상기 제1 캐패시터(C0)와 제2 캐패시터(C1)는 픽셀로부터 발생된 리셋 신호(Vres)를 샘플링할 수 있다.
보다 상세하게는 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)는 병렬로 연결되어 인버터(IV1)의 출력전압(Vout1)과 상기 리셋 신호(Vres)의 차이에 상응하는 전압을 차징(charging)할 수 있다.
홀딩(holding) 단계(td5, 도 5a의 (c))에서 제4 스위치(18)는 턴 오프(turn off) 상태를 유지하여 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)는 인버터(IV1)의 출력전압(Vout1)과 상기 리셋 신호(Vres)의 차이에 상응하는 전압을 홀 딩할 수 있다.
영상 신호 샘플링단계(td6)에서 상기 제1 캐패시터(C0)는 상기 픽셀로부터 발생된 영상 신호(Vsig)를 샘플링할 수 있다.
보다 상세하게는, 상기 영상 신호 샘플링단계(td6)에서 상기 제1 캐패시터(C0)는 상기 홀딩(holding) 단계에 위해서 차징된 전압(예컨대, 리셋 신호(Vres))에서 상기 픽셀로부터 발생된 영상 신호(Vsig)의 차이에 상응하는 전압을 차징할 수 있다.
상기 영상 신호 샘플링단계(td6)는 제1 영상 신호 샘플링단계(td7, 도 5b의 (d))와 제2 영상 신호 샘플링단계(td9, 도 5b의 (e))로 구성될 수 있다.
상기 제1 영상 신호 샘플링단계(td7, 도 5b의 (d))에서 상기 제1 스위치(12)와 제4 스위치(18)는 턴 온 상태가 되어 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)는 픽셀로부터 발생된 영상 신호(Vsig)를 샘플링할 수 있다.
보다 상세하게는 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)는 병렬로 연결되어 홀딩 단계(td5, 도 5a의 (c))에 의해서 차징된 전압과 상기 영상 신호(Vsig)의 차이에 상응하는 전압을 차징할 수 있다.
상기 제4 스위치(18)는 상기 리셋 신호 샘플링단계(td3), 홀딩(holding) 단계(td5), 및 제1 영상 신호 샘플링단계(td7, 도 5b의 (d))에서 턴 온 상태를 유지하여 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)은 병렬로 연결된다.
이때, 상기 인버터(IV)의 입력단자(A0)의 전압은 다음의 수학식 2와 상응한다.
|VA| = Vin * (C0' + C1') / (C0' + C1' + Cp') (여기서, 상기 |VA|는 상기 인버터(IV)의 입력단자(A)의 전압의 크기, 상기 C0'은 상기 제1 캐패시터(C0)의 캐패시턴스, 상기 C1'은 상기 제2 캐패시터(C1)의 캐패시턴스, 및 상기 Cp'은 상기 인버터(IV1)의 입력단자(A)에 존재하는 기생 캐패시터(Cp)의 캐패시턴스이다.)
상기 인버터(IV1)의 입력단자(A)의 전압의 크기(|VA|)는 본 발명의 비교 예에 의한 CDS 회로(5)의 인버터(IV1)의 입력단자(A0)의 전압(|VAO|)의 크기 (수학식 1의 |VAO|)보다 크다.
예컨대, 영상 신호 샘플링단계(td7)에서 입력단자(A)의 전압(VA)의 크기는 "Ideal"이 되어 상기 기생 캐패시터(Cp)에 의해서 유발될 수 있는 전압강하(Vloss)를 보상할 수 있다.
즉, 본 발명의 실시 예에 따른 CDS 회로(10)에 의하면, 상기 리셋 신호 샘플링단계(td3), 홀딩(holding) 단계(td5), 및 제1 영상 신호 샘플링단계(td7, 도 5b의 (d))에서 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)는 병렬로 연결됨으로써 기생 캐패시터(Cp)로 인해서 유발될 수 있는 전압강하의 영향을 최소화시킬 수 있는 효과가 있다.
상기 제2 영상 신호 샘플링단계(td9, 도 5b의 (e))에서 상기 제1 스위치(12)와 제3 스위치(14)는 턴 온 상태가 되어 상기 제1 캐패시터(C0)는 상기 제1 영상 신호 샘플링단계(td7, 도 5b의 (d))에서 상기 제1 캐패시터(C0)와 상기 제2 캐패시 터(C1)에 의해서 샘플링된 전하를 차징할 수 있다.
보다 상세하게는 상기 제2 영상 신호 샘플링단계(td9, 도 5b의 (e))에서 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)는 직렬로 연결되어 상기 제1 캐패시터(C0)는 상기 제1 영상 신호 샘플링단계(td7, 도 5b의 (d))에서 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)에 의해서 샘플링된 전하를 차징할 수 있다.
램핑(ramping) 단계(td11)에서 제2 스위치(12)는 턴 온 상태가 되고, 제1 스위치(12), 제3 스위치(14), 및 제4 스위치(18)는 턴 오프 상태가 될 수 있다.
상기 램핑(ramping) 단계(td11)에서 램프신호 발생기(미도시)를 인에이블시키는 램프 인에이블 신호(Ramp-EN)가 발생되는 경우(도 4의 "Ramping" 시점), 램프 신호(Vramp)는 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)를 통하여 상기 인버터(IV1)의 입력단자(A)에 입력되고, 상기 인버터(IV)의 입력단자(A)의 전압은 상기 램프신호(Vramp)를 따라 증가한다.
이때, 상기 인버터(IV1)는 상기 입력단자(A)의 전압에 기초하여 제1 전원전압(VDD) 또는 제2 전원전압(VSS)을 인버팅된 전압(Vout1)으로서 출력한다.
도 6은 본 발명의 실시 예에 따른 CDS 회로의 효과를 설명하기 위한 시뮬레이션 결과를 나타내는 도면이다. 도 1 내지 도 6을 참조하면, "G1"은 도 1의 인버터(IV)의 입력단자(AO)의 전압(VAO)이고, "G3"는 도 2의 인버터(IV1)의 입력단자(A)의 전압(VA)이다.
영상 신호샘플링 단계(t3 및 td7)에서 픽셀신호(Vin, 리셋 신호(Vres) 또는 영상신호(Vsig))가 400mV 일 경우, 도 1의 인버터(IV)의 입력단자(AO)의 전압(VAO)은 약 263mV이고, 도 2의 인버터(IV1)의 입력단자(A)의 전압(VA)은 약 329mV이다.
즉, 본 발명의 실시 예에 따른 CDS 회로(10)는 기생 캐패시터(Cp)로 인해서 유발되는 입력단자(A)의 전압(VA)의 전압강하를 줄일 수 있다. 그 결과 상기 CDS 회로(10)의 최종 출력은 증가되므로 신호대 잡음비율(SNR)은 커질 수 있는 효과가 있다.
도 7은 본 발명의 다른 실시 예에 다른 CDS 회로를 나타낸다. 도 7을 참조하면, CDS 회로(10')는 제1 캐패시터(C0'), 제2 캐패시터(C1'), 비교기(comp), 및 다수의 스위치들(S11' 내지 S41')을 포함할 수 있다.
즉, 상기 CDS 회로(10')는 도 3의 CDS 회로(10)와 비교하여 인버터(IV1) 대신에 비교기(comp)를 포함한다.
상기 CDS 회로(10')의 제1 캐패시터(C0'), 제2 캐패시터(C1'), 및 다수의 스위치들(12' 내지 18') 각각은 상기 CDS 회로(10)의 제1 캐패시터(C0), 제2 캐패시터(C1), 및 다수의 스위치들(12 내지 18)의 구성 및 동작과 동일 또는 유사하므로 이에 대한 상세한 설명은 생략한다.
상기 비교기(comp)는 제1 입력단자(A')의 전압과 기준전압(VREF)을 비교하고 비교결과(Vout11)를 출력할 수 있다.
상기 리셋 신호 샘플링단계, 홀딩(holding) 단계, 및 영상 신호 샘플링단계에서 상기 비교기(comp)의 제1 입력단자(A')의 전압은 다음의 수학식 3과 상응한 다.
|VA'| = Vin * (C0'' + C1'') / (C0'' + C1'' + Cp'') (여기서, 상기 |VA'|는 상기 비교기(comp)의 제1 입력단자(A') 전압의 크기, 상기 C0''은 제1 캐패시터(C0')의 캐패시턴스, 상기 C1''은 제2 캐패시터(C1')의 캐패시턴스, 및 상기 Cp''은 상기 비교기(comp)의 제1 입력단자(A')에 존재하는 기생 캐패시터(Cp')의 캐패시턴스이다.)
즉, 본 발명의 다른 실시 예에 따른 CDS 회로(10')에 의하면, 상기 리셋 신호 샘플링단계, 홀딩 단계, 및 영상 신호 샘플링단계에서 상기 제1 캐패시터(C0')와 상기 제2 캐패시터(C1')가 병렬로 연결됨으로써 기생 캐패시터(Cp')로 인해서 유발될 수 있는 전압강하의 영향을 최소화시킬 수 있다.
도 8은 본 발명의 실시 예에 따른 이미지 센서를 나타낸다. 도 2와 도 8을 참조하면, 상기 이미지 센서(100)는 로우 디코더(110), 픽셀 어레이(120), CDS 블록(130), 및 컬럼 디코더(140)를 포함할 수 있다.
상기 로우 디코더(110)는 로우 어드레스(미도시)를 수신하여 상기 픽셀 어레이(120)에 포함된 로우 라인들(미도시) 중에서 어느 하나를 선택하는 로우 선택신호(미도시)를 출력할 수 있다.
상기 픽셀 어레이(120)는 2차원 매트릭스 형태로 배열되는 다수의 픽셀들(미도시)을 포함하며, 상기 다수의 픽셀들 각각은 로우 선택신호에 기초하여 픽셀신호(Vin, 즉, 리셋 신호(Vres)와 영상신호(Vsig))를 출력할 수 있다.
상기 CDS 블록(또는, 아날로그-디지털 변환블록(ADC), 130)은 다수의 픽셀들(미도시)에서 출력되는 상기 리셋 신호(Vres)와 상기 영상신호(Vsig) 각각을 수신하여 상호 연관된 이중 샘플링 수행한다.
상기 CDS 블록(130)은 상기 다수의 픽셀들(미도시) 중에서 대응되는 픽셀에서 발생되는 리셋 신호(Vres)와 영상신호(Vsig)에 대한 상호 연관된 이중 샘플링 수행하는 다수의 CDS 회로(10 내지 1n)를 포함할 수 있다.
또는, 상기 CDS 블록(130)은 도 7의 CDS 회로(10')를 포함할 수 있다.
상기 다수의 CDS 회로(10 내지 1n)에 대한 상세한 설명은 도 3 내지 도 7을 통하여 상세히 설명하였으므로 이에 대한 상세한 설명은 생략하도록 한다.
상기 컬럼 디코더(140)는 컬럼 어드레스(미도시)를 수신하여 상기 픽셀 어레이(120)에 포함된 컬럼 라인들(미도시) 중에서 어느 하나를 선택하는 컬럼 선택신호(미도시)를 출력할 수 있다.
도 9는 본 발명의 실시 예에 따른 CDS 방법을 나타내는 흐름도이다. 도 3과 도 9를 참조하면, 리셋 신호 샘플링 단계(td3, 도 5a의 (b))에서 픽셀은 CDS 입력단자를 통하여 리셋신호(Vres)를 출력하고(S100), 다수의 스위치들(12 내지 18)은 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)를 상기 CDS 입력단자와 인버터(IV1)의 입력단자(A) 사이에 병렬로 접속시키고, 상기 인버터(IV)의 입력단자(A)와 상기 인버터(IV)의 출력단자(N5)를 접속시킨다(S120).
홀딩 단계(td5, 도 5a의 (c))에서 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)는 S120 단계의 결과 샘플링된 전하를 차징하고, 리셋 신호 샘플링 단 계(td7, 도 5a의 (d))에서 픽셀은 CDS 입력단자를 통하여 영상신호(Vsig)를 출력하고(S140), 다수의 스위치들(12 내지 18)은 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)를 상기 CDS 입력단자와 인버터(IV1)의 입력단자(A) 사이에 병렬로 접속시킨다(S160).
램핑 단계(td9, 도 5a의 (e))에서 램프신호발생기(미도시)는 램핑신호(Vramp)를 발생하고(S180), 다수의 스위치들(12 내지 18)은 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)를 상기 램핑신호(Vramp)가 입력되는 램프 입력단자와 상기 인버터(IV)의 입력단자(A) 사이에 직렬로 접속시킨다(S200).
상기 인버터(IV1)는 입력단자(A)의 전압을 인버팅하여 인버팅된 전압(Vout1)을 CDS 출력전압으로서 출력한다(S220).
도 10은 본 발명의 다른 실시 예에 따른 CDS 방법을 나타내는 흐름도이다. 도 7과 도 10을 참조하면, 리셋 신호 샘플링 단계(td3, 도 5a의 (b))에서 픽셀은 CDS 입력단자를 통하여 리셋신호(Vres)를 출력하고(S30), 다수의 스위치들(12' 내지 18')은 제1 캐패시터(C0')와 상기 제2 캐패시터(C1')를 상기 CDS 입력단자와 비교기(comp)의 제1 입력단자(A') 사이에 병렬로 접속시키고, 상기 제1 입력단자(A')와 상기 비교기(comp)의 출력단자(N5')를 접속시킨다(S32).
홀딩 단계(td5, 도 5a의 (c))에서 상기 제1 캐패시터(C0)와 상기 제2 캐패시터(C1)는 S220 단계의 결과 샘플링된 전하를 차징하고, 리셋 신호 샘플링 단계(td7, 도 5a의 (d))에서 픽셀은 CDS 입력단자를 통하여 영상신호(Vsig)를 출력하고(S34), 다수의 스위치들(12' 내지 18')은 제1 캐패시터(C0')와 상기 제2 캐패시 터(C1')를 상기 CDS 입력단자와 비교기(comp)의 제1 입력단자(A') 사이에 병렬로 접속시킨다(S36).
램핑 단계(td9, 도 5a의 (e))에서 램프신호발생기(미도시)는 램핑신호(Vramp)를 발생하고(S38), 다수의 스위치들(12' 내지 18')은 제1 캐패시터(C0')와 상기 제2 캐패시터(C1')를 상기 램핑신호(Vramp)가 입력되는 램프 입력단자와 상기 비교기(comp)의 제1 입력단자(A') 사이에 직렬로 접속시킨다(S40).
상기 비교기(comp)는 제1 입력단자(A')의 전압과 비교전압(VREF)을 비교하고 비교결과(Vout11)를 CDS 출력전압으로서 출력한다(S42).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 비교 예에 따른 CDS 회로를 나타낸다.
도 2는 도 1의 CDS 회로의 동작 타이밍도이다.
도 3은 본 발명의 실시 예에 다른 CDS 회로를 나타낸다.
도 4는 도 3의 CDS 회로의 동작 타이밍도이다.
도 5a와 도 5b는 도 3의 CDS 회로의 동작에 따른 스위치들의 배열을 나타낸다.
도 6은 본 발명의 실시 예에 다른 CDS 회로의 효과를 설명하기 위한 시뮬레이션 결과를 나타낸다.
도 7은 본 발명의 다른 실시 예에 다른 CDS 회로를 나타낸다.
도 8은 본 발명의 실시 예에 다른 이미지 센서를 나타낸다.
도 9는 본 발명의 실시 예에 따른 CDS 방법을 나타내는 흐름도이다.
도 10은 본 발명의 다른 실시 예에 따른 CDS 방법을 나타내는 흐름도이다.

Claims (12)

  1. 리셋신호와 영상신호를 수신하는 제1 캐패시터;
    램프신호를 수신하는 제2 캐패시터;
    제1 입력단자 및 제1 출력단자를 포함하는 인버터; 및
    리셋신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 리셋신호가 입력되는 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키고, 상기 제1 입력단자와 상기 제2 출력단자를 접속시키기 위하여 배열되고,
    영상신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키기 위하여 배열되고,
    램핑 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 램프신호가 입력되는 램프 입력단자와 상기 제1 입력단자 사이에 직렬로 접속시키기 위하여 배열되는 스위치들을 포함하는 CDS 회로.
  2. 리셋신호와 영상신호를 수신하는 제1 캐패시터;
    램프신호를 수신하는 제2 캐패시터;
    제1 입력단자, 제2 입력단자, 및 출력단자를 포함하는 비교기; 및
    리셋신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 리셋신호가 입력되는 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키고, 상기 제1 입력단자와 상기 비교기의 출력단자를 접속시키기 위하여 배열되 고,
    영상신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키기 위하여 배열되고,
    램핑 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 램프신호가 입력되는 램프 입력단자와 상기 제1 입력단자 사이에 직렬로 접속시키기 위하여 배열되는 스위치들을 포함하는 CDS 회로.
  3. 제2항에 있어서, 상기 비교기는,
    상기 제1 입력단자로 입력되는 제1 입력신호 및 상기 제2 입력단자로 입력되는 기준신호를 비교하고 비교결과를 상기 출력단자로 출력하는 CDS 회로.
  4. 제1항 또는 제2항에 있어서, 상기 CDS 회로는,
    각각이 상기 스위치들 중에서 대응되는 스위치를 스위칭시키기 위한 복수의 스위칭 신호들을 출력하는 컨트롤러를 더 포함하는 CDS 회로.
  5. 제1항 또는 제2항에 있어서, 상기 제1 캐패시터는,
    제1 노드와 상기 제1 입력단자 사이에 접속되고,
    상기 제2 캐패시터는,
    상기 제1 노드와 제2 노드 사이에 접속되고
    상기 스위치들은,
    상기 CDS 입력단자와 상기 제1 노드 사이에 접속된 제1 스위치;
    상기 제1 입력단자와 상기 제1 출력단자 사이에 접속된 제2 스위치;
    램프 입력단자와 상기 제2 노드 사이에 접속된 제3 스위치; 및
    상기 제2 노드와 상기 제1 입력노드 사이에 접속된 제4 스위치를 포함하는 CDS 회로.
  6. 제5항에 있어서, 상기 리셋신호 샘플링 단계에서의 상기 제1 스위치, 제2 스위치, 및 제4 스위치는 각각 턴 온 상태이고,
    상기 영상신호 샘플링 단계의 제1 영상신호 샘플링 단계에서 상기 제1 스위치 및 상기 제4 스위치는 각각 턴 온 상태이고,
    상기 영상신호 샘플링 단계의 제2 영상신호 샘플링 단계에서 상기 제1 스위치 및 상기 제3 스위치는 각각 턴 온 상태이고,
    상기 램핑 단계에서의 상기 제3 스위치는 턴 온 상태인 CDS 회로.
  7. 제1항 또는 제2항에 있어서, 상기 CDS 회로는 이미지 센서의 아날로그-디지털 변환기에 구현되는 CDS 회로.
  8. 다수의 픽셀들을 포함하며, 각 픽셀에서 발생되는 리셋 신호와 영상 신호를 출력하는 픽셀 어레이; 및
    상기 리셋 신호와 상기 영상 신호 각각을 수신하여 상호 연관된 이중 샘플링 수행하는 CDS 회로를 포함하며,
    상기 CDS 회로는,
    상기 리셋 신호와 상기 영상 신호를 수신하는 제1 캐패시터;
    램프신호를 수신하는 제2 캐패시터;
    제1 입력단자 및 제1 출력단자를 포함하며, 상기 제1 입력단자의 전압에 기초하여 아날로그-디지털 변환을 수행하는 출력부; 및
    리셋영상신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 리셋신호가 입력되는 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키고, 상기 제1 입력단자와 상기 제2 출력단자를 접속시키기 위하여 배열되고,
    영상신호 샘플링 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 상기 영상신호가 입력되는 상기 CDS 입력단자와 상기 제1 입력단자 사이에 병렬로 접속시키기 위하여 배열되고,
    램핑 단계에서 상기 제1 캐패시터와 상기 제2 캐패시터를 램프신호가 입력되는 램프 입력단자와 상기 제1 입력단자 사이에 직렬로 접속시키기 위하여 배열되는 스위치들을 포함하는 이미지 센서.
  9. 제8항에 있어서, 상기 출력부는,
    상기 제1 입력단자 및 상기 제1 출력단자를 포함하고 상기 제1 입력단자의 전압을 인버팅하고 인버팅된 전압을 상기 제1 출력단자로 출력하는 인버터 또는 상기 제1 입력단자, 제2 입력단자를 포함하고 상기 제1 입력단자의 전압과 비교전압 을 비교하고 비교결과를 상기 제1 출력단자로 출력하는 비교기를 포함하는 이미지 센서.
  10. 제8에 있어서, 상기 CDS 회로는,
    각각이 상기 스위치들 중에서 대응되는 스위치를 스위칭시키기 위한 복수의 스위칭 신호들을 출력하는 컨트롤러를 더 포함하는 이미지 센서.
  11. 제8항에 있어서, 상기 제1 캐패시터는,
    제1 노드와 상기 제1 입력단자 사이에 접속되고,
    상기 제2 캐패시터는,
    상기 제1 노드와 제2 노드 사이에 접속되고
    상기 스위치들은,
    상기 CDS 입력단자와 상기 제1 노드 사이에 접속된 제1 스위치;
    상기 제1 입력단자와 상기 제1 출력단자 사이에 접속된 제2 스위치;
    램프 입력단자와 상기 제2 노드 사이에 접속된 제3 스위치; 및
    상기 제2 노드와 상기 제1 입력노드 사이에 접속된 제4 스위치를 포함하는 이미지 센서.
  12. 제11항에 있어서, 상기 리셋신호 샘플링 단계에서의 상기 제1 스위치, 제2 스위치, 및 제4 스위치는 각각 턴 온 상태이고,
    상기 영상신호 샘플링 단계의 제1 영상신호 샘플링 단계에서 상기 제1 스위치 및 상기 제4 스위치는 각각 턴 온 상태이고,
    상기 영상신호 샘플링 단계의 제2 영상신호 샘플링 단계에서 상기 제1 스위치 및 상기 제3 스위치는 각각 턴 온 상태이고,
    상기 램핑 단계에서의 상기 제3 스위치는 턴 온 상태인 이미지 센서.
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