KR20120058337A - Ｃｄｓ 회로, 이의 동작 방법, 및 이를 포함하는 장치들 - Google Patents

Ｃｄｓ 회로, 이의 동작 방법, 및 이를 포함하는 장치들 Download PDF

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Abstract

CDS 회로가 개시된다. 상기 CDS 회로는 용량 분배(capacitive dividing)를이용하여 픽셀 신호와 램프 신호 각각을 압축하고 압축된 픽셀 신호와 압축된 램프 신호를 출력하는 신호 압축기와, 상기 압축된 픽셀 신호와 상기 압축된 램프 신호를 비교하고 비교 결과에 상응하는 비교 신호를 출력하는 비교기를 포함한다.

Description

ＣＤＳ 회로, 이의 동작 방법, 및 이를 포함하는 장치들{CDS circuit, method thereof and devices having the same}
본 발명의 개념에 따른 실시 예에는 이미지 센서에 관한 것으로, 특히 입력 범위의 한계를 극복하기 위한 CDS 회로, 이의 동작 방법, 및 이를 포함하는 장치들에 관한 것이다.
이미지 센서는 광학 이미지 신호를 전기적인 이미지 신호로 변환하는 장치이다. 상기 이미지 센서는 고정 패턴 잡음(Fixed Pattern Noise; FPN)과 리셋 노이즈를 줄이기 위해 CDS(Correlated Double Sampling) 회로를 포함한다. 상기 CDS 회로는 고품질의 이미지를 얻기 위해 넓은 입력 범위를 가져야한다.
본 발명이 이루고자 하는 기술적 과제는 입력 범위의 한계를 극복하기 위한 CDS 회로, 이의 동작 방법, 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 CDS 회로는 용량 분배(capacitive dividing)를 이용하여 픽셀 신호와 램프 신호 각각을 압축하고 압축된 픽셀 신호와 압축된 램프 신호를 출력하는 신호 압축기와, 상기 압축된 픽셀 신호와 상기 압축된 램프 신호를 비교하고 비교 결과에 상응하는 비교 신호를 출력하는 비교기를 포함한다.
실시 예에 따라 상기 신호 압축기는 복수의 제1커패시터들과, 복수의 제2커패시터들과, 스위치 제어 신호에 응답하여, 상기 픽셀 신호를 압축하기 위해 픽셀 신호 출력 노드와 접지 사이에 상기 복수의 제1커패시터들을 직렬로 접속시키고, 상기 램프 신호를 압축하기 위해 램프 신호 출력 노드와 상기 접지 사이에 상기 복수의 제2커패시터들을 직렬로 접속시키기 위한 스위치 배열을 포함한다.
상기 복수의 제1커패시터들은 상기 픽셀 신호 출력 노드와 상기 비교기의 제1입력 노드 사이에 접속된 제1커패시터와, 일단이 상기 접지에 접속된 제2커패시터를 포함한다.
상기 복수의 제2커패시터들은 상기 램프 신호 출력 노드와 상기 비교기의 제2입력 노드 사이에 접속된 제3커패시터와 일단이 상기 접지에 접속된 제4커패시터를 포함한다.
상기 스위치 배열은 상기 제1입력 노드와 상기 제2커패시터의 타단 사이에 접속되고, 상기 스위치 제어 신호에 응답하여 스위칭되는 제1스위치와, 상기 제2입력 노드와 상기 제4커패시터의 타단 사이에 접속되고, 상기 스위치 제어 신호에 응답하여 스위칭되는 제2스위치를 포함한다.
다른 실시 예에 따라, 상기 신호 압축기는 복수의 제1커패시터들과, 복수의 제2커패시터들과, 스위치 제어 신호에 응답하여 상기 픽셀 신호를 압축하기 위해 픽셀 신호 출력 노드와 접지 사이에 상기 복수의 제1커패시터들을 직렬로 접속시키고, 상기 램프 신호를 압축하기 위해 램프 신호 출력 노드와 상기 접지 사이에 상기 복수의 제2커패시터들을 직렬로 접속시키거나, 또는 상기 스위칭 제어 신호에 응답하여 상기 픽셀 신호 출력 노드와 상기 비교기의 제1입력 노드 사이에 상기 복수의 제1커패시터들을 병렬로 접속시키고, 상기 램프 신호 출력 노드와 상기 비교기의 제2입력 노드 사이에 상기 복수의 제2커패시터들을 병렬로 접속시키는 스위치 배열을 포함한다.
상기 복수의 제1커패시터들은 상기 픽셀 신호 출력 노드와 상기 제1입력 노드 사이에 접속된 제1커패시터와, 일단이 상기 제1입력 노드와 접속된 제2커패시터를 포함한다.
상기 복수의 제2커패시터들은 상기 램프 신호 출력 노드와 상기 제2입력 노드 사이에 접속된 제3커패시터와, 일단이 상기 제2입력 노드와 접속된 제4커패시터를 포함한다.
상기 스위치 배열은 제2커패시터의 타단을 경유하여 상기 픽셀 신호 출력 노드와 상기 접지 사이에 직렬로 접속된 제1스위치와 제2스위치, 및 상기 제4커패시터의 타단을 경유하여 상기 램프 신호 출력 노드와 상기 접지 사이에 직렬로 접속된 제3스위치와 제4스위치를 포함한다.
본 발명의 실시 예에 따른 이미지 센서는 픽셀 신호를 출력하는 픽셀과, 램프 신호를 생성하는 램프 신호 생성기와, 용량 분배를 이용하여 상기 픽셀 신호와 상기 램프 신호 각각을 압축하고 압축된 픽셀 신호와 압축된 램프 신호를 출력하는 신호 압축기와, 상기 압축된 픽셀 신호와 상기 압축된 램프 신호를 비교하고 비교 결과에 상응하는 비교 신호를 출력하는 비교기를 포함한다.
본 발명의 실시 예에 따른 이미지 센싱 시스템은 상기 이미지 센서와 상기 이미지 센서를 제어하는 디지털 신호 프로세서를 포함한다.
본 발명의 실시 예에 따른 CDS 회로의 동작 방법은 신호 압축기가 용량 분배를 이용하여 픽셀 신호와 램프 신호 각각을 압축하여 압축된 픽셀 신호와 압축된 램프 신호를 출력하는 단계와 비교기가 상기 압축된 픽셀 신호와 상기 압축된 램프 신호를 비교하고 비교 결과에 상응하는 비교 신호를 출력하는 단계를 포함한다.
본 발명의 실시 예에 따른 CDS 회로는 용량 분배를 이용하여 픽셀 신호와 램프 신호 각각을 분배하여 상기 픽셀 신호와 상기 램프 신호를 압축함으로써, 넓은 입력 범위를 가질 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 이미지 센싱 시스템의 개략적인 블락도를 나타낸다.
도 2는 도 1에 도시된 이미지 센서를 보다 구체적으로 나타내는 블락도이다.
도 3은 도 2에 도시된 CDS 회로의 일 실시 예를 나타낸다.
도 4는 도 3의 CDS 회로의 동작을 설명하기 위한 그래프이다.
도 5는 도 2에 도시된 CDS 회로의 다른 실시 예를 나타낸다.
도 6은 본 발명의 실시 예에 따른 이미지 센서의 시뮬레이션 결과를 나타내는 그래프이다.
도 7은 본 발명의 실시 예에 따른 CDS 회로의 동작 방법을 설명하기 위한 플로우차트이다.
도 8은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 다른 이미지 센싱 시스템의 개략적인 블락도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 이미지 센싱 시스템의 개략적인 블락도를 나타내며, 도 2는 도 1에 도시된 이미지 센서를 보다 구체적으로 나타내는 블락도이다.
도 1 내지 도 2를 참조하면, 이미지 센싱 시스템(1)은 이미지 센서(100)와 디지털 신호 프로세서(200)를 포함한다.
이미지 센싱 시스템(1)은 디지털 신호 프로세서(200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 디지털 신호 프로세서(200)는 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(Display Unit, 300)에 출력할 수 있다. 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 디스플레이 유닛(300)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.
디지털 신호 프로세서(200)는 카메라 컨트롤(210), 이미지 신호 프로세서(220) 및 PC I/F(230)를 포함한다. 카메라 컨트롤(210)은 제어 레지스터 블락(175)을 제어한다. 카메라 컨트롤(210)은 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 제어 레지스터 블락(175)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이미지 신호 프로세서(220)는 버퍼(190)의 출력 신호인 이미지 데이터를 입력받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.
이미지 신호 프로세서(220)는 도 1에서는 디지털 신호 프로세서(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, 이미지 신호 프로세서(220)는 이미지 센서(100) 내부에 위치할 수도 있다.
이미지 센서(100)는 픽셀 어레이(pixel array, 110), 로우 드라이버(Row Driver, 120), 아날로그 디지털 컨버터(Analog Digital Converter; 이하 ADC, 130), 램프 생성기(Ramp Generator, 155) 및 타이밍 제너레이터(Timing Generator, 165), 제어 레지스터 블락(Control Register Block, 175) 및 버퍼(Buffer, 190)를 포함한다.
픽셀 어레이(110)는 각각이 복수의 행(row) 라인들 및 복수의 컬럼(column) 라인들과 접속되는 매트릭스 형태의 복수의 픽셀들(예컨대, 111)을 포함할 수 있다.
픽셀(111)은 레드(red) 파장 영역의 빛을 통과시키는 레드 필터, 그린(green) 파장 영역의 빛을 통과시키는 그린 필터, 및 블루(blue) 파장 영역의 빛을 통과시키는 블루 필터를 포함할 수 있다.
실시 예에 따라, 픽셀(111)은 사이언(cyan) 필터, 마젠타(magenta) 필터, 및 엘로우(yellow) 필터를 포함할 수 있다.
픽셀(111)은 복수의 트랜지스터들과 광 감지 소자(예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode))를 포함한다. 복수의 픽셀(111)들 각각은 상기 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 이미지 신호를 생성한다.
타이밍 제너레이터(165)는 로우 드라이버(120), ADC(130) 및 램프 신호 생성기(155) 각각에 제어 신호를 출력하여 로우 드라이버(120), ADC(130) 및 램프 신호 생성기(155)의 동작을 제어할 수 있다. 제어 레지스터 블락(175)은 램프 신호 생성기(155), 타이밍 제너레이터(165) 및 버퍼(190) 각각에 제어 신호를 출력하여 동작을 제어할 수 있다. 제어 레지스터 블락(175)은 카메라 컨트롤(210)의 제어를 받아 동작한다.
로우 드라이버(120)는 픽셀 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 즉,로우 드라이버(120)는 타이밍 제너레이터(165)에서 생성된 행 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다. 그리고, 픽셀 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 리셋 신호와 이미지 신호를 ADC(130)로 출력한다.
ADC(130)는 복수의 상관 이중 샘플링(Correlated Double Sampling) 회로들 (이하 CDS 회로들, 예컨대, 140), 복수의 카운터들(예컨대, 170), 복수의 메모리들(예컨대, 180), 컬럼 디코더(181), 및 센스 엠프(183)를 포함한다.
도 3은 도 2에 도시된 CDS 회로의 일 실시 예를 나타내며, 도 4는 도 3의 CDS 회로의 동작을 설명하기 위한 그래프이다.
도 1 내지 도 4를 참조하면, CDS 회로(140)는 픽셀(111)로부터 출력되는 픽셀 신호(예컨대, 리셋 신호(Rst) 또는 이미지 신호(Sig))와 램프 신호(Ramp)를 압축하여 압축된 픽셀 신호(예컨대 압축된 이미지 신호(Sig'), 또는 압축된 리셋 신호(미도시))와 압축된 램프 신호를 비교하고 비교 결과에 상응하는 비교 신호(Comp)를 출력한다.
본 발명의 실시 예에 따른 CDS 회로(140-1)는 신호 압축기(150-1)와 비교기(160)를 포함한다. 도 3에 도시된 CDS 회로(140-1)와 신호 압축기(150-1) 각각은 도 2에 도시된 CDS 회로(140)와 신호 압축기(150) 각각의 일실시 예를 나타낸다.
신호 압축기(150-1)는 용량 분배(capacitive dividing)를 이용하여 픽셀 신호(예컨대, 이미지 신호(Sig) 또는 리셋 신호(Rst))와 램프 신호(Ramp) 각각을 압축하고 압축된 픽셀 신호와 압축된 램프 신호를 출력한다.
신호 압축기(150-1)는 복수의 제1커패시터들(C1과 C2), 복수의 제2커패시터들(C3과 C4), 및 스위치 배열(SW1과 SW2)을 포함한다.
복수의 제1커패시터들(C1과 C2)은 비교기(160)의 오프셋과 픽셀 리셋 레벨 변화 보정을 위해 픽셀 신호 출력 노드(IP)와 제1입력 노드(INN) 사이에 접속된 제1커패시터(C1)와, 용량 분배를 위해 일단이 상기 접지에 접속된 제2커패시터(C2)를 포함한다.
픽셀 신호(Pixel)는 리셋 신호(Rst) 또는 이미지 신호(Sig)이다.
복수의 제2커패시터들(C3과 C4)은 비교기(160)의 오프셋과 램프 레벨 변화 보정을 위해 램프 신호 출력 노드(IR)와 제2입력 노드(INP) 사이에 접속된 제3커패시터(C3)와, 용량 분배를 위해 일단이 상기 접지에 접속된 제4커패시터(C4)를 포함한다.
스위치 제어 신호(SW)에 응답하여, 스위치 배열(SW1과 SW2)은 픽셀 신호(Pixel)를 압축하기 위해 픽셀 신호 출력 노드(IP)와 상기 접지 사이에 복수의 제1커패시터들(C1과 C2)을 직렬로 접속시키고, 램프 신호(Ramp)를 압축하기 위해 램프 신호 출력 노드(IR)와 상기 접지 사이에 상기 복수의 제2커패시터들(C3과 C4)을 직렬로 접속시키거나, 또는 픽셀 신호 출력 노드(IP)와 상기 접지로부터 복수의 제1커패시터들(C1과 C2)을 분리시키고, 램프 신호 출력 노드(IR)와 상기 접지로부터 복수의 제2커패시터들(C3과 C4)을 분리시킨다.
스위치 배열(SW1과 SW2)은 비교기(160)의 제1입력 노드(INN)와 제2커패시터(C2)의 타단 사이에 접속되고, 스위치 제어 신호(SW)에 응답하여 온/오프되는 제1스위치(SW1)와, 비교기(160)의 제2입력 노드(INP)와 제4커패시터(C4)의 타단 사이에 접속되고, 스위치 제어 신호(SW)에 응답하여 온/오프되는 제2스위치(SW2)를 포함한다.
스위치 제어 신호(SW)는 타이밍 제너레이터(165)에 의해 생성될 수 있다.
픽셀 신호(예컨대, 이미지 신호(Sig))의 레벨(L1)과 램프 신호(Ramp)의 기울기(G1)가 비교기(160)의 입력 범위(COMP INPUT RANGE)를 벗어날 때, 비교기(160)는 동작할 수 없다. 따라서 픽셀 신호(예컨대, 이미지 신호(Sig))와 램프 신호(Ramp))는 비교기(160)의 입력 범위 내에서 동작하기 위해 압축된다.
제1스위치(SW1)가 턴 온될 때, 픽셀 신호(예컨대, 이미지 신호(Sig))의 레벨(L1)은 용량 분배에 따라 C1/(C1+C2)만큼 감소한다. 따라서 압축된 픽셀 신호(예컨대, 압축된 이미지 신호(Sig'))의 레벨(L2)은 C1*L1/(C1+C2)이다.
유사하게, 제2스위치(SW2)가 턴 온될 때, 램프 신호의 기울기(G1)는 용량 분배에 따라 C3/(C3+C4)만큼 감소한다. 따라서 압축된 램프 신호(예컨대, 압축된 램프 신호(Rst'))의 기울기(G2)은 C3*G1/(C3+C4)이다.
따라서 압축된 픽셀 신호(예컨대, 압축된 이미지 신호(Sig'))의 레벨(L2)과 압축된 램프 신호의 기울기(G2)는 비교기(160)의 입력 범위 내에 속하게 되므로, 비교기(160)는 압축된 픽셀 신호와 압축된 램프 신호를 비교할 수 있고 비교 결과에 상응하는 비교 신호(Comp)를 출력할 수 있다.
도 4를 참조하면, 압축 전의 비교 신호(Comp)와 압축 후의 비교 신호(Comp)는 같다.
픽셀(111)로부터 출력되는 픽셀 신호(예컨대, 이미지 신호(Sig) 또는 리셋 신호(Rst))는 아날로그 이득(gain)에 의해 증폭될 수 있다. 아날로그 이득(gain)은 디지털 신호 프로세서(200)에 의해 제어된다. 일반적으로 주변의 빛이 어두울 때, 높은 아날로그 이득이 요구된다. 이 때, 픽셀 신호(예컨대, 이미지 신호(Sig) 또는 리셋 신호(Rst))의 범위와 램프 신호(Ramp)의 범위는 비교기(160)의 입력 범위(COMP INPUT RANGE)이내이다.
아날로그 이득(gain)이 하이(예컨대, x16)일 때, 제1스위치(SW1)와 제2스위치(SW2)는 SNR(signal to noise ratio) 감소를 방지하기 위해 턴 오프된다.
따라서, 아날로그 이득(gain)이 하이일 때, 픽셀 신호(예컨대, 이미지 신호(Sig) 또는 리셋 신호(Rst))와 램프 신호(Ramp)는 압축되지 않아, SNR이 감소되지 않는다.
도 5는 도 2에 도시된 CDS 회로의 다른 실시 예를 나타낸다.
도 1과 도 2 및 도 4와 도 5를 참조하면, 본 발명의 실시 예에 따른 CDS 회로(140-2)는 신호 압축기(150-2)와 비교기(160)를 포함한다. 도 5에 도시된 CDS 회로(140-2)와 신호 압축기(150-2) 각각은 도 2에 도시된 CDS 회로(140)와 신호 압축기(150) 각각의 다른 실시 예를 나타낸다. 도 4는 도 3의 CDS 회로의 동작을 설명하기 위한 그래프이나, 도 5의 CDS 회로의 동작을 설명하기 위한 그래프로 이해될 수 있다.
신호 압축기(150-2)는 복수의 제1커패시터들(C5과 C6), 복수의 제2커패시터들(C7과 C8), 및 스위치 배열(SW3, SW4, SW5, 및 SW6)을 포함한다.
복수의 제1커패시터들(C5과 C6)은 제5커패시터(C5)와 제6커패시터(C6)를 포함한다.
제5커패시터(C5)는 비교기(160)의 오프셋과 픽셀 리셋 레벨 변화 보정을 위해 픽셀 신호 출력 노드(IP2)와 비교기(160)의 제1입력 노드(INN2) 사이에 접속된다.
제6커패시터(C6)는 픽셀 신호의 용량 분배를 위해 일단이 비교기(160)의 제1입력 노드(INN2)와 접속된다.
복수의 제2커패시터들(C7과 C8)은 제7커패시터(C7)와 제8커패시터(C8)를 포함한다.
제7커패시터(C7)는 비교기(160)의 오프셋과 램프 레벨 변화 보정을 위해 램프 신호 출력 노드(IR2)와 비교기(160)의 제2입력 노드(INP2) 사이에 접속된다.
제8커패시터(C8)는 용량 분배를 위해 일단이 비교기(160)의 제2입력 노드(INP2)와 접속된 제8커패시터(C8)를 포함한다.
스위치 제어 신호(SW)와 상보 스위치 제어 신호(SWB)에 응답하여, 예컨대, 스위치 제어 신호(SW)가 하이일 때, 스위치 배열(SW3, SW4, SW5, 및 SW6)은 픽셀 신호(Pixel)를 압축하기 위해 픽셀 신호 출력 노드(IP2)와 접지 사이에 복수의 제1커패시터들(C5과 C6)을 직렬로 접속시키고, 램프 신호(Ramp)를 압축하기 위해 램프 신호 출력 노드(IR2)와 상기 접지 사이에 복수의 제2커패시터들(C7과 C8)을 직렬로 접속시킨다.
스위치 제어 신호(SW)와 상기 스위치 제어 신호(SWB)에 응답하여, 예컨대, 스위치 제어 신호(SW)가 로우일 때, 스위치 배열(SW3, SW4, SW5, 및 SW6)은 상기 픽셀 신호 출력 노드(IP2)와 비교기(160)의 제1입력 노드(INN2) 사이에 복수의 제1커패시터들(C5과 C6)을 병렬로 접속시키고, 램프 신호 출력 노드(IR2)와 비교기(160)의 제2입력 노드(INP2) 사이에 복수의 제2커패시터들(C7과 C8)을 병렬로 접속시킨다.
복수의 스위치들(SW3, SW4, SW5, 및 SW6)은 NMOS 트랜지스터로 구현될 수 있다.
제3스위치(SW3)는 픽셀 신호 출력 노드(IP2)와 제6커패시터(C6)의 타단 사이에 접속되고, 스위치 제어 신호(SW)에 의해 온/오프된다.
제4스위치(SW4)는 상기 접지와 제6커패시터(C6)의 타단 사이에 접속되고, 상보 스위치 제어 신호(SWB)에 의해 온/오프된다.
제5스위치(SW5)는 램프 신호 출력 노드(IR2)와 제8커패시터(C8)의 타단 사이에 접속되고, 스위치 제어 신호(SW)에 의해 온/오프된다.
제6스위치(SW6)는 상기 접지와 제8커패시터(C8)의 타단 사이에 접속되고, 상보 스위치 제어 신호(SWB)에 의해 온/오프된다.
픽셀 신호(Pixel)는 이미지 신호(Sig), 또는 리셋 신호(Rst)이다.
제3스위치(SW3)가 턴 오프되고, 제4스위치(SW4)가 턴 온될 때, 픽셀 신호(예컨대, 이미지 신호(Sig))의 레벨(L1)은 용량 분배에 따라 C5/(C5+C6)만큼 감소한다. 따라서 압축된 픽셀 신호(예컨대, 압축된 이미지 신호(Sig'))의 레벨(L2)은 C5*L1/(C5+C6)이다.
유사하게, 제5스위치(SW5)가 턴 오프되고, 제6스위치(SW6)가 턴 온될 때, 램프 신호의 기울기(G1)는 용량 분배에 의해 C7/(C7+C8)만큼 감소한다. 따라서 압축된 램프 신호(예컨대, 압축된 램프 신호(Rst'))의 기울기(G2)은 C7*G1/(C7+C8)이다.
따라서 압축된 픽셀 신호(예컨대, 압축된 이미지 신호(Sig'))의 레벨(L2)과 압축된 램프 신호의 기울기(G2)는 비교기(160)의 입력 범위(COMP INPUT RANGE) 내에 속하게 되므로, 비교기(160)는 압축된 픽셀 신호와 압축된 램프 신호를 비교할 수 있고 비교 결과에 상응하는 비교 신호(Comp)를 출력할 수 있다.
아날로그 이득(gain)이 하이(예컨대, x16)일 때, 제4스위치(SW4)와 제6스위치(SW6)는 SNR(signal to noise ratio) 감소를 방지하기 위해 턴 오프된다. 동시에 제3스위치(SW3)와 제5스위치(SW5)는 턴 온된다.
따라서, 아날로그 이득(gain)이 하이일 때, 제5커패시터(C5)와 제6커패시터(C6)는 병렬로 접속되므로, 비교기(160)의 오프셋과 픽셀 리셋 레벨 변화 보정을 위한 커패시터의 값은 (C5+C6)이 된다. 마찬가지로, 제7커패시터(C7)와 제8커패시터(C8)도 병렬로 접속되므로, 비교기(160)의 오프셋과 램프 레벨 변화 보정을 위 커패시터의 값은 (C7+C8)이 된다. 이는 기생 커패시턴스(parasitic capacitance)의 값을 상대적으로 작게 하는 효과가 있다. 또한, 픽셀 신호(이미지 신호(Sig) 또는 리셋 신호(Rst))와 램프 신호(ramp)는 압축되지 않아, SNR이 감소되지 않는다.
비교 신호(Comp)는 외부 빛의 조도에 따라 달라지는 이미지 신호(Sig)와 리셋 신호(Rst)의 차이 값에 해당할 수 있다. 비교기(160)는 이미지 신호(Sig)와 리셋 신호(Rst)의 차이를 출력하기 위하여 램프 신호(Ramp)를 이용하여, 이미지 신호(Sig)와 리셋 신호(Rst)의 차이를 픽업(pick-up)하고 램프 신호의 기울기에 따라 비교 신호(Comp)를 출력할 수 있다. 램프 생성기(155)는 타이밍 제너레이터(165)에서 발생된 제어신호에 기초해 동작할 수 있다.
카운터(170)는 비교기(160)의 출력단에 연결되며, 타이밍 제너레이터(165)로부터 입력되는 클락(CNT_CLK)에 따라 비교 신호(Comp)를 카운팅하여 디지털 신호로 출력한다.
이때, 클락(CNT_CLK)은 상기 타이밍 제너레이터(165)에서 발생된 카운터 제어 신호에 기초하여, 카운터(170) 내부 또는 타이밍 제너레이터(165) 내부에 위치한 카운터 컨트롤러(미도시)에 의해 발생될 수 있다.
이때, 카운터(170)는 업/다운 카운터(Up/Down Counter) 또는, 비트-와이즈 카운터(Bit-wise Inversion Counter)로 구현될 수 있다.
실시 예에 따라 카운터(170)는 이미지 신호(Sig)와 램프 신호(Ramp)의 차이의 비교 신호(B)를 카운팅한 값에서 리셋 신호(Rst)와 램프 신호(Ramp)의 차이의 비교 신호(A)를 카운팅한 값을 뺀 카운팅 값을 디지털 신호로 출력할 수 있다.
메모리(180)는 타이밍 제너레이터(165)에서 발생된 제어신호에 기초하여, 메모리(180) 내부 또는 타이밍 제너레이터(165) 내부에 위치한 메모리 컨트롤러(미도시)에 의해 발생된 메모리 제어 신호에 따라 동작할 수 있으며, 메모리(180)는 SRAM으로 구현될 수 있다.
메모리(180)는 카운터(170)로부터 출력되는 디지털 신호를 저장한다. 복수의 메모리들에 저장된 디지털 신호들은 컬럼 디코더(181)의 제어 하에 어느 하나의 디지털 신호가 센스 엠프(183)에 의해 증폭되어 이미지 데이터로서 출력된다.
버퍼(190)는 ADC(130)로부터 출력되는 이미지 데이터를 임시로 저장하고 이미지 데이터를 디지털 신호 프로세서(200)로 전송한다.
도 6은 본 발명의 실시 예에 따른 이미지 센서의 시뮬레이션 결과를 나타내는 그래프이다.
도 1 내지 도 6을 참조하면, 이상적인 카운터(170)의 출력 값, 용량 분배를 사용하지 않은 카운터(170)의 출력 값, 및 용량 분배에 따른 카운터(170)의 출력 값은 모두 같다. 즉, 이는 픽셀 신호(이미지 신호(Sig) 또는 리셋 신호(Rst))와 램프 신호(Rst)는 압축되더라도, 압축된 픽셀 신호(Sig')와 압축된 램프 신호를 이용한 카운터(170)의 출력 값과 압축되지 않은 픽셀 신호(Sig)와 램프 신호를 이용한 카운터(170)의 출력 값은 같음을 의미한다.
도 7은 본 발명의 실시 예에 따른 CDS 회로의 동작 방법을 설명하기 위한 플로우차트이다.
도 1 내지 도 7을 참조하면, 신호 압축기(150)가 용량 분배를 이용하여 픽셀 신호(Pixel)와 램프 신호(Ramp) 각각을 압축하여 압축된 픽셀 신호와 압축된 램프 신호를 출력한다(S10).
픽셀 신호(Pixel)는 이미지 신호(Sig) 또는 리셋 신호(Rst)이다.
실시 예에 따라, 아날로그 이득(gain)이 하이(예컨대, x16)일 때, SNR 감소를 방지하기 위해 픽셀 신호(Pixel)와 램프 신호(Ramp)는 압축되지 않을 수 있다.
비교기(160)가 상기 압축된 픽셀 신호와 상기 압축된 램프 신호를 비교하고 비교 결과에 상응하는 비교 신호를 출력한다(S20).
도 8은 본 발명의 실시 예에 따른 이미지 센서를 포함하는 다른 이미지 센싱 시스템의 개략적인 블락도를 나타낸다.
도 8을 참조하면, 이미지 센싱 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, 또는 스마트 폰으로 구현될 수 있다.
이미지 센싱 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.
어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다. 이미지 센서(1040)는 도 1 내지 도 7에서 설명한 이미지 센서(100)를 나타낸다.
어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.
이미지 센싱 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 이미지 센싱 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
이미지 센싱 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 이미지 센싱 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1 ; 이미지 센싱 시스템 165 ; 타이밍 제너레이터
100 ; 이미지 센서 170 ; 카운터
110 ; 픽셀 어레이 175 ; 제어 레지스터 블락
120 ; 로우 드라이버 180 ; 메모리
130 ; 아날로그 디지털 컨버터 181 ; 컬럼 디코더
140 ; CDS 회로 183 ; 센스 엠프
150 ; 신호 압축기 190 ; 버퍼
155 ; 램프 생성기 200 ; 디지털 신호 프로세서
160 ; 비교기

Claims (8)

  1. 용량 분배를 이용하여 픽셀 신호와 램프 신호 각각을 압축하고 압축된 픽셀 신호와 압축된 램프 신호를 출력하는 신호 압축기; 및
    상기 압축된 픽셀 신호와 상기 압축된 램프 신호를 비교하고 비교 결과에 상응하는 비교 신호를 출력하는 비교기를 포함하는 CDS(Correlated Double Sampling) 회로.
  2. 제1항에 있어서, 상기 신호 압축기는,
    복수의 제1커패시터들;
    복수의 제2커패시터들; 및
    스위치 제어 신호에 응답하여, 상기 픽셀 신호를 압축하기 위해 픽셀 신호 출력 노드와 접지 사이에 상기 복수의 제1커패시터들을 직렬로 접속시키고, 상기 램프 신호를 압축하기 위해 램프 신호 출력 노드와 상기 접지 사이에 상기 복수의 제2커패시터들을 직렬로 접속시키기 위한 스위치 배열을 포함하는 CDS 회로.
  3. 제1항에 있어서, 상기 신호 압축기는,
    복수의 제1커패시터들;
    복수의 제2커패시터들; 및
    스위치 제어 신호에 응답하여, 상기 픽셀 신호를 압축하기 위해 픽셀 신호 출력 노드와 접지 사이에 상기 복수의 제1커패시터들을 직렬로 접속시키고, 상기 램프 신호를 압축하기 위해 램프 신호 출력 노드와 상기 접지 사이에 상기 복수의 제2커패시터들을 직렬로 접속시키거나, 또는 상기 픽셀 신호 출력 노드와 상기 비교기의 제1입력 노드 사이에 상기 복수의 제1커패시터들을 병렬로 접속시키고, 상기 램프 신호 출력 노드와 상기 비교기의 제2입력 노드 사이에 상기 복수의 제2커패시터들을 병렬로 접속시키는 스위치 배열을 포함하는 CDS 회로.
  4. 픽셀 신호를 출력하는 픽셀;
    램프 신호를 생성하는 램프 신호 생성기;
    용량 분배(capacitive dividing)를 이용하여 상기 픽셀 신호와 상기 램프 신호 각각을 압축하고, 압축된 픽셀 신호와 압축된 램프 신호를 출력하는 신호 압축기; 및
    상기 압축된 픽셀 신호와 상기 압축된 램프 신호를 비교하고 비교 결과에 상응하는 비교 신호를 출력하는 비교기를 포함하는 이미지 센서.
  5. 제4항에 있어서, 상기 신호 압축기는,
    복수의 제1커패시터들;
    복수의 제2커패시터들; 및
    스위치 제어 신호에 응답하여, 상기 픽셀 신호를 압축하기 위해 픽셀 신호 출력 노드와 접지 사이에 상기 복수의 제1커패시터들을 직렬로 접속시키고, 상기 램프 신호를 압축하기 위해 램프 신호 출력 노드와 상기 접지 사이에 상기 복수의 제2커패시터들을 직렬로 접속시키는 스위치 배열을 포함하는 이미지 센서.
  6. 제4항에 있어서, 상기 신호 압축기는,
    복수의 제1커패시터들;
    복수의 제2커패시터들; 및
    스위치 제어 신호에 응답하여, 상기 픽셀 신호를 압축하기 위해 픽셀 신호 출력 노드와 접지 사이에 상기 복수의 제1커패시터들을 직렬로 접속시키고, 상기 램프 신호를 압축하기 위해 램프 신호 출력 노드와 상기 접지 사이에 상기 복수의 제2커패시터들을 직렬로 접속시키거나 또는 상기 픽셀 신호 출력 노드와 제1입력 노드 사이에 상기 복수의 제1커패시터들을 병렬로 접속시키고, 상기 램프 신호 출력 노드와 제2입력 노드 사이에 상기 복수의 제2커패시터들을 병렬로 접속시키는 스위치 배열을 포함하는 이미지 센서.
  7. 제4항의 이미지 센서; 및
    상기 이미지 센서를 제어하는 디지털 신호 프로세서를 포함하는 이미지 센싱 시스템.
  8. 신호 압축기가 용량 분배를 이용하여 픽셀 신호와 램프 신호 각각을 압축하여 압축된 픽셀 신호와 압축된 램프 신호를 출력하는 단계; 및
    비교기가 상기 압축된 픽셀 신호와 상기 압축된 램프 신호를 비교하고 비교 결과에 상응하는 비교 신호를 출력하는 단계를 포함하는 CDS 회로의 동작 방법.
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