KR102458186B1

KR102458186B1 - 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기

Info

Publication number: KR102458186B1
Application number: KR1020197019249A
Authority: KR
Inventors: 타카시 마우에
Original assignee: 소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date: 2017-01-17
Filing date: 2017-11-21
Publication date: 2022-10-25
Also published as: US10917107B2; JP6953448B2; JPWO2018135125A1; WO2018135125A1; CN110168937A; KR20190104145A; CN110168937B; US20200059240A1

Abstract

아날로그 입력 신호의 값과 피드백값의 차분을 적분하는 적분 회로부, 적분 회로부의 출력을 디지털값으로 변환하는 양자화 회로부, 양자화 회로부의 출력에 따라 피드백값을 생성하는 제1 커런트 스티어링형 디지털-아날로그 변환부, 및, 제1 커런트 스티어링형 디지털-아날로그 변환부와 다른 제2 커런트 스티어링형 디지털-아날로그 변환부를 구비한다. 그리고, 제1 커런트 스티어링형 디지털-아날로그 변환부 또는 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단을 적분 회로부의 입력단에 접속한다.

Description

아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기

본 개시는, 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기에 관한 것이다.

아날로그-디지털 변환기(AD변환기)의 하나로서, 예를 들면 ΔΣ아날로그-디지털 변환기가 알려져 있다(예를 들면, 특허문헌 1 참조). ΔΣ아날로그-디지털 변환기 중, 연속시간형의 ΔΣ아날로그-디지털 변환기에 있어서, 피드백 루프 중의 커런트 스티어링형 디지털-아날로그 변환부(DA변환부)의 전류원에서는, 드물게 저주파 노이즈가 발생하는 경우가 있다. 그리고, 복수차의 ΔΣ아날로그-디지털 변환기에 있어서, 1단째 적분기에 접속되는 커런트 스티어링형 디지털-아날로그 변환부의 전류원의 저주파 노이즈는, ΔΣ변조에 의한 노이즈 저감 효과를 누리지 못하고 그대로 아날로그-디지털 변환기의 출력에 포함되고 만다.

저주파 노이즈 중, 특히 랜덤 텔레그래프 노이즈가 큰 트랜지스터는, 다수의 샘플 중의 특정의 샘플에서 드물게 출현하는 경우가 있다. 이 랜덤 텔레그래프 노이즈는, ΔΣ아날로그-디지털 변환기를 예를 들면 CMOS 이미지 센서의 컬럼 처리부의 아날로그-디지털 변환기로서 사용했을 경우에는, 수직 스트라이프(vertical stripe) 형상의 랜덤 노이즈가 되어 화질을 악화시키는 한 요인이 된다. 단, 랜덤 텔레그래프 노이즈에 의한 문제는, ΔΣ아날로그-디지털 변환기를 CMOS 이미지 센서에 사용하는 경우에 한정되는 것은 아니다.

일본특허공개 2012－165088호 공보

랜덤 텔레그래프 노이즈는, 미세화된 트랜지스터에서 관측되는 랜덤 노이즈의 일종이다. 따라서, 랜덤 텔레그래프 노이즈를 저감하는 방책으로서, 피드백 루프에 설치되는 커런트 스티어링형 디지털-아날로그 변환부의 전류원을 구성하는 트랜지스터(이하, 「전류원 트랜지스터」라고 기술하는 경우가 있다)의 면적을 크게 하는 것이 일반적이다. 그러나, 전류원 트랜지스터의 면적을 크게 하면, 아날로그-디지털 변환기의 면적이 증대하게 된다.

다른 방책으로서, 커런트 스티어링형 디지털-아날로그 변환부의 전류원 트랜지스터의 게이트에서 발생하는 노이즈 전압으로부터 출력 전류에의 변환 게인을 줄이기 위해서, 전류원 트랜지스터의 상호 컨덕턴스 g_m가 작게 되도록 동작점 설계를 행하는 방책을 들 수가 있다. 그러나, 이 경우, 그 방책의 결과로서, 전류원 트랜지스터의 오버드라이브 전압이 높아지기 때문에, ΔΣ아날로그-디지털 변환기의 다이나믹 레인지나 적분기의 허용 신호 진폭이 줄어들기 쉬워진다.

본 개시는, 커런트 스티어링형 디지털-아날로그 변환부의 전류원 트랜지스터의 면적을 크게 하거나, 상호 컨덕턴스 g_m가 작게 되도록 동작점 설계를 행하는 일 없이, 랜덤 텔레그래프 노이즈를 저감할 수 있는 아날로그-디지털 변환기를 제공하는 것을 목적으로 한다. 본 개시는 나아가, 당해 아날로그-디지털 변환기를 사용하는 고체 촬상 소자, 및, 당해 고체 촬상 소자를 가지는 전자기기를 제공하는 것을 목적으로 한다.

상기의 목적을 달성하기 위한 본 개시의 아날로그-디지털 변환기는,

아날로그 입력 신호의 값과 피드백값의 차분을 적분하는 적분 회로부,

적분 회로부의 출력을 디지털값으로 변환하는 양자화 회로부,

양자화 회로부의 출력에 따라 피드백값을 생성하는 제1 커런트 스티어링형 디지털-아날로그 변환부, 및,

제1 커런트 스티어링형 디지털-아날로그 변환부와 다른 제2 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,

제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단, 또는, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단이 적분 회로부의 입력단에 접속된다.

상기의 목적을 달성하기 위한 본 개시의 고체 촬상 소자는,

광전 변환부를 포함한 단위 화소가 행렬 형상으로 배치되어 이루어지는 화소 어레이부, 및,

단위 화소로부터 출력되는 아날로그 화소 신호를 디지털 화소 신호로 변환하는 아날로그-디지털 변환기를 포함한 컬럼 처리부를 구비하고,

아날로그-디지털 변환기로서 상기의 구성의 아날로그-디지털 변환기를 사용한다. 또한, 상기의 목적을 달성하기 위한 본 개시의 전자기기는, 상기의 구성의 고체 촬상 소자를 가진다.

상기의 구성의 아날로그-디지털 변환기에 있어서, 제1 커런트 스티어링형 디지털-아날로그 변환부 외에 제2 커런트 스티어링형 디지털-아날로그 변환부를 구비하는 경우, 그 양방의 전류원이 발생하는 랜덤 텔레그래프 노이즈가 함께 나빠지는 확률은 비약적으로 작다. 왜냐하면, 랜덤 텔레그래프 노이즈가 현저하게 큰 트랜지스터는 드물게밖에 출현하지 않기 때문이다. 그래서, 적분 회로부의 입력단에 대해, 전류원이 발생하는 랜덤 텔레그래프 노이즈가 작은 쪽의 커런트 스티어링형 디지털-아날로그 변환부의 출력단을 접속하거나, 또는, 양방의 커런트 스티어링형 디지털-아날로그 변환부의 출력단을 교대로 접속한다. 이에 의해, 랜덤 텔레그래프 노이즈가 큰 쪽의 커런트 스티어링형 디지털-아날로그 변환부의 출력단을 적분 회로부의 입력단에 접속하는 경우에 비해, 랜덤 텔레그래프 노이즈를 저감할 수 있다.

본 개시에 의하면, 커런트 스티어링형 디지털-아날로그 변환부의 전류원 트랜지스터의 면적을 크게 하거나, 상호 컨덕턴스 g_m가 작게 되도록 동작점 설계를 행하는 일 없이, 랜덤 텔레그래프 노이즈를 저감할 수 있다. 또한, 여기에 기재된 효과에 반드시 한정되는 것은 아니고, 본 명세서 중에 기재되어 있는 어느 효과여도 된다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이며, 이에 한정되는 것은 아니고, 또한 부가적인 효과가 있어도 된다.

[도 1] 도 1은, 실시예 1과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 나타내는 회로도이다.
[도 2] 도 2는, 실시예 1과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기에 있어서의 각 부의 신호의 타이밍 파형도이다.
[도 3] 도 3은, 제1 접속 모드 시의 적분 회로부에 대한 제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부의 접속 상태를 나타내는 회로도이다.
[도 4] 도 4는, 제2 접속 모드 시의 적분 회로부에 대한 제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부의 접속 상태를 나타내는 회로도이다.
[도 5] 도 5는, 종래예와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 나타내는 회로도이다.
[도 6] 도 6은, 실시예 2와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 나타내는 회로도이다.
[도 7] 도 7은, 실시예 2와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기에 있어서의 각 부의 신호의 타이밍 파형도이다.
[도 8] 도 8은, 실시예 3과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 나타내는 회로도이다.
[도 9] 도 9는, 실시예 4와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 나타내는 회로도이다.
[도 10] 도 10은, 실시예 5와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 나타내는 회로도이다.
[도 11] 도 11은, 실시예 6과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 나타내는 회로도이다.
[도 12] 도 12는, 본 개시의 고체 촬상 소자의 일례인 CMOS 이미지 센서의 기본적인 시스템 구성을 나타내는 개략 구성도이다.
[도 13] 도 13은, 실시예 7과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 나타내는 회로도이다.
[도 14] 도 14는, 적층 구조의 CMOS 이미지 센서의 구성의 개략을 나타내는 분해 사시도이다.
[도 15] 도 15는, 본 개시의 전자기기의 일례인 촬상 장치의 구성을 나타내는 블록도이다.

이하, 본 개시의 기술을 실시하기 위한 형태(이하, 「실시형태」라고 기술한다)에 대해 도면을 이용해 상세하게 설명한다. 본 개시의 기술은 실시형태로 한정되는 것은 아니다. 이하의 설명에 있어서, 동일 요소 또는 동일 기능을 가지는 요소에는 동일 부호를 사용함으로써, 중복된 설명은 생략한다. 또한, 설명은 이하의 순서로 행한다.

1. 본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기, 전반에 관한 설명

2. 본 개시의 아날로그-디지털 변환기

2－1. 실시예 1(2차의 ΔΣ아날로그-디지털 변환기의 예)

2－2. 실시예 2(실시예 1의 변형예：제어 회로부의 회로 구성이 다른 예)

2－3. 실시예 3(실시예 2의 변형예：1단째 적분기의 타입이 다른 예)

2－4. 실시예 4(제2 커런트 스티어링형 디지털-아날로그 변환부를 예비로서 가진 예)

2－5. 실시예 5(실시예 4의 변형예)

2－6. 실시예 6(3차의 ΔΣ아날로그-디지털 변환기의 예)

2－7. 변형예

3. 본 개시의 고체 촬상 소자(CMOS 이미지 센서의 예)

3－1. 기본적인 시스템 구성

3－2. 실시예 7(인접하는 화소열의 아날로그-디지털 변환기에 속하는 커런트 스티어링형 디지털-아날로그 변환부를 사용하는 예)

3－3. 적층 구조

4. 본 개시의 전자기기(촬상 장치의 예)

5. 본 개시가 취할 수 있는 구성

＜본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기, 전반에 관한 설명＞

본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기에 있어서는, 제2 커런트 스티어링형 디지털-아날로그 변환부에 대해서, 제1 커런트 스티어링형 디지털-아날로그 변환부와 동일한 아날로그-디지털 변환기 내에 설치되어 있는 형태로 할 수 있다.

상술한 바람직한 구성, 형태를 포함한 본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기에 있어서는, 적분 회로부에 대해서, 종속 접속된 적어도 2개의 적분기를 포함하는 구성으로 할 수 있다. 이 때, 제1 커런트 스티어링형 디지털-아날로그 변환부가, 적분 회로부의 1단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이고, 제2 커런트 스티어링형 디지털-아날로그 변환부가, 적분 회로부의 2단째 적분기에 피드백값을 주는 디지털-아날로그 변환부인 것이 바람직하다.

나아가, 상술한 바람직한 구성, 형태를 포함한 본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기에 있어서는, 제1 커런트 스티어링형 디지털-아날로그 변환부에 대해서, 그 출력단을 1단째 적분기에 선택적으로 접속하는 제1 스위치 소자, 및, 2단째 적분기에 선택적으로 접속하는 제2 스위치 소자를 가지는 구성으로 할 수 있다. 또한, 제2 커런트 스티어링형 디지털-아날로그 변환부에 대해서, 그 출력단을 2단째 적분기에 선택적으로 접속하는 제3 스위치 소자, 및, 1단째 적분기에 선택적으로 접속하는 제4 스위치 소자를 가지는 구성으로 할 수 있다.

나아가, 상술한 바람직한 구성, 형태를 포함한 본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기에 있어서는, 제1 접속 모드 및 제2 접속 모드의 절환 제어를 행하는 제어 회로부를 가지는 구성으로 할 수 있다. 제1 접속 모드는, 제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제1 스위치 소자를 거쳐서 1단째 적분기에 접속함과 함께, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제3 스위치 소자를 거쳐서 2단째 적분기에 접속하는 모드이다. 제2 접속 모드는, 제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제2 스위치 소자를 거쳐서 2단째 적분기에 접속함과 함께, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제4 스위치 소자를 거쳐서 1단째 적분기에 접속하는 모드이다.

나아가, 상술한 바람직한 구성, 형태를 포함한 본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기에 있어서는, 제어 회로부에 대해서, 제1 접속 모드 및 제2 접속 모드의 절환 제어를, 양자화 회로부의 양자화 동작에 동기하여 교대로 행하는 구성으로 할 수 있다.

나아가, 상술한 바람직한 구성, 형태를 포함한 본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기에 있어서는, 제2 커런트 스티어링형 디지털-아날로그 변환부에 대해서, 제1 커런트 스티어링형 디지털-아날로그 변환부와 동일한 아날로그-디지털 변환기 내에 복수 설치되는 구성으로 할 수 있다. 이 때, 제1 커런트 스티어링형 디지털-아날로그 변환부 및 복수의 제2 커런트 스티어링형 디지털-아날로그 변환부 중, 랜덤 텔레그래프 노이즈가 가장 작은 디지털-아날로그 변환부의 출력단이 적분 회로부의 입력단에 접속되는 것이 바람직하다. 또한, 제1 커런트 스티어링형 디지털-아날로그 변환부의 스위치 회로 부분을, 제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부에서 공용하는 구성으로 할 수 있다.

나아가, 상술한 바람직한 구성, 형태를 포함한 본 개시의 아날로그-디지털 변환기, 고체 촬상 소자, 및, 전자기기에 있어서는, 제2 커런트 스티어링형 디지털-아날로그 변환부에 대해서, 제1 커런트 스티어링형 디지털-아날로그 변환부가 설치된 아날로그-디지털 변환기에 인접하는 아날로그-디지털 변환기 내에 설치되어 있는 형태로 할 수 있다.

역시 또한, 상술한 바람직한 구성, 형태를 포함한 본 개시의 고체 촬상 소자에 있어서는, 제2 커런트 스티어링형 디지털-아날로그 변환부에 대해서, 컬럼 처리부에 있어서 인접하는 아날로그-디지털 변환기 내에 설치되는 형태로 할 수 있다. 아날로그-디지털 변환기는, 화소열마다 설치되는 경우 이외에, 복수의 화소열을 단위로 하여 설치되어, 복수의 화소열 사이에 시분할로 사용되는 경우가 있다. 따라서, 아날로그-디지털 변환기가 예를 들면 화소열마다 설치되어 있는 경우는, 제2 커런트 스티어링형 디지털-아날로그 변환부로서, 인접하는 화소열의 아날로그-디지털 변환기 내에 설치되어 있는 디지털-아날로그 변환부를 사용하는 것이 바람직하다.

또한, 상술한 바람직한 구성, 형태를 포함한 본 개시의 고체 촬상 소자에 있어서는, 화소 어레이부가 형성된 반도체 기판과, 아날로그-디지털 변환기를 포함한 컬럼 처리부가 형성된 반도체 기판이 적층되어 이루어지는, 소위, 적층 구조의 구성으로 할 수 있다.

＜본 개시의 아날로그-디지털 변환기＞

본 개시의 아날로그-디지털 변환기(AD변환기)는, 피드백 루프 중에 커런트 스티어링형 디지털-아날로그 변환부(DA변환부)를 가지는 연속시간형의 ΔΣ아날로그-디지털 변환기이다. 본 실시형태와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기는, 커런트 스티어링형 디지털-아날로그 변환부의 전류원의 저주파 노이즈 중, 특히, ΔΣ변조에 의한 노이즈 저감 효과를 누리지 못하고 그대로 아날로그-디지털 변환기의 출력에 포함되고 마는 랜덤 텔레그래프 노이즈를 저감하기 위해서 이루어진 것이다.

보다 구체적으로는, 본 실시형태와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기는, 커런트 스티어링형 디지털-아날로그 변환부의 전류원 트랜지스터의 면적을 크게 하거나, 전류원 트랜지스터의 상호 컨덕턴스 g_m가 작게 되도록 동작점 설계를 행하는 일 없이, 랜덤 텔레그래프 노이즈의 저감을 실현한다. 이하에, 랜덤 텔레그래프 노이즈의 저감을 실현하기 위한, 본 실시형태와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 구체적인 실시예에 대해 설명한다.

［실시예 1］

실시예 1는, 2차의 ΔΣ아날로그-디지털 변환기의 예이다. 실시예 1과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 도 1에 나타낸다.

도 1에 나타내는 바와 같이, 실시예 1과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기(1)는, 적분 회로부(10), 양자화 회로부(20), 제1 커런트 스티어링형 디지털-아날로그 변환부(30), 제2 커런트 스티어링형 디지털-아날로그 변환부(40), 및, 제어 회로부(50)를 구비하는 구성으로 되어있다. 제1 커런트 스티어링형 디지털-아날로그 변환부(30), 및, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)는, ΔΣ아날로그-디지털 변환기(1)의 피드백 루프 중에 설치되어 있다.

적분 회로부(10)는, 종속 접속된 2개의 적분기, 즉, 1단째 적분기(11) 및 2단째 적분기(12)를 가지고, 아날로그 입력 신호(IN)의 값과 피드백값의 차분을 적분한다. 1단째 적분기(11)는, 당해 적분기(11)의 입력단(N₁)과 기준 전위점(예를 들면, GND)의 사이에 접속된 용량 소자(C₁)에 의해 구성되어 있다. 2단째 적분기(12)는, 전압을 전류로 변환하는 g_m 앰프(121)를 가지고, 당해 g_m 앰프(121)의 출력단(적분기(12)의 입력단)(N₂)과 기준 전위점(예를 들면, GND)의 사이에 접속된 용량 소자(C₂)에 의해 구성되어 있다.

양자화 회로부(20)는, 예를 들면 비교기(21)로 구성되어 있고, 클락 신호(CLK)에 동기하여, 적분 회로부(10)의 출력을 기준 전압(V_ref)과 비교함으로써 적분 회로부(10)의 출력을 양자화하여, 1 비트의 디지털 신호(OUT)로서 출력한다. 이 1 비트의 디지털 신호(OUT)는, 다음 단의 도시하지 않은 저역 통과 필터(디지털 필터)에 의해, 필요한 주파수대역 이외의 성분이 제거되어 디지털 신호로 변환된다.

제1 커런트 스티어링형 디지털-아날로그 변환부(30)는, 양자화 회로부(20)의 출력에 따라 피드백값을 생성하여, 1단째 적분기(11)에 공급한다. 구체적으로는, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)는, 전류원(I₁) 및 4개의 스위치 소자(31 ~ 34)로 이루어지는 차동 스위치 회로에 의해 구성되어 있다.

4개의 스위치 소자(31 ~ 34)의 각 일단은, 전류원(I₁)의 입력단에 공통으로 접속되고 있다. 제1 스위치 소자로서의 스위치 소자(31)의 타단은, 배선(L₁)을 통해 1단째 적분기(11)의 입력단(N₁)에 전기적으로 접속되고 있다. 제2 스위치 소자로서의 스위치 소자(32)의 타단은, 배선(L₂)을 통해 2단째 적분기(12)의 입력단(N₂)에 전기적으로 접속되고 있다.

스위치 소자(33, 34)는 서로 직렬 접속되어, 트랜지스터(35)를 거쳐서 전원(V_dd)의 노드에 접속되어 있다. 트랜지스터(35)는, 소정의 바이어스 전압이 게이트에 인가됨으로써 부하 소자로서 기능한다.

제2 커런트 스티어링형 디지털-아날로그 변환부(40)는, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)와 동일한 ΔΣ아날로그-디지털 변환기(1) 내에 설치되고, 양자화 회로부(20)의 출력에 따라 피드백값을 생성하여, 2단째 적분기(12)에 공급한다. 구체적으로는, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)는, 전류원(I₂) 및 4개의 스위치 소자(41 ~ 44)로 이루어지는 차동 스위치 회로에 의해 구성되어 있다.

4개의 스위치 소자(41 ~ 44)의 각 일단은, 전류원(I₂)의 입력단에 공통으로 접속되고 있다. 제3 스위치 소자로서의 스위치 소자(41)의 타단은, 배선(L₃)을 통해 2단째 적분기(12)의 입력단(N₂)에 전기적으로 접속되고 있다. 제4 스위치 소자로서의 스위치 소자(42)의 타단은, 배선(L₄)을 통해 1단째 적분기(11)의 입력단(N₁)에 전기적으로 접속되고 있다.

스위치 소자(43, 44)는, 서로 직렬 접속되어, 트랜지스터(45)를 거쳐서 전원(V_dd)의 노드에 접속되고 있다. 트랜지스터(45)는, 소정의 바이어스 전압이 게이트에 인가됨으로써 부하 소자로서 기능한다.

제어 회로부(50)는, 양자화 회로부(20)의 동작에 동기하여, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 4개의 스위치 소자(31 ~ 34), 및, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 4개의 스위치 소자(41 ~ 44)의 접속 모드의 절환 제어를 행한다. 구체적으로는, 제어 회로부(50)는, 2개의 D형 플립 플롭(51, 52), 2개의 인버터 회로(53, 54), 및, 2개의 NOR 회로(55, 56)에 의해 구성되어 있다.

플립 플롭(51)은, Q출력을 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(32), 및, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(42)의 절환 제어 신호(SW_gate2)로 한다. 또한, 플립 플롭(51)은, Q출력의 반전 출력을 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(34), 및, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(44)의 절환 제어 신호(SW_gatey)로 한다.

플립 플롭(52)은, Q출력을 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(31), 및, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(41)의 절환 제어 신호(SW_gate1)로 한다. 또한, 플립 플롭(52)은, Q출력의 반전 출력을 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(33), 및, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(43)의 절환 제어 신호(SW_gatex)로 한다.

인버터 회로(53)는, 비교기(21)의 출력 신호를 극성 반전하여, 2개의 NOR 회로(55, 56)의 각 일방의 입력으로 한다. 인버터 회로(54)는, 비교기(21)의 동작의 기준이 되는 클락 신호(CLK)의 1/2 분주(2배의 주기)의 클락 신호(CLK_div2)를 극성 반전한다. NOR 회로(55)는, 인버터 회로(54)로 극성 반전된 클락 신호(CLK_div2)를 타방의 입력으로 한다. NOR 회로(56)는, 클락 신호(CLK_div2)를 직접 타방의 입력으로 한다.

NOR 회로(55)의 출력은, 플립 플롭(51)의 D입력이 된다. NOR 회로(56)의 출력은, 플립 플롭(52)의 D입력이 된다. 플립 플롭(51) 및 플립 플롭(52)은, 비교기(21)의 동작의 기준이 되는 클락 신호(CLK)의 역상의 클락 신호를 클락 입력으로 하고 있다.

상기의 회로 구성의 제어 회로부(50)는, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)에 있어서의 제1 접속 모드 및 제2 접속 모드의 절환 제어를, 양자화 회로부(20)의 동작에 동기하여 교대로 행한다.

여기서, 제1 접속 모드는, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 출력단을, 스위치 소자(31)를 거쳐서 1단째 적분기(11)에 접속함과 함께, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 출력단을, 스위치 소자(41)를 거쳐서 2단째 적분기(12)에 접속하는 접속 모드이다. 제1 접속 모드에의 절환은, 절환 제어 신호(SW_gate1)에 의한 제어 하에 실행된다.

제2 접속 모드는, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 출력단을, 스위치 소자(32)를 거쳐서 2단째 적분기(12)에 접속함과 함께, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 출력단을, 스위치 소자(42)를 거쳐서 1단째 적분기(11)에 접속하는 접속 모드이다. 제2 접속 모드에의 절환은, 절환 제어 신호(SW_gate2)에 의한 제어 하에 실행된다.

실시예 1과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기에 있어서의 각 부의 신호의 타이밍 파형도를 도 2에 나타낸다. 도 2에는, 비교기(21)의 동작의 기준이 되는 클락 신호(CLK), 비교기(21)의 출력, 클락 신호(CLK)의 1/2 분주의 클락 신호(CLK_div2), 제1 접속 모드로의 절환 제어 신호(SW_gate1), 및, 제2 접속 모드로의 절환 제어 신호(SW_gate2)의 타이밍 파형을 나타내고 있다.

제어 회로부(50)는, 클락 신호(CLK_div2)가 고(H)레벨인 상태에서는, 절환 제어 신호(SW_gate1)에 의해 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(31) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(41)를, 비교기(21)의 출력 신호에 따라 온(폐;閉) 또는 오프(개;開) 상태로 한다. 또한, 절환 제어 신호(SW_gate2)에 의해 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(32) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(42)를 오프(개;開) 상태로 한다.

이 접속 모드, 즉, 클락 신호(CLK_div2)가 고레벨(논리“1”인 때의 접속 모드가 제1 접속 모드이다. 제1 접속 모드에서 비교기(21)의 출력이 고(H)인 때의 적분 회로부(10)에 대한 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 접속 상태를 도 3에 나타낸다.

제어 회로부(50)는, 클락 신호(CLK_div2)가 저(L)레벨인 상태에서는, 절환 제어 신호(SW_gate2)에 의해 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(32) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(42)를, 비교기(21)의 출력 신호에 따라 온 상태 또는 오프 상태로 한다. 또한, 절환 제어 신호(SW_gate1)에 의해 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(31) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(41)를 오프 상태로 한다.

이 접속 모드, 즉, 클락 신호(CLK_div2)가 저레벨(논리“0”)인 때의 접속 모드가 제2 접속 모드이다. 제2 접속 모드에서 비교기(21)의 출력이 고(H)인 때의 적분 회로부(10)에 대한 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 접속 상태를 도 3에 나타낸다.

상술한 바와 같이, 실시예 1과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기(1)에서는, 1단째 적분기(11) 및 2단째 적분기(12)에 대한, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 접속 상태가, 양자화 회로부(20)의 동작에 동기하여 교대로 행해진다. 그리고, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 또는 제2 커런트 스티어링형 디지털-아날로그 변환부(40)로부터 주어지는 피드백값은, 1단째 적분기(11)의 입력단(N₁)에 입력되는 단계에서, 아날로그 입력 신호의 값과의 차분이 취해진다.

덧붙여서, 종래예와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기에 있어서는, 제1 접속 모드의 접속 상태에 고정된 상태에 있다. 종래예와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 도 5에 나타낸다. 종래 예와 같이, 1단째 적분기(11) 및 2단째 적분기(12)에 대한, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 접속 상태가 고정인 경우, 1단째 적분기(11)에 접속되는 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 전류원(I₁)의 저주파 노이즈, 특히 랜덤 텔레그래프 노이즈가, ΔΣ변조에 의한 노이즈 저감 효과를 누리지 못하고 그대로 출력(OUT)에 포함되고 만다.

그런데, 랜덤 텔레그래프 노이즈가 현저하게 큰 트랜지스터는 드물게밖에 출현하지 않기 때문에, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)가 있는 경우에, 그 양방의 전류원(I₁, I₂)의 랜덤 텔레그래프 노이즈가 함께 나빠질 확률은 비약적으로 작게 된다.

ΔΣ 아날로그-디지털 변환기에 있어서, 피드백 루프의 내측의 디지털-아날로그 변환부, 즉, 2단째 적분기(12) 이후에 접속되는 디지털-아날로그 변환부로부터 발생하는 저주파 노이즈는, ΔΣ변조에 의해 크게 감쇠되기 때문에 거의 노이즈 성능에 영향을 미치지 않는다는 것이 알려져 있다.

실시예 1과 관련되는 ΔΣ아날로그-디지털 변환기(1)는, 이 점을 감안하여 이루어진 것으로, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 피드백값의 출력처를 피드백때마다 절환하면서 사용하도록 하고 있다.

이에 의해, ΔΣ아날로그-디지털 변환기(1)의 1단째 적분기(11)에 접속되는 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 전류원(I₁)의 랜덤 텔레그래프 노이즈가 현저하게 컸던 경우에, ΔΣ아날로그-디지털 변환기(1)의 출력(OUT)에 나타나는 랜덤 텔레그래프 노이즈를 거의 반감시킬 수가 있다. 보다 구체적으로는, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)가 2단째 적분기(12)에 접속됨으로써, 전류원(I₁)의 랜덤 텔레그래프 노이즈가 ΔΣ변조에 의해 크게 감쇠되기 때문에, 출력(OUT)에 나타나는 랜덤 텔레그래프 노이즈가 거의 반감한다.

또한, 원래 2단째 적분기(12) 이후에 접속되고 있던 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 전류원(I₂)의 랜덤 텔레그래프 노이즈가 현저하게 컸던 경우에는, 그 절반의 랜덤 텔레그래프 노이즈가 1단째 적분기(11)에도 들어가 버리게 된다. 이 경우, ΔΣ아날로그-디지털 변환기(1)의 출력(OUT)에 나타나는 랜덤 텔레그래프 노이즈는 증가해 버리게 된다. 그러나, 어느 크기의 랜덤 텔레그래프 노이즈의 출현 확률은, 랜덤 텔레그래프 노이즈의 크기가 절반이 되면 2자리수 정도 커지기 때문에, 이는 실사용상 문제가 되지 않는다.

상술한 바와 같이, 실시예 1와 관련되는 ΔΣ아날로그-디지털 변환기(1)에 의하면, 커런트 스티어링형 디지털-아날로그 변환부의 전류원 트랜지스터의 면적을 크게 하거나, 전류원 트랜지스터 상호 컨덕턴스 g_m가 작게 되도록 동작점 설계를 행하지 않아도, 랜덤 텔레그래프 노이즈를 저감할 수 있다. 그 결과, 수율을 향상시킬 수 있다.

랜덤 텔레그래프 노이즈의 저감 대책으로서는, 전류원 트랜지스터의 면적을 크게 하는 것이 일반적이다. 이 경우, 커런트 스티어링형 디지털-아날로그 변환부의 전류원 트랜지스터가 ΔΣ아날로그-디지털 변환기 전체의 사이즈에 영향을 줄 정도의 크기가 되는 일이 있다. 이에 대해, 실시예 1과 관련되는 ΔΣ아날로그-디지털 변환기(1)에 의하면, 랜덤 노이즈의 저감분을 전류원 트랜지스터의 사이즈 축소에 충당할 수 있기 때문에, 아날로그-디지털 변환기의 사이즈의 축소화에 기여할 수 있다.

또한, 랜덤 노이즈의 저감분을 전류원 트랜지스터의 오버드라이브 전압의 저감에 충당할 수도 있다. 이에 의해, 그 만큼 아날로그-디지털 변환기(1)의 입력 다이나믹 레인지나 적분 회로부(10)의 허용 신호 진폭을 크게 할 수 있기 때문에, SN비의 향상, 입력 신호에 대한 출력 신호의 선형성의 향상, 및, 저전원 전압 설계의 용이성이라고 하는 메리트도 생긴다.

또한, 실시예 1에서는, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 피드백값의 출력처를 피드백때마다 절환한다고 했지만, 이 제어 형태에 한정되는 것은 아니다. 즉, 피드백값의 출력처를 한쪽으로 고정하여, 어느 접속 상태의 쪽이 랜덤 텔레그래프 노이즈가 작아지는지를 미리 조사해 둔다. 그리고, 랜덤 텔레그래프 노이즈가 작아지는 접속 상태에 고정한다. 이에 의해, 실사용시에 있어서 더욱 랜덤 텔레그래프 노이즈를 저감할 수 있다. 이 고정 접속 상태로 하는 경우에는, 클락 신호(CLK_div2)를 고레벨이나 저레벨의 어느 쪽으로 고정하고, 도 3의 접속 상태나, 도 4의 접속 상태의 어느 쪽이든 랜덤 텔레그래프 노이즈가 적은 쪽의 접속 상태에 고정함으로써 실현될 수 있다.

［실시예 2］

실시예 2는, 실시예 1의 변형예이고, 제어 회로부(50)의 회로 구성이 실시예 1와 다르다. 실시예 2와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성을 도 6에 나타내고, 실시예 2와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기에 있어서의 각 부의 신호의 타이밍 파형을 도 7에 나타낸다.

도 6에 나타내는 바와 같이, 제어 회로부(50)는, 1개의 D형 플립 플롭(51), 2개의 인버터 회로(53, 54), 1개의 버퍼 회로(57), 및, 2개의 NOR 회로(58, 59)에 의해 구성되어 있다. 플립 플롭(51)은, 버퍼 회로(57)를 거친 비교기(21)의 출력 신호를 D입력으로 하고, 비교기(21)의 동작의 기준이 되는 클락 신호(CLK)의 역상의 클락 신호를 클락 입력으로 하고 있다. 인버터 회로(53)는, 플립 플롭(51)의 Q출력을 극성 반전하여, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(33), 및, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(43)의 절환 제어 신호(SW_gatex)로 한다.

NOR 회로(58)는, 클락 신호(CLK)의 1/2 분주의 클락 신호(CLK_div2) 및 플립 플롭(51)의 Q출력의 반전 출력을 2 입력으로 하고, 그 출력을 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(32), 및, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(42)의 절환 제어 신호(SW_gate2)로 한다. NOR 회로(59)는, 플립 플롭(51)의 Q출력의 반전 출력 및 인버터 회로(54)를 거친 클락 신호(CLK_div2)를 2 입력으로 하고, 그 출력을 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 소자(31), 및, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 스위치 소자(41)의 절환 제어 신호(SW_gate1)로 한다.

상기의 회로 구성의 제어 회로부(50)를 가지는 실시예 2와 관련되는 ΔΣ아날로그-디지털 변환기(1)에 있어서도, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)의 피드백값의 출력처를 피드백때마다 절환하면서 사용하게 된다. 따라서, 실시예 1의 경우와 같이, 전류원 트랜지스터의 면적을 크게 하거나, 전류원 트랜지스터의 상호 컨덕턴스 g_m가 작게 되도록 동작점 설계를 행하지 않아도, 랜덤 텔레그래프 노이즈를 저감할 수 있다.

또한, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)에 있어서, 부하측의 스위치 소자가, 실시예 1에서는 2개인데 반해, 실시예 2에서는 1개가 되고 있지만, 회로 동작 상, 특히 차이는 없다.

［실시예 3］

실시예 3은, 실시예 2의 변형예이고, 1단째 적분기(11)의 타입이 실시예 2와 다르다. 실시예 3과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성을 도 8에 나타낸다.

도 8에 나타내는 바와 같이, 1단째 적분기(11)는, 연산 증폭기(111)를 사용한 회로 구성이 되고 있다. 연산 증폭기(111)의 반전(－) 입력단에는, 저항 소자(R₁)를 거쳐서 아날로그 신호가 입력되고, 비반전(＋) 입력단에는, 기준 전압(V_ref)가 입력된다. 또한, 연산 증폭기(111)의 반전 입력단과 출력단의 사이에는 용량 소자(C₁)가 접속되고 있다.

상기의 회로 구성의 1단째 적분기(11)에 있어서, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 또는 제2 커런트 스티어링형 디지털-아날로그 변환부(40)로부터 주어지는 피드백값은, 연산 증폭기(111)의 반전 입력단에 입력되는 단계에서, 아날로그 입력 신호의 값과의 차분이 취해진다. 연산 증폭기(111)을 사용함으로써, 보다 안정된 적분 파형을 얻을 수 있다.

1단째 적분기(11) 이외의 구성에 대해서는, 도 6에 나타내는 실시예 2와 관련되는 ΔΣ아날로그-디지털 변환기(1)와 같다. 따라서, 실시예 3과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기(1)에 있어서도, 실시예 1 및 실시예 2의 경우와 마찬가지로, 전류원 트랜지스터의 면적을 크게 하거나, 전류원 트랜지스터 상호 컨덕턴스 g_m가 작게 되도록 동작점 설계를 행하지 않아도, 랜덤 텔레그래프 노이즈를 저감할 수 있다.

［실시예 4］

실시예 4는, 1단째 적분기(11)에 대해서만 커런트 스티어링형 디지털-아날로그 변환부를 구비하는 2차의 ΔΣ아날로그-디지털 변환기(1)에 있어서, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)를, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 예비로서 가지는 예이다. 실시예 4와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성을 도 9에 나타낸다.

실시예 4와 관련되는 ΔΣ아날로그-디지털 변환기(1)는, 피드백 루프 중에 커런트 스티어링형 디지털-아날로그 변환부를 1개(제1 커런트 스티어링형 디지털-아날로그 변환부(30))밖에 가지지 않는 타입의 아날로그-디지털 변환기이다. 이 경우, 2단째 적분기(12)에 피드백값을 주는 커런트 스티어링형 디지털-아날로그 변환부가 존재하지 않기 때문에, 2단째 적분기(12)는, 입력단(N₂)과 기준 전위점(예를 들면, GND)의 사이에, 저항 소자(R₂) 및 용량 소자(C₂)가 직렬로 접속된 회로 구성이 된다.

실시예 4와 관련되는 ΔΣ아날로그-디지털 변환기(1)에서는, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)를, 2단째 적분기(12)에 피드백값을 주는 디지털-아날로그 변환부로서 사용하는 것이 아니라, 어디까지나 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 예비로서 구비한다. 그리고, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40) 중, 랜덤 텔레그래프 노이즈가 작은 쪽의 출력단을 1단째 적분기(11)의 입력단(N₁)에 고정적으로 접속한다.

제1 커런트 스티어링형 디지털-아날로그 변환부(30)는, 전류원(I₁)에 바이어스 전압(Bias)을 선택적으로 주는 스위치 소자(37), 및, 전류원(I₁)의 바이어스 전압(Bias)의 입력단을 선택적으로 접지 하는 스위치 소자(38)를 가지고 있다. 제2 커런트 스티어링형 디지털-아날로그 변환부(40)도 마찬가지의 기능을 가지는 스위치 소자(47, 48)를 가지고 있다.

그리고, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40) 중, 랜덤 텔레그래프 노이즈가 작은 쪽의 스위치 소자(37/47)를 온(폐; 閉) 상태로 한다. 이에 의해, 바이어스 전압(Bias)이 주어져 전류원(I₁/I₂)이 활성화한다.

실시예 4와 관련되는 ΔΣ아날로그-디지털 변환기(1)에서는, 사용하지 않는 쪽의 커런트 스티어링형 디지털-아날로그 변환부(30/40)에 대해서는, 스위치 소자(38/48)를 온(폐;閉) 상태로 하고, 전류원(I₁/I₂)의 바이어스 전압(Bias)의 입력단을 접지하도록(저레벨로 떨어뜨리는 것) 하고 있다. 이에 의해, 사용하지 않는 쪽의 커런트 스티어링형 디지털-아날로그 변환부(30/40)의 전류원(I₁/I₂)이 비활성화가 되어, 전류원(I₁/I₂)에 쓸데없이 바이어스 전류가 흐르는 일은 없다.

여기에서는, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)를 1개 준비한다고 했지만, 1개로 한정되는 것은 아니고, 복수 준비하도록 해도 된다. 이 경우, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 복수의 제2 커런트 스티어링형 디지털-아날로그 변환부(40) 중, 랜덤 텔레그래프 노이즈가 가장 작은 디지털-아날로그 변환부의 출력단을 1단째 적분기(11)의 입력단(N₁)에 고정적으로 접속하게 된다.

상기의 구성의 실시예 4와 관련되는 ΔΣ아날로그-디지털 변환기(1)에 의하면, 랜덤 텔레그래프 노이즈가 작은 디지털-아날로그 변환부를 1단째 적분기(11)의 입력단(N₁)에 고정적으로 접속함으로써, 랜덤 텔레그래프 노이즈가 큰 디지털-아날로그 변환부를 접속하는 경우보다도, 랜덤 텔레그래프 노이즈를 저감할 수 있다. 또한, 피드백 루프 중에 커런트 스티어링형 디지털-아날로그 변환부를 1개밖에 가지지 않는 타입의 ΔΣ아날로그-디지털 변환기(1)에 있어서, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)를 예비로서 구비함으로써, 예비로서 구비하지 않는 경우보다도 면적이 커진다. 그러나, ΔΣ아날로그-디지털 변환기 전체를 예비로서 구비하는 경우에 비해, ΔΣ아날로그-디지털 변환기(1)의 면적을 작게 할 수 있다.

［실시예 5］

실시예 5는, 실시예 4의 변형예이다. 실시예 5와 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성을 도 10에 나타낸다. 실시예 5와 관련되는 ΔΣ아날로그-디지털 변환기(1)에서는, 예비로서 구비하는 제2 커런트 스티어링형 디지털-아날로그 변환부(40)가, 스위치 회로 부분(스위치 소자(41, 43) 등)을 가지지 않고, 전류원(I₂) 및 스위치 소자(47, 48)로 이루어지는 회로 구성이 되고 있다.

즉, 실시예 5와 관련되는 ΔΣ아날로그-디지털 변환기(1)는, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 회로 부분을, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)에서 공용하는 구성이 되고 있다.

상기의 구성의 실시예 5와 관련되는 ΔΣ아날로그-디지털 변환기(1)에 있어서도, 실시예 4의 경우와 마찬가지의 작용, 효과를 얻을 수 있다. 또한, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 스위치 회로 부분을, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)에서 겸용함으로써, 실시예 4의 경우보다 면적을 작게 할 수 있는 메리트가 있다.

［실시예 6］

실시예 6은, 3차의 ΔΣ아날로그-디지털 변환기의 예이다. 실시예 6과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 도 11에 나타낸다.

실시예 6과 관련되는 ΔΣ아날로그-디지털 변환기(1)에 있어서, 1단째 적분기(11) 및 2단째 적분기(12)는, 실시예 1의 경우와 동일한 회로 구성이 되고 있다. 단, 이 회로 구성에 한정되는 것은 아니고, 예를 들면 1단째 적분기(11)에 대해, 실시예 3과 같이, 연산 증폭기(111)를 사용한 회로 구성이어도 된다. 3단째 적분기(13)는, g_m앰프(131)를 가지고, 당해 g_m앰프(131)의 출력단과 기준 전위점(예를 들면, GND)의 사이에 직렬로 접속된 저항 소자(R₃)및 용량 소자(C₃)에 의해 구성되어 있다.

적분 회로부(10) 이외의 구성, 즉, 양자화 회로부(20), 제1 커런트 스티어링형 디지털-아날로그 변환부(30), 제2 커런트 스티어링형 디지털-아날로그 변환부(40), 및, 제어 회로부(50)의 구성은, 실시예 1 또는 실시예 2의 경우와 기본적으로 같다. 따라서, 실시예 6과 관련되는 ΔΣ아날로그-디지털 변환기(1)에 있어서도, 실시예 1의 경우와 마찬가지로, 전류원 트랜지스터의 면적을 크게 하거나, 전류원 트랜지스터 상호 컨덕턴스 g_m가 작게 되도록 동작점 설계를 행하지 않아도, 랜덤 텔레그래프 노이즈를 저감할 수 있다.

또한, 실시예 6과 관련되는 ΔΣ아날로그-디지털 변환기(1)에 대해서도, 실시예 4나 실시예 5의 기술을 적용할 수 있다.

［변형예］

이상에서는, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)와 동일한 ΔΣ아날로그-디지털 변환기 내에 설치되어 있는 디지털-아날로그 변환부를, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)로서 사용하는 경우를 예로 들어 설명했지만, 이에 한정되는 것은 아니다. 즉, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)가 설치된 ΔΣ아날로그-디지털 변환기에 인접하는 ΔΣ아날로그-디지털 변환기 내에 설치되어 있는 디지털-아날로그 변환부를, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)로서 사용하도록 해도 된다. 그 구체적인 예에 대해서는, 실시예 7로서, 다음에서 상세하게 설명한다.

이상 설명한 실시예 1 내지 실시예 6과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기(1)는, CMOS 이미지 센서 등의 고체 촬상 소자에 있어서, 단위 화소로부터 출력되는 아날로그의 화소 신호를 디지탈 신호로 변환하는 아날로그-디지털 변환기로서 사용할 수 있다. 단, 고체 촬상 소자에의 적용에 한정되는 것은 아니고, 실시예 1 내지 실시예 6과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기(1)는, 통신기의 수신장치의 신호 처리 시스템이나 오디오 시스템 등의 다양한 분야에 있어서 사용할 수 있다. 이하에서는, 고체 촬상 소자에 적용하는 경우를 예로 들어 설명한다.

＜본 개시의 고체 촬상 소자＞

［기본적인 시스템 구성］

도 12는, 본 개시의 고체 촬상 소자의 기본적인 시스템 구성을 나타내는 개략 구성도이다. 여기에서는, 고체 촬상 소자로서, X－Y 어드레스 방식의 고체 촬상 소자의 일종인 CMOS 이미지 센서를 예로 들어 설명한다. CMOS 이미지 센서란, CMOS 프로세스를 응용하거나, 또는, 부분적으로 사용하여 작성된 이미지 센서이다.

본 예와 관련되는 CMOS 이미지 센서(60)는, 도시하지 않는 반도체 기판(칩) 상에 형성된 화소 어레이부(61), 및, 당해 화소 어레이부(61)와 동일한 반도체 기판 상에 집적된 주변 회로부를 가지는 구성이 되고 있다. 주변 회로부는, 예를 들면, 수직 구동부(62), 컬럼 처리부(63), 수평 구동부(64), 및, 시스템 제어부(65)에 의해 구성되어 있다.

CMOS 이미지 센서(60)는 나아가, 신호 처리부(68) 및 데이터 저장부(69)를 구비하고 있다. 신호 처리부(68) 및 데이터 저장부(69)에 대해서는, CMOS 이미지 센서(60)와 동일한 기판 상에 탑재해도 상관없고, CMOS 이미지 센서(60)와는 다른 기판 상에 배치하도록 해도 상관없다. 또한, 신호 처리부(68) 및 데이터 저장부(69)의 각 처리에 대해서는, CMOS 이미지 센서(60)와는 다른 기판에 설치되는 외부 신호 처리부, 예를 들면, DSP(Digital Signal Processor) 회로나 소프트웨어에 의한 처리이어도 상관없다.

화소 어레이부(61)는, 광전 변환을 행함으로써, 수광한 광량에 따른 광전하를 생성하고, 한편, 축적하는 광전 변환부를 포함한 단위 화소(이하, 단지 「화소」라고 기술하는 경우가 있다)(70)가 행방향 및 열방향으로, 즉, 행렬 형상으로 2차원 배치된 구성이 되고 있다. 여기서, 행방향이란 화소행의 화소의 배열 방향(소위, 수평 방향)을 말하고, 열방향이란 화소열의 화소의 배열 방향(소위, 수직 방향)을 말한다.

화소 어레이부(61)에 있어서, 행렬 형상의 화소 배열에 대해, 화소행마다 화소 구동선(66)(66₁ ~ 66_m)이 행방향을 따라 배선되고, 화소열마다 수직 신호선(67)(67₁ ~ 67_n)이 열방향을 따라 배선되고 있다. 화소 구동선(66)은, 화소로부터 신호를 읽어낼 때의 구동을 행하기 위해, 후술하는 구동 신호를 전송한다. 도 12에서는, 화소 구동선(66)에 대해 1개의 배선으로서 나타내고 있지만, 1개에 한정되는 것은 아니다. 화소 구동선(66)의 일단은, 수직 구동부(62)의 각 행에 대응한 출력단에 접속되고 있다.

수직 구동부(62)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(61)의 각 화소(70)를 전 화소 동시 또는 행 단위 등으로 구동한다. 즉, 수직 구동부(62)는, 당해 수직 구동부(62)를 제어하는 시스템 제어부(65)와 함께, 화소 어레이부(61)의 각 화소(70)를 구동하는 구동부를 구성하고 있다. 이 수직 구동부(62)는 그 구체적인 구성에 대해서는 도시를 생략하지만, 일반적으로, 판독 주사계와 소출(sweep-out) 주사계의 2개의 주사계를 가지는 구성이 되고 있다.

판독 주사계는, 단위 화소(70)로부터 신호를 읽어내기 위해서, 화소 어레이부(61)의 단위 화소(70)를 행 단위로 차례대로 선택 주사한다. 단위 화소(70)로부터 읽어내어지는 신호는 아날로그 신호이다. 소출 주사계는, 판독 주사계에 의해 판독 주사가 행해지는 판독 행에 대해, 그 판독 주사보다 셔터 스피드의 시간분만큼 선행하여 소출 주사를 행한다.

이 소출 주사계에 의한 소출 주사에 의한, 판독 행의 단위 화소(70)의 광전 변환부로부터 불필요한 전하가 소출되는 것에 의해 당해 광전 변환부가 리셋된다. 그리고, 이 소출 주사계에 의한 불필요한 전하가 소출되는(리셋되는) 것에 따라, 소위 전자 셔터 동작을 행한다. 여기서, 전자 셔터 동작이란, 광전 변환부의 광전하를 버리고, 새롭게 노광을 개시하는(광전하의 축적을 개시한다) 동작을 말한다.

판독 주사계에 의한 판독 동작에 의해 읽어내지는 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 수광한 광량에 대응하는 것이다. 그리고, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 소출 타이밍으로부터, 이번 판독 동작에 의한 판독 타이밍까지의 기간이, 단위 화소(70)에 있어서의 광전하의 노광 기간이 된다.

수직 구동부(62)에 의해 선택 주사된 화소행의 각 화소(70)로부터 출력되는 신호는, 화소열마다 수직 신호선(67)의 각각을 통해 컬럼 처리부(63)에 입력된다.

컬럼 처리부(63)는, 화소 어레이부(61)의 화소열마다, 또는 복수의 화소열을 단위로 하여, 선택행의 각 화소(70)로부터 수직 신호선(67)을 통해 출력되는 아날로그의 화소 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기(AD변환기)(631)를 가지고 있다. 컬럼 처리부(63)는, AD변환 처리 이외에, 노이즈 제거 처리 등의 신호 처리를 행하는 구성으로 할 수 있다. 노이즈 제거 처리로서는, 예를 들면 CDS(Correlated Double Sampling; 상관 이중 샘플링) 처리나, DDS(Double Data Sampling) 처리를 예로 들 수 있다. 예를 들면, CDS 처리에 의해, 리셋 노이즈나 화소(70) 내의 증폭 트랜지스터의 임계값 편차 등의 화소 고유의 고정 패턴 노이즈를 제거할 수 있다.

수평 구동부(64)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 컬럼 처리부(63)의 1개의 화소열, 또는 복수의 화소열에 대응하는 단위 회로를 차례대로 선택 주사한다. 이 수평 구동부(64)에 의한 선택 주사에 의해, 컬럼 처리부(63)에 있어서 단위 회로마다 AD변환 등의 신호 처리가 된 화소 신호가 차례대로 출력된다.

시스템 제어부(65)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고, 당해 타이밍 제너레이터로 생성된 각종의 타이밍을 기본으로, 수직 구동부(62), 컬럼 처리부(63), 및, 수평 구동부(64) 등의 구동 제어를 행한다.

신호 처리부(68)는, 적어도 연산 처리 기능을 가지고, 컬럼 처리부(63)로부터 출력되는 화소 신호에 대해서 연산 처리 등의 다양한 신호 처리를 행한다. 데이터 저장부(69)는, 신호 처리부(68)에서 신호 처리를 할 때, 그 처리에 필요한 데이터를 일시적으로 저장한다.

상기의 구성의 CMOS 이미지 센서(60)에 있어서, 컬럼 처리부(63)에, 화소 어레이부(61)의 화소열마다, 또는 복수의 화소열을 단위로 하여 설치되는 아날로그-디지털 변환기(631)로서, 상술한 실시예 1 내지 실시예 6과 관련되는 ΔΣ아날로그-디지털 변환기(1)를 사용할 수 있다. 실시예 1 내지 실시예 6과 관련되는 ΔΣ아날로그-디지털 변환기(1)는, 커런트 스티어링형 디지털-아날로그 변환부의 전류원 트랜지스터의 면적을 크게 하거나, 전류원 트랜지스터의 상호 컨덕턴스 g_m가 작게 되도록 동작점 설계를 행하지 않아도, 랜덤 텔레그래프 노이즈를 저감할 수 있다.

CMOS 이미지 센서(60)에 있어서는, 랜덤 텔레그래프 노이즈는, 수직 스트라이프 형상의 랜덤 노이즈가 되어 화질을 악화시키는 한 요인이 된다. 이에 대해, 컬럼 처리부(63)의 아날로그-디지털 변환기(631)로서 실시예 1 내지 실시예 6과 관련되는 ΔΣ아날로그-디지털 변환기(1)를 사용함으로써, 아날로그-디지털 변환기(631)에서 발생하는 랜덤 텔레그래프 노이즈를 저감할 수 있기 때문에, 화질의 향상을 도모할 수 있다.

또한, 랜덤 텔레그래프 노이즈의 저감분을 전류원 트랜지스터의 축소에 충당할 수 있기 때문에, 아날로그-디지털 변환기(631)를 축소화 할 수 있다. 이에 의해, 컬럼 처리부(63)의 축소화, 나아가서는, CMOS 이미지 센서(60)의 칩 사이즈의 축소화에 기여할 수 있다.

그런데, 상술한 바와 같이, 제1 커런트 스티어링형 디지털-아날로그 변환부(30)가 설치된 ΔΣ아날로그-디지털 변환기에 인접하는 ΔΣ아날로그-디지털 변환기 내에 설치되어 있는 디지털-아날로그 변환부를, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)로서 사용할 수 있다. 그 하나의 구체적인 예에 대해, 실시예 7로서 이하에 설명한다.

［실시예 7］

실시예 7은, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)로서, 인접하는 화소열의 아날로그-디지털 변환기(631)에 속하는 커런트 스티어링형 디지털-아날로그 변환부를 사용하는 예이다. 실시예 7과 관련되는 연속시간형의 ΔΣ아날로그-디지털 변환기의 회로 구성의 개략을 도 13에 나타낸다.

여기에서는, 컬럼 처리부(63)에 있어서, 예를 들면, 아날로그-디지털 변환기(631)가 화소 어레이부(61)의 화소열마다 1대1의 대응 관계를 가지고 배치되어 있는 경우를 예로 들어 설명한다. 또한, 도 13에는, 도면의 간소화를 위해서, 어느 화소열(i)과, 당해 화소열(i)에 인접하는 화소열(i＋1)의 2개의 화소열에 대응하는 2개의 아날로그-디지털 변환기(631_{_i}, 631_{_i+1})를 도시하고 있다.

화소열(i)의 아날로그-디지털 변환기(631_{_i})는, 인접하는 화소열(i＋1)의 아날로그-디지털 변환기(631_{_i+1})에 속하는 제1 커런트 스티어링형 디지털-아날로그 변환부(30)를, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)로서 사용하도록 하고 있다. 그리고, 화소열(i)의 아날로그-디지털 변환기(631_{_i})에서는, 제어 회로부(50)에 의한 제어 하에, 자신에 속하는 제1 커런트 스티어링형 디지털-아날로그 변환부(30), 및, 인접하는 아날로그-디지털 변환기(631_{_i+1})에 속하는 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 피드백값의 출력처를 피드백때마다 절환하도록 하고 있다.

화소열(i＋1)의 아날로그-디지털 변환기(631__i+1)는 그 반대이다. 즉, 아날로그-디지털 변환기(631_{_i+1})는, 인접하는 화소열(i)의 아날로그-디지털 변환기(631_{_i})에 속하는 제1 커런트 스티어링형 디지털-아날로그 변환부(30)를 제2 커런트 스티어링형 디지털-아날로그 변환부(40)로서 사용하고 있다. 그리고, 화소열(i＋1)의 아날로그-디지털 변환기(631_{_i+1})에서는, 제어 회로부(50)에 의한 제어 하에, 자신에 속하는 제1 커런트 스티어링형 디지털-아날로그 변환부(30), 및, 인접하는 아날로그-디지털 변환기(631_{_i})에 속하는 제1 커런트 스티어링형 디지털-아날로그 변환부(30)의 피드백값의 출력처를 피드백때마다 절환하도록 하고 있다.

상기의 구성의 실시예 7와 관련되는 ΔΣ아날로그-디지털 변환기에 있어서, 인접하는 화소열의 아날로그-디지털 변환기(631_{_i}, 631_{_i+1})의 어느 한쪽의 전류원의 랜덤 텔레그래프 노이즈가 현저하게 컸던 경우를 생각한다. 이 경우, 실시예 7에 의하면, 반감한 랜덤 텔레그래프 노이즈가 2개의 화소열분의 아날로그-디지털 변환기(631_{_i}, 631_{_i+1})에 걸쳐서 출력됨으로써, 랜덤 텔레그래프 노이즈에 기인하는 화질의 열화가 눈에 띄지 않게 되기 때문에, 촬상 화상의 화질을 향상할 수 있다.

또한, 실시예 7에서는, 원래 피드백 루프 중에 커런트 스티어링형 디지털-아날로그 변환부를 1개(제1 커런트 스티어링형 디지털-아날로그 변환부(30))밖에 가지지 않는 타입의 ΔΣ아날로그-디지털 변환기에 적용했을 경우를 예로 들어 설명했지만, 이에 한정되는 것은 아니다. 즉, 실시예 1 등의 경우와 같이, 제1 커런트 스티어링형 디지털-아날로그 변환부(30) 및 제2 커런트 스티어링형 디지털-아날로그 변환부(40)를 가지는 타입의 ΔΣ아날로그-디지털 변환기에도 적용 가능하다.

또한, 원리적으로는, 실시예 1 내지 실시예 6과 같은 화소열의 아날로그-디지털 변환기(631) 내에서의 절환과, 실시예 7의 인접하는 화소열의 아날로그-디지털 변환기(631) 사이에서의 절환을 조합한 형태를 취하는 것도 가능하다.

또한, 실시예 7에서는, 아날로그-디지털 변환기(631)가 화소열마다 배치되어 있는 경우에 있어서, 인접하는 화소열의 아날로그-디지털 변환기에 속하는 커런트 스티어링형 디지털-아날로그 변환부를, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)로서 사용하는 경우를 예로 들었지만, 이에 한정되는 것은 아니다. 구체적으로는, 아날로그-디지털 변환기(631)가 복수의 화소열을 단위로 하여 설치되는 경우가 있고, 이 경우에는, 컬럼 처리부(63) 내에 있어서 인접하는 아날로그-디지털 변환기에 속하는 커런트 스티어링형 디지털-아날로그 변환부를, 제2 커런트 스티어링형 디지털-아날로그 변환부(40)로서 사용하게 된다.

또한, 상술한 CMOS 이미지 센서(60)의 시스템 구성은, 일례이고, 이에 한정되는 것은 아니다. 예를 들면, 데이터 저장부(69)를 컬럼 처리부(63)의 후단에 배치하고, 컬럼 처리부(63)로부터 출력되는 화소 신호를, 데이터 저장부(69)를 경유하여 신호 처리부(68)에 공급하는 시스템 구성이어도 된다. 역시 또한, 컬럼 처리부(63)에 대해서 데이터 저장부(69) 및 신호 처리부(68)를 병렬적으로 설치하는 시스템 구성이어도 된다.

［적층 구조］

또한, 상기의 CMOS 이미지 센서(60)에서는, 화소 어레이부(61)와 동일한 반도체 기판 상에, 아날로그-디지털 변환기(631)를 포함한 컬럼 처리부(63)나, 신호 처리부(68) 등의 주변 회로부를 형성한, 소위, 평치구조의 CMOS 이미지 센서를 예로 들어 설명했지만, 평치구조의 CMOS 이미지 센서에의 적용에 한정되는 것은 아니다.

즉, 복수의 반도체 기판이 서로 적층되어 이루어지는, 소위, 적층 구조의 CMOS 이미지 센서에도 적용할 수 있다. 적층 구조의 하나의 구체적인 예로서는, 예를 들면 도 14에 나타내는 바와 같이, 화소 어레이부(61)가 형성된 반도체 기판(81)과, 아날로그-디지털 변환기(631)를 포함한 컬럼 처리부(63)나, 신호 처리부(68), 데이터 저장부(69) 등의 주변 회로부가 형성된 반도체 기판(82)이 적층되어 이루어지는 적층 구조를 예시할 수 있다.

이 적층 구조의 CMOS 이미지 센서(60)에 의하면, 1층째 반도체 기판(81)으로서 화소 어레이부(61)를 형성할 수 있는 정도의 크기(면적)이면 되기 때문에, 1층째 반도체 기판(81)의 사이즈(면적), 나아가서는, 칩 전체의 사이즈를 작게 할 수 있다. 또한, 1층째 반도체 기판(81)에는 화소의 작성에 적절한 프로세스를 적용할 수 있고, 2층째의 반도체 기판(82)에는 회로의 작성에 적절한 프로세스를 적용할 수 있기 때문에, CMOS 이미지 센서(60)의 제조에 있어서, 프로세스의 최적화를 도모할 수 있는 메리트도 있다.

또한, 여기에서는, 2층의 적층 구조를 예시했지만, 2층으로 한정되는 것은 아니고, 3층 이상의 적층 구조여도 된다.

＜본 개시의 전자기기＞

상술한 본 개시의 고체 촬상 소자는, 디지털 카메라나 비디오 카메라 등의 촬상 장치나, 휴대전화기 등의 촬상 기능을 가지는 휴대단말장치나, 화상 판독부에 고체 촬상 소자를 사용하는 복사기 등의 전자기기 전반에 있어서, 그 촬상부(화상 취입부)로서 사용할 수 있다. 또한, 고체 촬상 소자는 원칩으로서 형성된 형태여도 되고, 촬상부와, 신호 처리부 또는 광학계가 통합되어 패키징된 촬상 기능을 가지는 모듈 형상의 형태여도 된다. 전자기기에 탑재되는 상기 모듈 형상의 형태, 즉, 카메라 모듈을 촬상 장치로 하는 경우도 있다.

［촬상 장치］

도 15는, 본 개시의 전자기기의 일례인 촬상 장치의 구성을 나타내는 블록도이다. 도 15에 나타내는 바와 같이, 본 예와 관련되는 촬상 장치(100)는, 렌즈군 등을 포함한 촬상 광학계(101), 촬상부(102), DSP 회로(103), 프레임 메모리(104), 표시장치(105), 기록 장치(106), 조작계(107), 및, 전원계(108) 등을 가지고 있다. 그리고, DSP 회로(103), 프레임 메모리(104), 표시장치(105), 기록 장치(106), 조작계(107), 및, 전원계(108)가 버스 라인(109)를 거쳐서 서로 접속된 구성이 되고 있다.

촬상 광학계(101)는, 피사체로부터의 입사광(이미지광)을 받아들여 촬상부(102)의 촬상면 상에 결상 한다. 촬상부(102)는, 광학계(101)에 의해 촬상면 상에 결상된 입사광의 광량을 화소 단위로 전기신호로 변환하여 화소 신호로서 출력한다. DSP 회로(103)는, 일반적인 카메라 신호 처리, 예를 들면, 화이트 밸런스 처리, 디모자이크(demosaic) 처리, 감마 보정 처리 등을 행한다.

프레임 메모리(104)는, DSP 회로(103)에서의 신호 처리의 과정에서 적절하게 데이터의 저장에 사용된다. 표시장치(105)는, 액정표시장치나 유기 EL(electro luminescence) 표시장치 등의 패널형 표시장치로 이루어지고, 촬상부(102)에서 촬상된 동화상 또는 정지화상을 표시한다. 기록 장치(106)는, 촬상부(102)에서 촬상된 동화상 또는 정지화상을, 휴대가능 반도체 메모리나, 광디스크, HDD(Hard Disk Drive) 등의 기록 매체에 기록한다.

조작계(107)는, 유저에 의한 조작에 따라, 본 촬상 장치(100)가 가지는 다양한 기능에 대해 조작 지령을 내린다. 전원계(108)는, DSP 회로(103), 프레임 메모리(104), 표시장치(105), 기록 장치(106), 및, 조작계(107)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해서 적절하게 공급한다.

상기의 구성의 촬상 장치(100)에 있어서, 촬상부(102)로서, 상술한 본 개시와 관련되는 CMOS 이미지 센서(60)를 사용할 수 있다. 본 개시와 관련되는 CMOS 이미지 센서(60)는, 랜덤 텔레그래프 노이즈를 저감할 수 있기 때문에 화질을 향상할 수 있다. 따라서, 촬상부(102)로서, 본 개시와 관련되는 CMOS 이미지 센서(60)를 사용함으로써, 촬상 화상의 고화질화를 도모할 수 있다.

또한, 본 개시와 관련되는 CMOS 이미지 센서(60)는, 랜덤 텔레그래프 노이즈의 저감분을 전류원 트랜지스터의 축소에 충당할 수 있기 때문에, 아날로그-디지털 변환기(631)의 축소화에 따라 컬럼 처리부(63), 나아가서는, CMOS 이미지 센서(60)의 칩 사이즈를 축소화할 수 있다. 따라서, 촬상부(102)로서, 본 개시와 관련되는 CMOS 이미지 센서(60)를 사용함으로써, 촬상부(102)를 포함한 촬상 광학계계의 소형화에 기여할 수 있다.

＜본 개시가 취할 수 있는 구성＞

또한, 본 개시는, 이하와 같은 구성을 취할 수도 있다.

≪A. 아날로그-디지털 변환기≫

［A－1］

제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단, 또는, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단이 적분 회로부의 입력단에 접속되는,

아날로그-디지털 변환기.

［A－2］

［A－1］에 있어서,

제2 커런트 스티어링형 디지털-아날로그 변환부는, 제1 커런트 스티어링형 디지털-아날로그 변환부와 동일한 아날로그-디지털 변환기 내에 설치되어 있는,

아날로그-디지털 변환기.

［A－3］

［A－2］에 있어서,

적분 회로부는, 종속 접속된 적어도 2개의 적분기를 포함하고,

제1 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 1단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이고,

제2 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 2단째 적분기에 피드백값을 주는 디지털-아날로그 변환부인,

아날로그-디지털 변환기.

［A－4］

［A－3］에 있어서,

제1 커런트 스티어링형 디지털-아날로그 변환부는, 그 출력단을 1단째 적분기에 선택적으로 접속하는 제1 스위치 소자, 및, 2단째 적분기에 선택적으로 접속하는 제2 스위치 소자를 포함하고,

제2 커런트 스티어링형 디지털-아날로그 변환부는, 그 출력단을 2단째 적분기에 선택적으로 접속하는 제3 스위치 소자, 및, 1단째 적분기에 선택적으로 접속하는 제4 스위치 소자를 포함하는,

아날로그-디지털 변환기.

［A－5］

［A－4］에 있어서,

제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제1 스위치 소자를 거쳐서 1단째 적분기에 접속함과 함께, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제3 스위치 소자를 거쳐서 2단째 적분기에 접속하는 제1 접속 모드, 및,

제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제2 스위치 소자를 거쳐서 2단째 적분기에 접속함과 함께, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제4 스위치 소자를 거쳐서 1단째 적분기에 접속하는 제2 접속 모드의 절환 제어를 행하는 제어 회로부를 포함하는,

아날로그-디지털 변환기.

［A－6］

［A－5］에 있어서,

제어 회로부는, 제1 접속 모드 및 제2 접속 모드의 절환 제어를, 양자화 회로부의 양자화 동작에 동기하여 교대로 행하는,

아날로그-디지털 변환기.

［A－7］

［A－2］에 있어서,

제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부 중, 랜덤 텔레그래프 노이즈가 작은 쪽의 출력단이 적분 회로부의 입력단에 고정적으로 접속되는,

아날로그-디지털 변환기.

［A－8］

［A－7］에 있어서,

제1 커런트 스티어링형 디지털-아날로그 변환부의 스위치 회로 부분을, 제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부에서 공용하는,

아날로그-디지털 변환기.

［A－9］

［A－1］에 있어서,

제2 커런트 스티어링형 디지털-아날로그 변환부는, 제1 커런트 스티어링형 디지털-아날로그 변환부가 설치된 아날로그-디지털 변환기에 인접하는 아날로그-디지털 변환기 내에 설치되어 있는,

아날로그-디지털 변환기.

≪B. 고체 촬상 소자≫

［B－1］

아날로그-디지털 변환기는,

아날로그 화소 신호의 값과 피드백값의 차분을 적분하는 적분 회로부,

고체 촬상 소자.

［B－2］

［B－1］에 있어서,

제2 커런트 스티어링형 디지털-아날로그 변환부는, 제1 커런트 스티어링형 디지털-아날로그 변환부와 같은 아날로그-디지털 변환기 내에 설치되어 있는,

고체 촬상 소자.

［B－3］

［B－2］에 있어서,

적분 회로부는, 종속 접속된 적어도 2개의 적분기로 이루어지고,

고체 촬상 소자.

［B－4］

［B－3］에 있어서,

고체 촬상 소자.

［B－5］

［B－4］에 있어서,

고체 촬상 소자.

［B－6］

［B－5］에 있어서,

고체 촬상 소자.

［B－7］

［B－4］에 있어서,

고체 촬상 소자.

［B－8］

［B－7］에 있어서,

고체 촬상 소자.

［B－9］

［B－1］에 있어서,

제2 커런트 스티어링형 디지털-아날로그 변환부는, 컬럼 처리부에 있어서 인접하는 아날로그-디지털 변환기 내에 설치되어 있는,

고체 촬상 소자.

［B－10］

［B－1］내지 ［B－9］ 중 어느 하나에 있어서,

화소 어레이부가 형성된 반도체 기판과, 아날로그-디지털 변환기를 포함한 컬럼 처리부가 형성된 반도체 기판이 적층되어 이루어지는,

고체 촬상 소자.

≪C. 전자기기≫

［C－1］

아날로그-디지털 변환기는,

고체 촬상 소자를 가지는 전자기기.

［C－2］

［C－1］에 있어서,

전자기기.

［C－3］

［C－2］에 있어서,

전자기기.

［C－4］

［C－3］에 있어서,

전자기기.

［C－5］

［C－4］에 있어서,

전자기기.

［C－6］

［C－5］에 있어서,

전자기기.

［C－7］

［C－4］에 있어서,

전자기기.

［C－8］

［C－7］에 있어서,

전자기기.

［C－9］

［C－1］에 있어서,

제2 커런트 스티어링형 디지털-아날로그 변환부는, 컬럼 처리부에서 인접하는 아날로그-디지털 변환기 내에 설치되어 있는,

전자기기.

［C－10］

［C－1］ 내지 ［C－9］ 중 어느 하나에 있어서,

전자기기.

1: 연속시간형의 ΔΣ아날로그-디지털 변환기
10: 적분 회로부
11: 1단째 적분기
12: 2단째 적분기
13: 3단째 적분기
20: 양자화 회로부
21: 비교기
30: 제1 커런트 스티어링형 디지털-아날로그 변환부
31: 제1 스위치 소자
32: 제2 스위치 소자
40: 제2 커런트 스티어링형 디지털-아날로그 변환부
41: 제3 스위치 소자
42: 제4 스위치 소자
50: 제어 회로부
60: CMOS 이미지 센서
61: 화소 어레이부
62: 수직 구동부
63: 컬럼 처리부
64: 수평 구동부
65: 시스템 제어부
66(66₁ ~ 66_m): 화소 구동선
67(67₁ ~ 67_n): 수직 신호선
68: 신호 처리부
69: 데이터 저장부
70: 단위 화소
I_1:제1 커런트 스티어링형 디지털-아날로그 변환부의 전류원
I_2:제2 커런트 스티어링형 디지털-아날로그 변환부의 전류원

Claims

아날로그 입력 신호의 값과 피드백값의 차분을 적분하는 적분 회로부,
적분 회로부의 출력을 디지털값으로 변환하는 양자화 회로부,
양자화 회로부의 출력에 따라 피드백값을 생성하는 제1 커런트 스티어링형 디지털-아날로그 변환부, 및,
제1 커런트 스티어링형 디지털-아날로그 변환부와 다른 제2 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단, 또는, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단이 적분 회로부의 입력단에 접속되고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 제1 커런트 스티어링형 디지털-아날로그 변환부와 동일한 아날로그-디지털 변환기 내에 설치되어 있으며,
적분 회로부는, 종속 접속된 적어도 2개의 적분기를 포함하고,
제1 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 1단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 2단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이며,
제1 커런트 스티어링형 디지털-아날로그 변환부는, 그 출력단을 1단째 적분기에 선택적으로 접속하는 제1 스위치 소자, 및, 2단째 적분기에 선택적으로 접속하는 제2 스위치 소자를 포함하고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 그 출력단을 2단째 적분기에 선택적으로 접속하는 제3 스위치 소자, 및, 1단째 적분기에 선택적으로 접속하는 제4 스위치 소자를 포함하는,
아날로그-디지털 변환기.
삭제
삭제
삭제
제1항에 있어서,
제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제1 스위치 소자를 거쳐서 1단째 적분기에 접속함과 함께, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제3 스위치 소자를 거쳐서 2단째 적분기에 접속하는 제1 접속 모드, 및,
제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제2 스위치 소자를 거쳐서 2단째 적분기에 접속함과 함께, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제4 스위치 소자를 거쳐서 1단째 적분기에 접속하는 제2 접속 모드의 절환 제어를 행하는 제어 회로부를 포함하는,
아날로그-디지털 변환기.
제5항에 있어서,
제어 회로부는, 제1 접속 모드 및 제2 접속 모드의 절환 제어를, 양자화 회로부의 양자화 동작에 동기하여 교대로 행하는,
아날로그-디지털 변환기.
아날로그 입력 신호의 값과 피드백값의 차분을 적분하는 적분 회로부,
적분 회로부의 출력을 디지털값으로 변환하는 양자화 회로부,
양자화 회로부의 출력에 따라 피드백값을 생성하는 제1 커런트 스티어링형 디지털-아날로그 변환부, 및,
제1 커런트 스티어링형 디지털-아날로그 변환부와 다른 제2 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단, 또는, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단이 적분 회로부의 입력단에 접속되고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 제1 커런트 스티어링형 디지털-아날로그 변환부와 동일한 아날로그-디지털 변환기 내에 설치되어 있으며,
적분 회로부는, 종속 접속된 적어도 2개의 적분기를 포함하고,
제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 1단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이고,
제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부 중, 랜덤 텔레그래프 노이즈가 작은 쪽의 출력단이 1단째 적분기의 입력단에 고정적으로 접속되는,
아날로그-디지털 변환기.
제7항에 있어서,
제1 커런트 스티어링형 디지털-아날로그 변환부는, 그 출력단을 1단째 적분기에 선택적으로 접속하는 제1 스위치 소자를 갖고,
제1 커런트 스티어링형 디지털-아날로그 변환부의 제1 스위치 소자를, 제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부에서 공용하는,
아날로그-디지털 변환기.
제1항에 있어서,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 제1 커런트 스티어링형 디지털-아날로그 변환부가 설치된 아날로그-디지털 변환기에 인접하는 아날로그-디지털 변환기 내에 설치되어 있는,
아날로그-디지털 변환기.
광전 변환부를 포함한 단위 화소가 행렬 형상으로 배치되어 이루어지는 화소 어레이부, 및,
단위 화소로부터 출력되는 아날로그 화소 신호를 디지털 화소 신호로 변환하는 아날로그-디지털 변환기를 포함한 컬럼 처리부를 구비하고,
아날로그-디지털 변환기는,
아날로그 화소 신호의 값과 피드백값의 차분을 적분하는 적분 회로부,
적분 회로부의 출력을 디지털값으로 변환하는 양자화 회로부,
양자화 회로부의 출력에 따라 피드백값을 생성하는 제1 커런트 스티어링형 디지털-아날로그 변환부, 및,
제1 커런트 스티어링형 디지털-아날로그 변환부와 다른 제2 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단, 또는, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단이 적분 회로부의 입력단에 접속되고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 제1 커런트 스티어링형 디지털-아날로그 변환부와 동일한 아날로그-디지털 변환기 내에 설치되어 있으며,
적분 회로부는, 종속 접속된 적어도 2개의 적분기로 이루어지고,
제1 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 1단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 2단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이며,
제1 커런트 스티어링형 디지털-아날로그 변환부는, 그 출력단을 1단째 적분기에 선택적으로 접속하는 제1 스위치 소자, 및, 2단째 적분기에 선택적으로 접속하는 제2 스위치 소자를 포함하고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 그 출력단을 2단째 적분기에 선택적으로 접속하는 제3 스위치 소자, 및, 1단째 적분기에 선택적으로 접속하는 제4 스위치 소자를 포함하는,
고체 촬상 소자.
삭제
삭제
삭제
제10항에 있어서,
제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제1 스위치 소자를 거쳐서 1단째 적분기에 접속함과 함께, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제3 스위치 소자를 거쳐서 2단째 적분기에 접속하는 제1 접속 모드, 및,
제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제2 스위치 소자를 거쳐서 2단째 적분기에 접속함과 함께, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단을, 제4 스위치 소자를 거쳐서 1단째 적분기에 접속하는 제2 접속 모드의 절환 제어를 행하는 제어 회로부를 포함하는,
고체 촬상 소자.
제14항에 있어서,
제어 회로부는, 제1 접속 모드 및 제2 접속 모드의 절환 제어를, 양자화 회로부의 양자화 동작에 동기하여 교대로 행하는,
고체 촬상 소자.
아날로그 입력 신호의 값과 피드백값의 차분을 적분하는 적분 회로부,
적분 회로부의 출력을 디지털값으로 변환하는 양자화 회로부,
양자화 회로부의 출력에 따라 피드백값을 생성하는 제1 커런트 스티어링형 디지털-아날로그 변환부, 및,
제1 커런트 스티어링형 디지털-아날로그 변환부와 다른 제2 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단, 또는, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단이 적분 회로부의 입력단에 접속되고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 제1 커런트 스티어링형 디지털-아날로그 변환부와 동일한 아날로그-디지털 변환기 내에 설치되어 있으며,
적분 회로부는, 종속 접속된 적어도 2개의 적분기를 포함하고,
제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 1단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이고,
제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부 중, 랜덤 텔레그래프 노이즈가 작은 쪽의 출력단이 1단째 적분기의 입력단에 고정적으로 접속되는,
고체 촬상 소자.
제16항에 있어서,
제1 커런트 스티어링형 디지털-아날로그 변환부는, 그 출력단을 1단째 적분기에 선택적으로 접속하는 제1 스위치 소자를 갖고,
제1 커런트 스티어링형 디지털-아날로그 변환부의 제1 스위치 소자를, 제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부에서 공용하는,
고체 촬상 소자.
제10항에 있어서,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 컬럼 처리부에서 인접하는 아날로그-디지털 변환기 내에 설치되어 있는,
고체 촬상 소자.
제10항에 있어서,
화소 어레이부가 형성된 반도체 기판과, 아날로그-디지털 변환기를 포함한 컬럼 처리부가 형성된 반도체 기판이 적층되어 이루어지는,
고체 촬상 소자.
광전 변환부를 포함한 단위 화소가 행렬 형상으로 배치되어 이루어지는 화소 어레이부, 및,
단위 화소로부터 출력되는 아날로그 화소 신호를 디지털 화소 신호로 변환하는 아날로그-디지털 변환기를 포함한 컬럼 처리부를 구비하고,
아날로그-디지털 변환기는,
아날로그 입력 신호의 값과 피드백값의 차분을 적분하는 적분 회로부,
적분 회로부의 출력을 디지털값으로 변환하는 양자화 회로부,
양자화 회로부의 출력에 따라 피드백값을 생성하는 제1 커런트 스티어링형 디지털-아날로그 변환부, 및,
제1 커런트 스티어링형 디지털-아날로그 변환부와 다른 제2 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단, 또는, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단이 적분 회로부의 입력단에 접속되고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 제1 커런트 스티어링형 디지털-아날로그 변환부와 동일한 아날로그-디지털 변환기 내에 설치되어 있으며,
적분 회로부는, 종속 접속된 적어도 2개의 적분기를 포함하고,
제1 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 1단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 2단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이며,
제1 커런트 스티어링형 디지털-아날로그 변환부는, 그 출력단을 1단째 적분기에 선택적으로 접속하는 제1 스위치 소자, 및, 2단째 적분기에 선택적으로 접속하는 제2 스위치 소자를 포함하고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 그 출력단을 2단째 적분기에 선택적으로 접속하는 제3 스위치 소자, 및, 1단째 적분기에 선택적으로 접속하는 제4 스위치 소자를 포함하는,
고체 촬상 소자를 포함하는 전자기기.
광전 변환부를 포함한 단위 화소가 행렬 형상으로 배치되어 이루어지는 화소 어레이부, 및,
단위 화소로부터 출력되는 아날로그 화소 신호를 디지털 화소 신호로 변환하는 아날로그-디지털 변환기를 포함한 컬럼 처리부를 구비하고,
아날로그-디지털 변환기는,
아날로그 입력 신호의 값과 피드백값의 차분을 적분하는 적분 회로부,
적분 회로부의 출력을 디지털값으로 변환하는 양자화 회로부,
양자화 회로부의 출력에 따라 피드백값을 생성하는 제1 커런트 스티어링형 디지털-아날로그 변환부, 및,
제1 커런트 스티어링형 디지털-아날로그 변환부와 다른 제2 커런트 스티어링형 디지털-아날로그 변환부를 구비하고,
제1 커런트 스티어링형 디지털-아날로그 변환부의 출력단, 또는, 제2 커런트 스티어링형 디지털-아날로그 변환부의 출력단이 적분 회로부의 입력단에 접속되고,
제2 커런트 스티어링형 디지털-아날로그 변환부는, 제1 커런트 스티어링형 디지털-아날로그 변환부와 동일한 아날로그-디지털 변환기 내에 설치되어 있으며,
적분 회로부는, 종속 접속된 적어도 2개의 적분기를 포함하고,
제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부는, 적분 회로부의 1단째 적분기에 피드백값을 주는 디지털-아날로그 변환부이고,
제1 커런트 스티어링형 디지털-아날로그 변환부 및 제2 커런트 스티어링형 디지털-아날로그 변환부 중, 랜덤 텔레그래프 노이즈가 작은 쪽의 출력단이 1단째 적분기의 입력단에 고정적으로 접속되는,
고체 촬상 소자를 포함하는 전자기기.