JP7114565B2 - アナログ－デジタル変換器、固体撮像素子、及び、電子機器 - Google Patents

Description

本開示は、アナログ－デジタル変換器、固体撮像素子、及び、電子機器に関する。

アナログ－デジタル変換器（ＡＤ変換器）の一つとして、例えば、ΔΣアナログ－デジタル変換器が知られている（例えば、特許文献１参照）。ΔΣアナログ－デジタル変換器は、ΔΣ変調器と、デシメーションフィルタと呼称されるデジタルフィルタとで構成される。ΔΣ変調器は、直流信号や低周波の入力信号を低分解能（１ｂｉｔ～数ｂｉｔ）で高サンプリングレートのデジタル信号に変換する。デシメーションフィルタは、ΔΣ変調器から出力される、低分解能で高サンプリングレートのデジタル信号を、高分解能で低サンプリングレートのアナログ－デジタル変換値に変換する。

特開２０１２－１６５０８８号公報

ところで、ΔΣ変調器とデシメーションフィルタとは、通常隣接して配置される。しかし、レイアウト都合により、ΔΣ変調器とデシメーションフィルタとが離れて配置され、これらを繋ぐ伝送パスが長くなる場合がある。この場合、寄生容量に充放電される電荷量が増えるため、及び、リピーターを配置した場合はその貫通電流が増えるため、伝送パスで消費される電力が大きくなる。

そこで、本開示は、消費電力の低減を図ることができるアナログ－デジタル変換器、当該アナログ－デジタル変換器を用いる固体撮像素子、及び、当該固体撮像素子を有する電子機器を提供することを目的とする。

上記の目的を達成するための本開示のアナログ－デジタル変換器は、
量子化回路部を有するΔΣ変調器、
量子化回路部のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるスプリッター、
偶数番目のデジタル値及び奇数番目のデジタル値を別々に伝送する２系統の伝送パス、及び、
２系統の伝送パスによって伝送される偶数番目のデジタル値及び奇数番目のデジタル値を処理してアナログ－デジタル変換値として出力するデジタルフィルタ、
を備える。

上記の目的を達成するための本開示の固体撮像素子は、
光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器を含むカラム処理部を備え、
アナログ－デジタル変換器として、上記の構成のアナログ－デジタル変換器を用いる。また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を有する。

量子化回路部のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分け、２系統の伝送パスで別々に伝送することで、ΔΣ変調器からデジタルフィルタへの２系統の伝送パスの各々において、デジタルデータが０→１又は１→０に変化する割合が減る。これにより、消費電力が低減される。

本開示によれば、ΔΣ変調器からデジタルフィルタへの伝送パスにおいて、デジタルデータが０→１又は１→０に変化する割合が減るため消費電力の低減を図ることができる。尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。

図１は、ΔΣアナログ－デジタル変換器の基本形を示すブロック図である。 図２は、実施例１に係るΔΣアナログ－デジタル変換器の回路構成を示すブロック図である。 図３Ａは、基本形の回路構成の場合における小入力時、中入力時、大入力時のΔΣ変調器の出力データの一例を示す図であり、図３Ｂは、トグル率の入力レベル依存性を示す図である。 図４Ａは、実施例１の回路構成の場合における小入力時、中入力時、大入力時のΔΣ変調器の出力データの一例を示す図であり、図４Ｂは、トグル率の入力レベル依存性を示す図である。 図５は、実施例２に係るΔΣアナログ－デジタル変換器の回路構成を示すブロック図である。 図６は、２ｂｉｔΔΣ変調器の場合の量子化回路部の出力の一例を示す図である。 図７は、実施例３に係るΔΣアナログ－デジタル変換器の回路構成を示すブロック図である。 図８は、実施例３に係るΔΣアナログ－デジタル変換器の各部の波形を示すタイミング波形図である。 図９は、実施例４に係るΔΣアナログ－デジタル変換器の回路構成を示すブロック図である。 図１０は、実施例４に係るΔΣアナログ－デジタル変換器の各部の波形を示すタイミング波形図である。 図１１は、本開示の固体撮像素子の基本的なシステム構成を示す概略構成図である。 図１２は、ΔΣ変調器及びデシメーションフィルタをそれぞれ複数、画素列方向に並べて配置する一例を示す配置図である。 図１３は、積層構造のＣＭＯＳイメージセンサの構成の概略を示す分解斜視図である。 図１４は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。

以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のアナログ－デジタル変換器、固体撮像素子、及び、電子機器、全般に関する説明
２．本開示のアナログ－デジタル変換器
２－１．基本形（伝送パスが１本の例）
２－２．実施例１（１ｂｉｔのΔΣ変調器を有する場合の例）
２－３．実施例２（マルチｂｉｔのΔΣ変調器を有する場合の例）
２－４．実施例３（実施例１の変形例：スプリッターの具体的な回路例１）
２－５．実施例４（実施例１の変形例：スプリッターの具体的な回路例２）
３．本開示の固体撮像素子（ＣＭＯＳイメージセンサの例）
３－１．基本的なシステム構成
３－２．積層構造
４．本開示の電子機器（撮像装置の例）
５．本開示がとることができる構成

＜本開示のアナログ－デジタル変換器、固体撮像素子、及び、電子機器、全般に関する説明＞
本開示のアナログ－デジタル変換器、固体撮像素子、及び、電子機器にあっては、ΔΣ変調器は、１ｂｉｔのΔΣ変調器である構成とすることができる。あるいは又、ΔΣ変調器は、マルチｂｉｔのΔΣ変調器である構成とすることができる。

上述した好ましい構成を含む本開示のアナログ－デジタル変換器、固体撮像素子、及び、電子機器にあっては、スプリッターについて、Ｄ－フリップフロップを用いて構成することができる。あるいは又、スプリッターについて、ＲＳ－フリップフロップを用いて構成することができる。また、偶数番目のデジタル値と奇数番目のデジタル値とを合成し、デジタル－アナログ変換部を介して入力側にフィードバックする構成とすることができる。

＜本開示のアナログ－デジタル変換器＞
本開示のアナログ－デジタル変換器（ＡＤ変換器）は、直流信号や低周波の入力信号を低分解能（１ｂｉｔ～数ｂｉｔ）で高サンプリングレートのデジタル信号に変換するΔΣ変調器を用いるΔΣアナログ－デジタル変換器である。ΔΣアナログ－デジタル変換器は、ΔΣ変調器の後段に、デシメーションフィルタと呼称されるデジタルフィルタを有する。デシメーションフィルタは、ΔΣ変調器から出力される、低分解能で高サンプリングレートのデジタル信号を、高分解能で低サンプリングレートのアナログ－デジタル変換値に変換する。

［基本形］
先ず、ΔΣアナログ－デジタル変換器の基本形について、図１を用いて説明する。図１は、ΔΣアナログ－デジタル変換器の基本形を示すブロック図である。この基本形に係るΔΣアナログ－デジタル変換器は、本開示の従来例に係るΔΣアナログ－デジタル変換器でもある。

図１に示すように、基本形に係るΔΣアナログ－デジタル変換器１は、ΔΣ変調器１０と、デジタルフィルタの一例であるデシメーションフィルタ２０とを有し、ΔΣ変調器１０とデシメーションフィルタ２０とを１本の伝送パス３０で接続した構成となっている。ΔΣ変調器１０は、直流信号や低周波の入力信号ＩＮを低分解能（１ｂｉｔ～数ｂｉｔ）で高サンプリングレートのデジタル信号に変換する。デシメーションフィルタ２０は、ΔΣ変調器１０から出力される、低分解能で高サンプリングレートのデジタル信号を、高分解能で低サンプリングレートのアナログ－デジタル変換値ＯＵＴに変換して出力する。

以下に、ΔΣ変調器１０及びデシメーションフィルタ２０について、より具体的に説明する。

ΔΣ変調器１０は、フィルタ１１、量子化回路部１２、及び、デジタル－アナログ変換部（ＤＡ変換器）１３から構成されている。フィルタ１１は、アナログ入力信号ＩＮを非反転（＋）入力とし、デジタル－アナログ変換部１３からのフィードバック値を反転（－）入力とし、アナログ入力信号ＩＮの値とフィードバック値との差分を積分する積分回路から成る。量子化回路部１２は、例えば比較器１２１から構成されており、フィルタ１１の出力を基準電圧と比較することによって量子化し（論理“１”か論理“０”のデジタル値を決定）、例えば１ビットのデジタル信号として出力する。

量子化回路部１２から出力されるデジタル信号は、デジタル－アナログ変換部１３に供給されるとともに、伝送パス３０を通してデシメーションフィルタ２０に供給される。デジタル－アナログ変換部１３は、量子化回路部１２から出力されるデジタル信号に応じたフィードバック値を生成し、フィルタ１１にその反転入力として供給する。デシメーションフィルタ２０は、ΔΣ変調器１０で発生した量子化ノイズを取り除くとともに、間引き（デシメーション）によってサンプリング周波数を低くする処理を行い、デジタル信号ＯＵＴとして出力する。

上述したように、ΔΣ変調器１０では、デジタル－アナログ変換部１３を含むフィードバックループの働きにより、量子化回路部１２で注入される量子化ノイズを高周波域に偏在させて出力する。そして、デシメーションフィルタ２０では、ΔΣ変調器１０で発生した高周波量子化ノイズを取り除いて高分解能を得る。この一連の処理が、ΔΣアナログ－デジタル変換器１の基本原理である。

高周波に偏在した量子化ノイズを多く含むため、ΔΣ変調器１０の出力は、１ｂｉｔのΔΣ変調器においては、論理“０”と論理“１”とが頻繁に入れ替わるデジタルデータとなっている（論理“１”出力される密度がほぼ入力レベルに相当する）。また、マルチｂｉｔのΔΣ変調器においても、その中の各出力パスに注目すると、入力レベルに応じて、論理“０”と論理“１”とが頻繁に入れ替わるものが存在する。

通常では、ΔΣ変調器１０とデシメーションフィルタ２０とは隣接して配置される。しかし、レイアウト都合などにより、ΔΣ変調器１０とデシメーションフィルタ２０とが離れて配置される場合がある。このような場合、ΔΣ変調器１０とデシメーションフィルタ２０とを繋ぐ伝送パス３０が長くなるために、伝送パス３０で消費される電力が大きくなる。消費電力が増える原因は、伝送パス３０の寄生容量に充放電される電荷量が増えるためである。また、伝送パス３０中にリピーターを配置した場合は、その貫通電流が増えることによっても消費電力が増える。

そこで、本実施形態では、特に、ΔΣ変調器１０とデシメーションフィルタ２０とを繋ぐ伝送パス３０、即ち、ΔΣ変調器１０からデシメーションフィルタ２０へデジタルデータを伝送する伝送パス３０の長さが長くなる場合に、伝送パス３０で消費される電力を低減するためになされたものである。以下に、ΔΣ変調器１０とデシメーションフィルタ２０とを繋ぐ伝送パス３０の長さが長くなった場合でも、消費電力の低減を図るための、本実施形態に係るΔΣアナログ－デジタル変換器１の具体的な実施例について説明する。

［実施例１］
実施例１は、１ｂｉｔのΔΣ変調器を有する場合の例である。図２は、実施例１に係るΔΣアナログ－デジタル変換器１の回路構成を示すブロック図である。

実施例１に係るΔΣアナログ－デジタル変換器１は、１ビットのデジタル信号を出力する量子化回路部１２を用いており、量子化回路部１２の後段にスプリッター１４を有する構成となっている。スプリッター１４は、量子化回路部１２を構成する比較器１２１のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分ける。

スプリッター１４で振り分けられた、偶数番目のデジタル値及び奇数番目のデジタル値は、２系統の伝送パス、即ち、偶数番目用伝送パス３０_e及び奇数番目用伝送パス３０_oによって別々にデシメーションフィルタ２０に伝送される。偶数番目用伝送パス３０_e及び奇数番目用伝送パス３０_oは、配線だけから成る場合もあるが、図２に示すように、信号を中継するためのリピーター４０_e，４０_oを含む場合、あるいは、配線に信号を流すためのバッファを含む場合もある。

デシメーションフィルタ２０は、偶数番目用伝送パス３０_e及び奇数番目用伝送パス３０_oによって伝送される偶数番目のデジタル値及び奇数番目のデジタル値に対し、スプリッター１４で振り分けられる前の順番で、高周波量子化ノイズを取り除いて高分解能を得る処理を行う。

以下、ΔΣ変調器１０から出力されるデジタルデータの論理“０”を単に０と記述し、論理“１”を単に１と記述する。そして、デジタルデータが０→１又は１→０に変化する割合をトグル率と呼ぶ。

１ｂｉｔのΔΣ変調器１０の出力では、ΔΣアナログ－デジタル変換器１の入力レベルが低いときと高いときはトグル率が低く、入力レベルが中間に近いほどトグル率が高くなる。この理由は次のように説明できる。すなわち、入力レベルが低いときは多くの０の中に時折１が現れ、入力レベルが高いときは多くの１の中に時折０が現れるためにトグル率が低い。一方で、入力レベルが中間のときは、０と１がほぼ半数ずつ出力されるが、量子化ノイズを高周波に偏在させるΔΣ変調器１０の働きによって０と１が頻繁に切り替わりながら出力されるため、トグル率が高くなる。

ΔΣ変調器１０の出力からデシメーションフィルタ２０への伝送パス３０（３０_e，３０_o）の消費電力は、伝送パスの長さが長く、トグル率が高いほど大きくなる。よって、中間入力レベルのときのトグル率を下げれば、伝送パスの長さが長いときの最大消費電力を減らすことができる。

ここで、中間入力レベルにおけるΔΣ変調器１０の出力は、０や１が連続する可能性よりも、切り替わる可能性の方が高い傾向があることから、量子化回路部１２の出力データをスプリッター１４で、偶数番目用伝送パス３０_eと奇数番目用伝送パス３０_oとに割り振る。すると、それぞれの伝送パス３０_e，３０_o内においては、０や１が連続する可能性よりも、切り替わる可能性の方が低くなる。従って、中間入力レベルのときのトグル率が低減されるため、最大消費電力が低減される。

ΔΣ変調器１０の出力データを１系統の伝送パス３０でデシメーションフィルタ２０へ伝送する基本形の場合における小入力時、中入力時、大入力時のΔΣ変調器１０の出力データの一例を図３Ａに示す。また、トグル率の入力レベル依存性を図３Ｂに示す。これらの図から、ΔΣ変調器１０の出力データを１系統の伝送パス３０でデシメーションフィルタ２０へ伝送する場合には、中入力時にトグル率が高くなることがわかる。

ΔΣ変調器１０の出力データを、偶数番目のデジタル値と奇数番目のデジタル値とに振り分け、２系統の伝送パス３０_e，３０_oでデシメーションフィルタ２０へ伝送する実施例１の場合における小入力時、中入力時、大入力時のΔΣ変調器１０の出力データの一例を図４Ａに示す。また、トグル率の入力レベル依存性を図４Ｂに示す。これらの図から、ΔΣ変調器１０の出力データを２系統の伝送パス３０_e，３０_oでデシメーションフィルタ２０へ伝送する場合には、中入力時にトグル率が低減されることがわかる。

上述したように、実施例１によれば、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるようにしたことで、ΔΣ変調器１０からデシメーションフィルタ２０への伝送パス３０_e，３０_oにおいて、デジタルデータが０→１又は１→０に変化する割合が減るため、消費電力を低減できる。また、偶数番目と奇数番目にデータを分けることにより、伝送パス３０_e，３０_oのデータレートが半減するため、ΔΣ変調器１０からデシメーションフィルタ２０への信号受け渡しのタイミングマージンが取りやすくなる。

［実施例２］
実施例２は、マルチｂｉｔのΔΣ変調器を有する場合の例である。図５は、実施例２に係るΔΣアナログ－デジタル変換器１の回路構成を示すブロック図である。

マルチｂｉｔΔΣ変調器１０の場合、量子化回路部１２が複数の比較器１２１を有し、複数ｂｉｔのデジタルデータを出力し、デシメーションフィルタ２０へ伝送されるデジタルデータが複数ｂｉｔになる。このマルチｂｉｔΔΣ変調器１０を用いる実施例２に係るΔΣアナログ－デジタル変換器１においても、各出力配線に対して偶数番目用伝送パス３０_e及び奇数番目用伝送パス３０_oを設け、伝送データを振り分けることで、実施例１の場合と同様に消費電力の低減効果を得ることができる。

ＭｂｉｔのΔΣ変調器では、量子化回路部１２の出力は、Ｎ（＝２^M－１）本の配線上にサーモメーターコードの形で出力される。２ｂｉｔΔΣ変調器の場合の量子化回路部１２の出力の一例を図６に示す。この場合、２ｂｉｔであるため、サーモメーターコードの量子化回路部１２の出力配線は３本となる。

図６からわかるように、入力レベルに応じてトグルしやすい部分は変わるが、各々の量子化回路部１２の出力配線に注目すると、１ｂｉｔΔΣ変調器の場合と似た０／１パターンのデジタルデータが出力される。従って、１ｂｉｔΔΣ変調器の場合と同様の作用、効果を得ることができる。すなわち、ΔΣ変調器１０からデシメーションフィルタ２０への伝送パス３０_e，３０_oにおいて、デジタルデータが０→１又は１→０に変化する割合が減るため、消費電力を低減できる。また、偶数番目と奇数番目にデータを分けることにより、伝送パス３０_e，３０_oのデータレートが半減するため、ΔΣ変調器１０からデシメーションフィルタ２０への信号受け渡しのタイミングマージンが取りやすくなる。

［実施例３］
実施例３は、実施例１の変形例であり、量子化回路部１２を構成する比較器１２１のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるスプリッター１４の具体的な回路例１に関する。実施例３に係るΔΣアナログ－デジタル変換器１の回路構成を図７に示し、実施例３に係るΔΣアナログ－デジタル変換器の各部の波形を図８に示す。

図７において、量子化回路部１２を構成する比較器１２１は、クロック信号ＣＬＫに同期して、フィルタ１１の出力を基準電圧Ｖ_refと比較することによって量子化する。スプリッター１４は、２つのＤ－ＦＦ（フリップフロップ）１４１，１４２から構成されている。

Ｄ－ＦＦ１４１は、比較器１２１のデジタル出力をＤ入力とし、比較器１２１の動作の基準となるクロック信号ＣＬＫの１／２分周（２倍の周期）のクロック信号ＣＬＫ_div2+をクロック入力とする。そして、Ｄ－ＦＦ１４１の出力は、偶数番目のデジタル値として導出され、偶数番目用伝送パス３０_eによってデシメーションフィルタ２０へ伝送される。

Ｄ－ＦＦ１４２は、比較器１２１のデジタル出力をＤ入力とし、クロック信号ＣＬＫ_div2+の逆相のクロック信号ＣＬＫ_div2-をクロック入力とする。そして、Ｄ－ＦＦ１４２の出力は、奇数番目のデジタル値として導出され、奇数番目用伝送パス３０_oによってデシメーションフィルタ２０へ伝送される。

図８には、クロック信号ＣＬＫ、正相のクロック信号ＣＬＫ_div2+、逆相のクロック信号ＣＬＫ_div2-、比較器１２１の出力、偶数番目用伝送パス３０_eが伝送する信号（偶数番目用伝送パス信号）、及び、奇数番目用伝送パス３０_oが伝送する信号（奇数番目用伝送パス信号）の各波形を示している。

上述したように、実施例３によれば、Ｄ－ＦＦ１４１，１４２を用いてスプリッター１４を構成することにより、比較器１２１のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けることができる。

ここでは、実施例３について、１ｂｉｔのΔΣ変調器を有する場合の実施例１に適用した場合を例に挙げて説明したが、マルチｂｉｔのΔΣ変調器を有する場合の実施例２に対しても、同様に適用することができる。

［実施例４］
実施例４は、実施例１の変形例であり、量子化回路部１２を構成する比較器１２１のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるスプリッター１４の具体的な回路例２に関する。実施例４に係るΔΣアナログ－デジタル変換器１の回路構成を図９に示し、実施例４に係るΔΣアナログ－デジタル変換器１の各部の波形を図１０に示す。

図９において、量子化回路部１２を構成する比較器１２１は、正相のデジタル出力ｐと逆相のデジタル出力ｎとをスプリッター１４に供給する。スプリッター１４は、２つのＲＳ－ＦＦ（フリップフロップ）１５０，１５１、４つのＮＡＮＤ回路１５２～１５５、及び、４つのインバータ回路１５６～１５９から構成されている。

比較器１２１の正相のデジタル出力ｐは、インバータ回路１５６を経てＮＡＮＤ回路１５２，１５４の各一方の入力となり、逆相のデジタル出力ｎは、インバータ回路１５７を経てＮＡＮＤ回路１５３，１５５の各一方の入力となる。ＮＡＮＤ回路１５２，１５３は、クロック信号ＣＬＫの１／２分周のクロック信号ＣＬＫ_div2+を各他方の入力とする。ＮＡＮＤ回路１５４，１５５は、クロック信号ＣＬＫ_div2+の逆相のクロック信号ＣＬＫ_div2-を各他方の入力とする。

ＮＡＮＤ回路１５２の出力は、ＲＳ－ＦＦ１５０のＳ入力となる。ＮＡＮＤ回路１５３の出力は、ＲＳ－ＦＦ１５０のＲ入力となる。そして、ＲＳ－ＦＦ１５０のＱ出力は、偶数番目のデジタル値として導出され、偶数番目用伝送パス３０_eによってデシメーションフィルタ２０へ伝送されるとともに、スイッチＳＷ_oを介してデジタル－アナログ変換部１３に供給される。

ＮＡＮＤ回路１５４の出力は、ＲＳ－ＦＦ１５１のＳ入力となる。ＮＡＮＤ回路１５５の出力は、ＲＳ－ＦＦ１５１のＲ入力となる。そして、ＲＳ－ＦＦ１５１のＱ出力は、奇数番目のデジタル値として導出され、奇数番目用伝送パス３０_oによってデシメーションフィルタ２０へ伝送されるとともに、スイッチＳＷ_eを介してデジタル－アナログ変換部１３に供給される。

図１０には、クロック信号ＣＬＫ、正相のクロック信号ＣＬＫ_div2+、逆相のクロック信号ＣＬＫ_div2-、比較器１２１の正相のデジタル出力ｐ、比較器１２１の逆相のデジタル出力ｎ、偶数番目用伝送パス信号、奇数番目用伝送パス信号、スイッチＳＷ_oの制御パルス、及び、スイッチＳＷ_eの制御パルスの各波形を示している。

上述したように、実施例４によれば、ＲＳ－ＦＦ１５０，１５１を用いてスプリッター１４を構成することにより、比較器１２１のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けることができる。周知の通り、ＲＳ－ＦＦは、Ｄ－ＦＦに比べて、回路構成が極めて簡単である。従って、Ｄ－ＦＦ１４１，１４２を用いてスプリッター１４を構成する実施例３に比べて、ＲＳ－ＦＦ１５０，１５１を用いてスプリッター１４を構成する実施例４の方が、回路規模を小さくできる利点がある。

また、実施例４に係るΔΣアナログ－デジタル変換器１では、一度偶数番目のデジタル値と奇数番目のデジタル値とに振り分けた比較器１２１のデジタル出力を、スイッチＳＷ_o及びスイッチＳＷ_eの作用により、再度合成してデジタル－アナログ変換部１３にフィードバックするようにしている。このようにすることにより、万一、ＲＳ－ＦＦ１５０，１５１内でビットエラーがあったとき、そのエラーにΔΣループのフィルタリング効果が作用するため、ビットエラーの影響をほとんど無視できるレベルに抑えることができる。

ここでは、実施例４について、１ｂｉｔのΔΣ変調器を有する場合の実施例１に適用した場合を例に挙げて説明したが、マルチｂｉｔのΔΣ変調器を有する場合の実施例２に対しても、同様に適用することができる。

また、偶数番目のデジタル値と奇数番目のデジタル値とを、スイッチＳＷ_o及びスイッチＳＷ_eの作用によって合成し、デジタル－アナログ変換部１３を介して入力側にフィードバックすることについては、実施例３に対して適用しても、同様の作用、効果を得ることができる。

＜本開示の固体撮像素子＞
［基本的なシステム構成］
図１１は、本開示の固体撮像素子の基本的なシステム構成を示す概略構成図である。ここでは、固体撮像素子として、Ｘ－Ｙアドレス方式の固体撮像素子の一種であるＣＭＯＳイメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。

本例に係るＣＭＯＳイメージセンサ６０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部６１、及び、当該画素アレイ部６１と同じ半導体基板上に集積された周辺回路部を有する構成となっている。周辺回路部は、例えば、垂直駆動部６２、カラム処理部６３、水平駆動部６４、及び、システム制御部６５によって構成されている。

ＣＭＯＳイメージセンサ６０は更に、信号処理部６８及びデータ格納部６９を備えている。信号処理部６８及びデータ格納部６９については、ＣＭＯＳイメージセンサ６０と同じ基板上に搭載しても構わないし、ＣＭＯＳイメージセンサ６０とは別の基板上に配置するようにしても構わない。また、信号処理部６８及びデータ格納部６９の各処理については、ＣＭＯＳイメージセンサ６０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ(Digital Signal Processor)回路やソフトウェアによる処理でも構わない。

画素アレイ部６１は、光電変換を行うことで、受光した光量に応じた光電荷を生成し、かつ、蓄積する光電変換部を含む単位画素（以下、単に「画素」と記述する場合がある）７０が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（所謂、水平方向）を言い、列方向とは画素列の画素の配列方向（所謂、垂直方向）を言う。

画素アレイ部６１において、行列状の画素配列に対し、画素行毎に画素駆動線６６（６６₁～６６_m）が行方向に沿って配線され、画素列毎に垂直信号線６７（６７₁～６７_n）が列方向に沿って配線されている。画素駆動線６６は、画素から信号を読み出す際の駆動を行うための、後述する駆動信号を伝送する。図１１では、画素駆動線６６について１本の配線として示しているが、１本に限られるものではない。画素駆動線６６の一端は、垂直駆動部６２の各行に対応した出力端に接続されている。

垂直駆動部６２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部６１の各画素７０を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部６２は、当該垂直駆動部６２を制御するシステム制御部６５と共に、画素アレイ部６１の各画素７０を駆動する駆動部を構成している。この垂直駆動部６２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、単位画素７０から信号を読み出すために、画素アレイ部６１の単位画素７０を行単位で順に選択走査する。単位画素７０から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の単位画素７０の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素７０における光電荷の露光期間となる。

垂直駆動部６２によって選択走査された画素行の各画素７０から出力される信号は、画素列毎に垂直信号線６７の各々を通してカラム処理部６３に入力される。

カラム処理部６３は、画素アレイ部６１の画素列毎に、あるいは複数の画素列を単位として、選択行の各画素７０から垂直信号線６７を通して出力されるアナログの画素信号をデジタル信号に変換するアナログ－デジタル変換器（ＡＤ変換器）６３１を有している。カラム処理部６３は、ＡＤ変換処理以外に、ノイズ除去処理などの信号処理を行う構成とすることができる。ノイズ除去処理としては、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を例示することができる。例えば、ＣＤＳ処理により、リセットノイズや画素７０内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズを除去することができる。

水平駆動部６４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部６３の１つの画素列、あるいは複数の画素列に対応する単位回路を順番に選択走査する。この水平駆動部６４による選択走査により、カラム処理部６３において単位回路毎にＡＤ変換等の信号処理が施された画素信号が順番に出力される。

システム制御部６５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部６２、カラム処理部６３、及び、水平駆動部６４などの駆動制御を行う。

信号処理部６８は、少なくとも演算処理機能を有し、カラム処理部６３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部６９は、信号処理部６８での信号処理に当たって、その処理に必要なデータを一時的に格納する。

上記の構成のＣＭＯＳイメージセンサ６０において、カラム処理部６３に、画素アレイ部６１の画素列毎に、あるいは複数の画素列を単位として設けられるアナログ－デジタル変換器６３１として、先述した実施例１乃至実施例４に係るΔΣアナログ－デジタル変換器１を用いることができる。

ところで、画素アレイ部６１の画素列毎に、あるいは複数の画素列を単位としてアナログ－デジタル変換器６３１を備えるＣＭＯＳイメージセンサ６０にあっては、画素信号の高速読出しを実現するために、ΔΣ変調器１０及びデシメーションフィルタ２０をそれぞれ複数、画素列方向に並べて配置する場合がある。

この場合、アナログ領域に属する回路部と、デジタル領域に属する回路部とを分けて配置することが好ましい。ここでは、ΔΣ変調器１０及びデシメーションフィルタ２０をそれぞれ２つ、画素列方向に並べて配置する場合を例に挙げる。この場合、図１２に示すように、アナログ領域に属する２つのΔΣ変調器１０Ａ，１０Ｂを画素列方向に並べて上下配置し、デジタル領域に属する２つのデシメーションフィルタ２０Ａ，２０Ｂを画素列方向に並べて上下配置するようにする。

ΔΣ変調器１０Ａ，１０Ｂ及びデシメーションフィルタ２０Ａ，２０Ｂを画素列方向に並べて配置した場合、伝送パス３０は、ΔΣ変調器１０やデシメーションフィルタ２０を跨ぐことになる。従って、ΔΣ変調器１０Ａとデシメーションフィルタ２０Ａとを繋ぐ伝送パス３０Ａ、及び、ΔΣ変調器１０Ｂとデシメーションフィルタ２０Ｂとを繋ぐ伝送パス３０Ｂの長さが長くなる。尚、伝送パス３０Ａ及び伝送パス３０Ｂはそれぞれ２系統となるが、ここでは、図面の簡略化のために、１系統で図示している。

このように、伝送パス３０（３０Ａ，３０Ｂ）の長さが長くなると、量子化回路部１２の出力段と伝送パス３０における消費電流に、ΔΣアナログ－デジタル変換器１の入力レベル依存性が大きく出てしまう。これにより、電源配線のＩＲドロップを介して他のΔΣアナログ－デジタル変換器１への干渉が発生するため、ストリーキングと呼ばれる画質劣化の要因となる。

これに対し、本開示のＣＭＯＳイメージセンサ６０では、カラム処理部６３のアナログ－デジタル変換器６３１として、実施例１乃至実施例４に係るΔΣアナログ－デジタル変換器１を用いるようにしている。すなわち、アナログ－デジタル変換器６３１（即ち、ΔΣアナログ－デジタル変換器１）において、ΔΣ変調器１０の出力データを、偶数番目のデジタル値と奇数番目のデジタル値とに振り分け、２系統の伝送パス３０_e，３０_oでデシメーションフィルタ２０へ伝送するようにしている。

これにより、ΔΣ変調器１０からデシメーションフィルタ２０への伝送パス３０_e，３０_oの長さが長くなった場合であっても、当該伝送パス３０_e，３０_oにおいて、デジタルデータが０→１又は１→０に変化する割合が減り、消費電力を低減できる。従って、カラム処理部６３の消費電力、ひいてはＣＭＯＳイメージセンサ６０全体の消費電力の低減を図ることができる。また、伝送パス３０_e，３０_oの消費電流の、ΔΣアナログ－デジタル変換器１の入力レベル依存性が小さくなり、電流一定性が増すため、ストリーキングと呼ばれる画質劣化が生じにくくなる。従って、ΔΣ変調器１０及びデシメーションフィルタ２０をそれぞれ複数、画素列方向に並べて配置することによる、画素信号の高速読出しの技術を積極的に採用できることに寄与できる。

尚、ここでは、ΔΣ変調器１０とデシメーションフィルタ２０とを繋ぐ伝送パス３０の長さが長くなる場合の低消費電力化の効果について、ＣＭＯＳイメージセンサ６０への用途の場合を例に挙げて説明したが、ＣＭＯＳイメージセンサ６０以外の用途のΔΣアナログ－デジタル変換器にも適用可能である。

また、上述したＣＭＯＳイメージセンサ６０のシステム構成は、一例であって、これに限られるものではない。例えば、データ格納部６９をカラム処理部６３の後段に配置し、カラム処理部６３から出力される画素信号を、データ格納部６９を経由して信号処理部６８に供給するシステム構成であってもよい。あるいは又、カラム処理部６３に対してデータ格納部６９及び信号処理部６８を並列的に設けるシステム構成であってもよい。

［積層構造］
また、上記のＣＭＯＳイメージセンサ６０では、画素アレイ部６１と同じ半導体基板上に、アナログ－デジタル変換器６３１を含むカラム処理部６３や、信号処理部６８などの周辺回路部を形成した、所謂、平置構造のＣＭＯＳイメージセンサを例に挙げて説明したが、平置構造のＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、複数の半導体基板が互いに積層されて成る、所謂、積層構造のＣＭＯＳイメージセンサにも適用することができる。積層構造の一具体例としては、例えば図１３に示すように、画素アレイ部６１が形成された半導体基板８１と、アナログ－デジタル変換器６３１を含むカラム処理部６３や、信号処理部６８、データ格納部６９等の周辺回路部が形成された半導体基板８２とが積層されて成る積層構造を例示することができる。

この積層構造のＣＭＯＳイメージセンサ６０によれば、１層目の半導体基板８１として画素アレイ部６１を形成できるだけの大きさ（面積）のもので済むため、１層目の半導体基板８１のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の半導体基板８１には画素の作成に適したプロセスを適用でき、２層目の半導体基板８２には回路の作成に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ６０の製造に当たって、プロセスの最適化を図ることができるメリットもある。

尚、ここでは、２層の積層構造を例示したが、２層に限られるものではなく、３層以上の積層構造であってもよい。

＜本開示の電子機器＞
上述した本開示の固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、固体撮像素子はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。

［撮像装置］
図１４は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図１４に示すように、本例に係る撮像装置１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。

フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上記の構成の撮像装置１００において、撮像部１０２として、先述した本開示に係るＣＭＯＳイメージセンサ６０を用いることができる。本開示に係るＣＭＯＳイメージセンサ６０は、ΔΣアナログ－デジタル変換器１において、ΔΣ変調器１０とデシメーションフィルタ２０とを繋ぐ伝送パス３０が長い場合であっても消費電力を低減できる。従って、撮像部１０２として、本開示に係るＣＭＯＳイメージセンサ６０を用いることで、画素信号の高速読出しを実現するために、ΔΣ変調器１０及びデシメーションフィルタ２０をそれぞれ複数、画素列方向に並べて配置しても、低消費電力化を図ることができる。

＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
≪Ａ．アナログ－デジタル変換器≫
［Ａ－１］量子化回路部を有するΔΣ変調器、
量子化回路部のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるスプリッター、
偶数番目のデジタル値及び奇数番目のデジタル値を別々に伝送する２系統の伝送パス、及び、
２系統の伝送パスによって伝送される偶数番目のデジタル値及び奇数番目のデジタル値を処理してアナログ－デジタル変換値として出力するデジタルフィルタ、
を備えるアナログ－デジタル変換器。
［Ａ－２］ΔΣ変調器は、１ｂｉｔのΔΣ変調器である、
上記［Ａ－１］に記載のアナログ－デジタル変換器。
［Ａ－３］ΔΣ変調器は、マルチｂｉｔのΔΣ変調器である、
上記［Ａ－１］に記載のアナログ－デジタル変換器。
［Ａ－４］スプリッターは、Ｄ－フリップフロップを用いて構成されている、
上記［Ａ－１］から上記［Ａ－３］のいずれかに記載のアナログ－デジタル変換器。
［Ａ－５］スプリッターは、ＲＳ－フリップフロップを用いて構成されている、
上記［Ａ－１］から上記［Ａ－３］のいずれかに記載のアナログ－デジタル変換器。
［Ａ－６］偶数番目のデジタル値と奇数番目のデジタル値とを合成し、デジタル－アナログ変換部を介して入力側にフィードバックする、
上記［Ａ－４］又は上記［Ａ－５］に記載のアナログ－デジタル変換器。
≪Ｂ．固体撮像素子≫
［Ｂ－１］光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器を含むカラム処理部を備え、
アナログ－デジタル変換器は、
量子化回路部を有するΔΣ変調器、
量子化回路部のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるスプリッター、
偶数番目のデジタル値及び奇数番目のデジタル値を別々に伝送する２系統の伝送パス、及び、
２系統の伝送パスによって伝送される偶数番目のデジタル値及び奇数番目のデジタル値を処理してアナログ－デジタル変換値として出力するデジタルフィルタ、
を備える、
固体撮像素子。
［Ｂ－２］カラム処理部において、ΔΣ変調器及びデジタルフィルタはそれぞれ複数、画素列方向に並んで配置されている、
上記［Ｂ－１］に記載の固体撮像素子。
［Ｂ－３］ΔΣ変調器は、１ｂｉｔのΔΣ変調器である、
上記［Ｂ－１］又は上記［Ｂ－２］に記載の固体撮像素子。
［Ｂ－４］ΔΣ変調器は、マルチｂｉｔのΔΣ変調器である、
上記［Ｂ－１］又は上記［Ｂ－２］に記載の固体撮像素子。
［Ｂ－５］スプリッターは、Ｄ－フリップフロップを用いて構成されている、
上記［Ｂ－１］から上記［Ｂ－４］のいずれかに記載の固体撮像素子。
［Ｂ－６］スプリッターは、ＲＳ－フリップフロップを用いて構成されている、
上記［Ｂ－１］から上記［Ｂ－４］のいずれかに記載の固体撮像素子。
［Ｂ－７］偶数番目のデジタル値と奇数番目のデジタル値とを合成し、デジタル－アナログ変換部を介して入力側にフィードバックする、
上記［Ｂ－５］又は上記［Ｂ－６］に記載の固体撮像素子。
≪Ｃ．電子機器≫
［Ｃ－１］光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、
単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器を含むカラム処理部を備え、
アナログ－デジタル変換器は、
量子化回路部を有するΔΣ変調器、
量子化回路部のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるスプリッター、
偶数番目のデジタル値及び奇数番目のデジタル値を別々に伝送する２系統の伝送パス、及び、
２系統の伝送パスによって伝送される偶数番目のデジタル値及び奇数番目のデジタル値を処理してアナログ－デジタル変換値として出力するデジタルフィルタ、
を備える、
固体撮像素子を有する電子機器。
［Ｃ－２］カラム処理部において、ΔΣ変調器及びデジタルフィルタはそれぞれ複数、画素列方向に並んで配置されている、
上記［Ｃ－１］に記載の電子機器。
［Ｃ－３］ΔΣ変調器は、１ｂｉｔのΔΣ変調器である、
上記［Ｃ－１］又は上記［Ｃ－２］に記載の電子機器。
［Ｃ－４］ΔΣ変調器は、マルチｂｉｔのΔΣ変調器である、
上記［Ｃ－１］又は上記［Ｃ－２］に記載の電子機器。
［Ｃ－５］スプリッターは、Ｄ－フリップフロップを用いて構成されている、
上記［Ｃ－１］から上記［Ｃ－４］のいずれかに記載の電子機器。
［Ｃ－６］スプリッターは、ＲＳ－フリップフロップを用いて構成されている、
上記［Ｃ－１］から上記［Ｃ－４］のいずれかに記載の電子機器。
［Ｃ－７］偶数番目のデジタル値と奇数番目のデジタル値とを合成し、デジタル－アナログ変換部を介して入力側にフィードバックする、
上記［Ｃ－５］又は上記［Ｃ－６］に記載の電子機器。

１・・・ΔΣアナログ－デジタル変換器（ＡＤ変換器）、１０，１０Ａ，１０Ｂ・・・ΔΣ変調器、１１・・・フィルタ、１２・・・量子化回路部、１３・・・デジタル－アナログ変換部（ＤＡ変換器）、１４・・・スプリッター、２０，２０Ａ，２０Ｂ・・・デシメーションフィルタ、３０（３０_o，３０_e）・・・伝送パス、６０・・・ＣＭＯＳイメージセンサ、６１・・・画素アレイ部、６２・・・垂直駆動部、６３・・・カラム処理部、６４・・・水平駆動部、６５・・・システム制御部、６６（６６₁～６６_m）・・・画素駆動線、６７（６７₁～１７_n）・・・垂直信号線、６８・・・信号処理部、６９・・・データ格納部、７０・・・単位画素、１４１，１４２・・・Ｄ－フリップフロップ、１５０，１５１・・・ＲＳ－フリップフロップ

Claims (17)

1. 量子化回路部を有するΔΣ変調器、
   量子化回路部のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるスプリッター、
   前記偶数番目のデジタル値と前記奇数番目のデジタル値とを合成し、デジタル－アナログ変換して前記ΔΣ変調器の入力側にフィードバックするデジタル－アナログ変換部、
   前記偶数番目のデジタル値及び前記奇数番目のデジタル値を別々に伝送する２系統の伝送パス、
   及び、
   前記２系統の伝送パスによって伝送される前記偶数番目のデジタル値及び前記奇数番目のデジタル値を処理してアナログ－デジタル変換値として出力するデジタルフィルタ、
   を備え、
   前記デジタルフィルタは、前記伝送パスによって伝送される前記偶数番目のデジタル値及び前記奇数番目のデジタル値に対し、前記スプリッターで振り分けられる前の順番で、前記ΔΣ変調器で発生した高周波量子化ノイズを取り除いて高分解能を得る処理を行う、アナログ－デジタル変換器。
2. 前記ΔΣ変調器は、１ｂｉｔのΔΣ変調器である、
   請求項１に記載のアナログ－デジタル変換器。
3. 前記ΔΣ変調器は、マルチｂｉｔのΔΣ変調器である、
   請求項１に記載のアナログ－デジタル変換器。
4. 前記スプリッターは、Ｄ－フリップフロップを用いて構成されている、
   請求項１に記載のアナログ－デジタル変換器。
5. 前記スプリッターは、ＲＳ－フリップフロップを用いて構成されている、
   請求項１に記載のアナログ－デジタル変換器。
6. 光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器を含むカラム処理部を備え、
   前記アナログ－デジタル変換器は、
   量子化回路部を有するΔΣ変調器、
   前記量子化回路部のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるスプリッター、
   前記偶数番目のデジタル値と前記奇数番目のデジタル値とを合成し、デジタル－アナログ変換して前記ΔΣ変調器の入力側にフィードバックするデジタル－アナログ変換部、
   前記偶数番目のデジタル値及び前記奇数番目のデジタル値を別々に伝送する２系統の伝送パス、及び、
   前記２系統の伝送パスによって伝送される前記偶数番目のデジタル値及び前記奇数番目のデジタル値を処理してアナログ－デジタル変換値として出力するデジタルフィルタ、
   を備え、
   前記デジタルフィルタは、前記伝送パスによって伝送される前記偶数番目のデジタル値及び前記奇数番目のデジタル値に対し、前記スプリッターで振り分けられる前の順番で、前記ΔΣ変調器で発生した高周波量子化ノイズを取り除いて高分解能を得る処理を行う、固体撮像素子。
7. 前記カラム処理部において、前記ΔΣ変調器及び前記デジタルフィルタはそれぞれ複数、画素列方向に並んで配置されている、
   請求項６に記載の固体撮像素子。
8. 前記ΔΣ変調器は、１ｂｉｔのΔΣ変調器である、
   請求項６に記載の固体撮像素子。
9. 前記ΔΣ変調器は、マルチｂｉｔのΔΣ変調器である、
   請求項６に記載の固体撮像素子。
10. 前記スプリッターは、Ｄ－フリップフロップを用いて構成されている、
    請求項６に記載の固体撮像素子。
11. 前記スプリッターは、ＲＳ－フリップフロップを用いて構成されている、
    請求項６に記載の固体撮像素子。
12. 光電変換部を含む単位画素が行列状に配置されて成る画素アレイ部、及び、単位画素から出力されるアナログ画素信号をデジタル画素信号に変換するアナログ－デジタル変換器を含むカラム処理部を備え、
    前記アナログ－デジタル変換器は、
    量子化回路部を有するΔΣ変調器、
    前記量子化回路部のデジタル出力を、偶数番目のデジタル値と奇数番目のデジタル値とに振り分けるスプリッター、
    前記偶数番目のデジタル値と前記奇数番目のデジタル値とを合成し、デジタル－アナログ変換して前記ΔΣ変調器の入力側にフィードバックするデジタル－アナログ変換部、
    前記偶数番目のデジタル値及び前記奇数番目のデジタル値を別々に伝送する２系統の伝送パス、
    及び、
    前記２系統の伝送パスによって伝送される前記偶数番目のデジタル値及び前記奇数番目のデジタル値を処理してアナログ－デジタル変換値として出力するデジタルフィルタ、
    を備え、
    前記デジタルフィルタは、前記伝送パスによって伝送される前記偶数番目のデジタル値及び前記奇数番目のデジタル値に対し、前記スプリッターで振り分けられる前の順番で、前記ΔΣ変調器で発生した高周波量子化ノイズを取り除いて高分解能を得る処理を行う、固体撮像素子を有する電子機器。
13. 前記カラム処理部において、前記ΔΣ変調器及び前記デジタルフィルタはそれぞれ複数、画素列方向に並んで配置されている、
    請求項１２に記載の電子機器。
14. 前記ΔΣ変調器は、１ｂｉｔのΔΣ変調器である、
    請求項１２に記載の電子機器。
15. 前記ΔΣ変調器は、マルチｂｉｔのΔΣ変調器である、
    請求項１２に記載の電子機器。
16. 前記スプリッターは、Ｄ－フリップフロップを用いて構成されている、
    請求項１２に記載の電子機器。
17. 前記スプリッターは、ＲＳ－フリップフロップを用いて構成されている、
    請求項１２に記載の電子機器。

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