JP6341688B2 - 固体撮像装置及び撮像システム - Google Patents

Description

本発明は、固体撮像装置及び撮像システムに関する。

近年、ＣＭＯＳイメージセンサは、デジタルカメラ、デジタルカムコーダ、携帯電話用カメラユニットなどに広く使われるようになってきている。部品数の削減や消費電力の低減などの要求から、ＣＭＯＳイメージセンサにアナログデジタル（ＡＤ）変換部を内蔵したものが開発されている。その一形態として、画素配列の列（カラム）毎にＡＤ変換部（ＡＤＣ）を設けた、ランプ型カラムＡＤＣと呼ばれる形式がある。ランプ型カラムＡＤＣは、列毎に設けられた比較回路と参照信号生成回路とを有する。その比較回路は、画素信号と参照信号であるランプ信号とを比較し、画素信号の電位とランプ信号の電位の大小関係が逆転するまでの時間を計測し、その時間をデジタルデータとして列毎に設けられた列メモリに保持する例が多い。例えば、特許文献１には、参照信号と、参照信号の電圧が初期電圧からの変化を開始してからの時間をカウントする、いわゆる共通カウンタと呼ばれる１個のカウンタから各列回路にカウント信号を出力する方式が開示されている。

特開２０１３−９３８３７号公報

しかしながら、特許文献１の構成では、画素をリセットしたことに応じた信号をＡＤ変換した結果を保持するＮメモリと、画素からの入射光に応じた信号をＡＤ変換した結果を保持するＳメモリが、物理的に別回路となっている。そのために、ＮメモリとＳメモリのそれぞれに到達するまでのカウント信号及び比較結果信号の伝搬遅延を、完全に等しくすることはできない。また、両者は別回路であるために、ＮメモリとＳメモリの間のトランジスタ素子間のばらつきによる、ラッチ回路タイミングの差異が発生し得る。つまり、上述の２つの原因によりＮメモリとＳメモリに保持されるカウント値が異なってしまう。このために、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理後の信号成分がオフセットを含み、０とならない。このオフセットは、列毎固有のばらつきをもつために、画質の劣化要因となるノイズ成分となる可能性がある。

本発明の目的は、ノイズ成分であるオフセットを低減することができる固体撮像装置及び撮像システムを提供することである。

本発明の固体撮像装置は、画素と、前記画素が出力する信号を複数のビットのデジタル信号に変換するアナログデジタル変換部とを有する固体撮像装置であって、前記アナログデジタル変換部は、前記信号と参照信号とを比較した結果を示す比較結果信号を出力する比較回路と、カウント信号を出力するカウンタとを有し、前記比較結果信号に基づいて、前記デジタル信号として前記カウント信号を保持する複数の第１のラッチ回路と、前記複数の第１のラッチ回路から出力された前記デジタル信号を受ける複数の第２のラッチ回路と、前記複数の第１のラッチ回路から出力された前記デジタル信号を受ける複数の第３のラッチ回路と、を有し、前記アナログデジタル変換部は、前記複数の第１のラッチ回路のうちの第１のビットのデジタル信号を保持する第１のラッチ回路と、前記複数の第２のラッチ回路のうちの前記第１のビットのデジタル信号を保持する第２のラッチ回路と、前記複数の第３のラッチ回路のうちの前記第１のビットのデジタル信号を保持する第３のラッチ回路とを有する第１の組と、前記複数の第１のラッチ回路のうちの第２のビットのデジタル信号を保持する第１のラッチ回路と、前記複数の第２のラッチ回路のうちの前記第２のビットのデジタル信号を保持する第２のラッチ回路と、前記複数の第３のラッチ回路のうちの前記第２のビットのデジタル信号を保持する第３のラッチ回路とを有する第２の組と、前記複数の第１のラッチ回路のうちの第３のビットのデジタル信号を保持する第１のラッチ回路と、前記複数の第２のラッチ回路のうちの前記第３のビットのデジタル信号を保持する第２のラッチ回路と、前記複数の第３のラッチ回路のうちの前記第３のビットのデジタル信号を保持する第３のラッチ回路とを有する第３の組と、を有し、前記第１の組と前記第３の組との間に前記第２の組が配されていることを特徴とする固体撮像装置である。

列回路素子を追加することなく、ノイズ成分であるオフセットを低減することができる。

第１の実施形態による固体撮像装置の構成例を示す図である。 第１の実施形態によるメモリブロックの構成例を示す図である。 第１の実施形態による固体撮像装置のタイミングチャートである。 第２の実施形態による固体撮像装置の構成例を示す図である。 第２の実施形態による第２のメモリブロックの構成例を示す図である。 第３の実施形態による撮像システムの構成例を示す図である。

（第１の実施形態）
図１は、本発明の第１の実施形態による固体撮像装置１０００の構成例を示す図である。画素部１は、２次元行列状に配置された複数の画素１００を有する。画素１００は、光電変換により入射光に基づくアナログの画素信号を出力する。垂直走査回路６は、行列状の画素１００を行毎に順次選択する。選択された行の各列の画素１００は、画素信号を各列の読み出し回路２００に出力する。読み出し回路部２は、画素１００の列毎に配置された複数の読み出し回路２００を有する。各列の読み出し回路２００は、各行の画素１００から出力される画素信号を読み出して保持する。読み出し回路２００は、画素１００から出力される信号を増幅する増幅器を有するものでもよいし、画素１００の内部回路を駆動する電流源を有するものでもよい。以下、読み出し回路２００が増幅器を有するものとして説明する。参照信号生成回路７は、単位時間当たり一定の傾きで電位が変化する参照信号（ランプ信号）ＶＲＡＭＰを生成する。なお、参照信号ＶＲＡＰは、ランプ信号に限定されず、ステップ状に変化してもよく、時間と共にレベルが変化する信号であればよい。比較部３は、画素１００の列毎に配置された複数の比較回路３００を有する。各列の比較回路３００は、参照信号生成回路７から出力される参照信号ＶＲＡＭＰと、各列の読み出し回路２００の出力信号Ａ＿ＯＵＴとの大小関係を比較し、大小関係が逆転すると、比較結果信号ＬＡＴＣＨを出力する。カウンタ８は、ＡＤ変換の分解能に応じたＮ（Ｎは自然数）ビットのカウント値をカウントし、カウント信号ＣＮＴ［０」〜ＣＮＴ［Ｎ−１］を、出力バッファ８００＿０〜８００＿Ｎ−１を介して出力する。各ビットのカウント信号ＣＮＴ［０］〜ＣＮＴ［Ｎ−１］に出力バッファ８００＿０〜８００＿Ｎ−１を置くことで、全列の第１のメモリ４１０＿０〜４１０＿Ｎ−１にカウント信号ＣＮＴ［０］〜ＣＮＴ［Ｎ−１］を出力することができる。また、メモリ部４を水平方向に複数ブロックに分け、ブロック毎にリピートバッファで中継しながら、全列の第１のメモリ４１０＿０〜４１０＿Ｎ−１にカウント信号ＣＮＴ［０］〜ＣＮＴ［Ｎ−１］を出力してもよい。タイミングジェネレータ９は、転送制御信号ＭＴＸ１［０］〜ＭＴＸ１［Ｎ−１］、転送制御信号ＭＴＸ２［０］〜ＭＴＸ２［Ｎ−１］及び転送制御信号ＬＴＸ［０］〜ＬＴＸ［Ｎ−１］を出力する。

メモリ部４は、画素１００の列毎に配置された複数のメモリブック４００＿０，４００＿１等を有する。ＡＤ変換の分解能に応じたビット数Ｎと同数のＮ個のメモリブロック４００＿０〜４００＿Ｎ−１が各列に設けられる。メモリブロック４００＿０〜４００＿Ｎ−１の詳細については、後に、図２を参照しながら説明する。図１においては、全Ｎビットのうち、最下位ビット（ＬＳＢ）のカウント信号ＣＮＴ［０］のメモリブロック４００＿０及び1ビット上位のカウント信号ＣＮＴ［１］のメモリブロック４００＿１を図示している。メモリブロック４００＿０〜４００＿Ｎ−１は、それぞれ、第１のメモリ４１０＿０〜４１０＿Ｎ−１と第２のメモリ４２０＿０〜４２０＿Ｎ−１を有する。第１のメモリ４１０＿０〜４１０＿Ｎ−１は、それぞれ、比較結果信号ＬＡＴＣＨと転送制御信号ＭＴＸ１［０］〜ＭＴＸ１［Ｎ−１］を入力し、カウント信号ＣＮＴ［０］〜ＣＮＴ［Ｎ−１］を保持する。また、第１のメモリ４１０＿０〜４１０＿Ｎ−１は、保持したデジタル信号を第２のメモリ４２０＿０〜４２０＿Ｎ−１に出力する。第２のメモリ４２０＿０〜４２０＿Ｎ−１は、転送制御信号ＭＴＸ２［０］〜ＭＴＸ２［Ｎ−１］及び転送制御信号ＬＴＸ［０］〜ＬＴＸ［Ｎ−１］を入力し、第１のメモリ４１０＿０〜４１０＿Ｎ−１から出力されるデジタル信号を保持する。第１のメモリ４１０＿０〜４１０＿Ｎ−１は、水平走査回路５からの読み出し制御信号ＲＥＡＤに応じて、第１の出力信号線ＢＩＴＬ１［０］〜ＢＩＴＬ１［Ｎ−１］を介して、保持しているデジタル信号を信号処理部（ＤＳＰ）１０に出力する。第２のメモリ４２０＿０〜４２０＿Ｎ−１は、水平走査回路５からの読み出し制御信号ＲＥＡＤに応じて、第２の出力信号線ＢＩＴＬ２［０］〜ＢＩＴＬ２［Ｎ−１］を介して、保持しているデジタル信号を信号処理部（ＤＳＰ）１０に出力する。信号処理部１０は、メモリ部４から出力されるデジタル信号を処理する。

図２は、メモリブロック４００の構成例を示す図である。メモリブロック４００は、図１のメモリブロック４００＿０〜４００＿Ｎ−１に対応する。第１のメモリ４１０は、図１の第１のメモリ４１０＿０〜４１０＿Ｎ−１に対応し、第１のラッチ回路４１１と第２のラッチ回路４１２とを有する。第１のラッチ回路４１１は、比較結果信号ＬＡＴＣＨに応じて、カウント信号ＣＮＴをデジタル信号Ｌ１＿Ｏとして保持する。カウント信号ＣＮＴは、図１のカウント信号ＣＮＴ［０］〜ＣＮＴ［Ｎ−１］に対応する。デジタル信号Ｌ１＿Ｏは、第２のラッチ回路４１２と第２のメモリ４２０へ出力される。第２のメモリ４２０は、図１の第２のメモリ４２０＿０〜４２０＿Ｎ−１に対応する。第２のラッチ回路４１２は、第２の転送制御信号ＭＴＸ１に応じて、第１のラッチ回路４１１に保持されているデジタル信号Ｌ１＿Ｏをデジタル信号Ｌ２＿Ｏとして保持する。また、第２のラッチ回路４１２は、水平走査回路５から各列に出力される読み出し制御信号ＲＥＡＤに応じて、第１の出力信号線ＢＩＴＬ１へデジタル信号Ｌ２＿Ｏを出力する。転送制御信号ＭＴＸ１は図１の転送制御信号ＭＴＸ１［０］〜ＭＴＸ１［Ｎ−１］に対応し、出力信号線ＢＩＴＬ１は図１の出力信号線ＢＩＴＬ１［０］〜ＢＩＴＬ１［Ｎ−１］に対応する。読み出し制御信号ＲＥＡＤによって自身が選択されていない時は、第２のラッチ回路４１２の第１の信号出力線ＢＩＴＬ１への出力端子は、ハイインピーダンス状態となる。つまり、第２のラッチ回路４１２は、読み出し制御信号ＲＥＡＤに応じて、第１の出力信号線ＢＩＴＬ１に対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能である。

第２のメモリ４２０は、図１の第２のメモリ４２０＿０〜４２０［Ｎ−１］に対応し、第３のラッチ回路４２１と第４のラッチ回路４２２とを有する。第３のラッチ回路４２１は、第１の転送制御信号ＬＴＸに応じて、第１のラッチ回路４１１に保持されているデジタル信号Ｌ１＿Ｏをデジタル信号Ｌ３＿Ｏとして保持する。転送制御信号ＬＴＸは、図１の転送制御信号ＬＴＸ［０］〜ＬＴＸ［Ｎ−１］に対応する。デジタル信号Ｌ３＿Ｏは、第４のラッチ回路４２２へ出力される。第４のラッチ回路４２２は、第３の転送制御信号ＭＴＸ２に応じて、第３のラッチ回路４２１に保持されているデジタル信号Ｌ３＿Ｏをデジタル信号Ｌ４＿Ｏとして保持する。また、第４のラッチ回路４２２は、読み出し制御信号ＲＥＡＤに応じて、第２の出力信号線ＢＩＴＬ２へデジタル信号Ｌ４＿Ｏを出力する。出力信号線ＢＩＴＬ２は、図１の出力信号線ＢＩＴＬ２［０］〜ＢＩＴＬ２［Ｎ−１］に対応する。また、第４のラッチ回路４２２は、第２のラッチ回路４１２と同様に、読み出し制御信号ＲＥＡＤに応じて、第２の出力信号線ＢＩＴＬ２に対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能である。ここで、第２の転送制御信号ＭＴＸ１及び第３の転送制御信号ＭＴＸ２は、同一の信号であってもよい。

図２の構成とすることで、図３を用いて後述するように、ＡＤ変換動作と水平転送動作を並行して行うことが可能となる。なお、ＡＤ変換動作と水平転送動作を並行して行う必要がない場合は、第２のラッチ回路４１２及び第４のラッチ回路４２２をなくしてもよい。その場合、第１のラッチ回路４１１及び第３のラッチ回路４２１から直接、第１の出力信号線ＢＩＴＬ１及び第２の出力信号線ＢＩＴＬ２にデジタル信号を出力するようにしてもよい。

図３は、図１の固体撮像装置の駆動方法を示すタイミングチャートであり、画素１００のｉ列に着目し、ｉ列固有の信号については信号名に［ｉ］を付加する。また、４ビットカウント信号ＣＮＴ［０］〜ＣＮＴ［３］は、Ｎビットカウント信号［０］〜ＣＮＴ［Ｎ−１］の下位４ビットの信号であり、最下位ビットから順にＣＮＴ［０］〜ＣＮＴ［３］とする。また、メモリブロック４００内の第１〜第４のラッチ回路４１１，４１２，４２１，４２２の保持するデジタル信号Ｌ１＿Ｏ，Ｌ２＿Ｏ，Ｌ３＿Ｏ，Ｌ４＿Ｏは、最下位ビットデジタル信号Ｌ１＿Ｏ［０］，Ｌ２＿Ｏ［０］，Ｌ３＿［０］，Ｌ４＿Ｏ［０］のみを示す。また、２本の出力信号線ＢＩＴＬ１，ＢＩＴＬ２は、最下位ビット出力信号線ＢＩＴＬ１［０］，ＢＩＴＬ２［０］のみを示す。さらに、図３では、１周期分の動作と次の周期の一部の動作を示しており、それぞれの周期を周期［Ｘ］、周期［Ｘ−１］として表す。

時刻ｔ１００では、読み出し回路２００は、画素１００及び読み出し回路２００がリセット状態におけるノイズ信号を出力信号Ａ＿ＯＵＴとして出力する。参照信号ＶＲＡＭＰは、所定の初期電位を維持する。カウント信号ＣＮＴは、初期値（例えば０）にリセットされている。また、時刻ｔ１０１より前に、第１のラッチ回路４１１のデジタル信号Ｌ１＿Ｏが所定値に初期化されている。

時刻ｔ１０１では、参照信号生成回路７は、参照信号ＶＲＡＭＰの電位変化を開始し、それと共に、カウンタ８はカウント信号ＣＮＴのカウントを開始する。参照信号ＶＲＡＭＰの電位は徐々に高くなる。

時刻ｔ１０２では、参照信号ＶＲＡＭＰと読み出し回路２００の出力信号Ａ＿ＯＵＴの大小関係が逆転し、そのタイミングで、比較回路３００は、一定期間ハイレベルとなる比較結果信号ＬＡＴＣＨを出力する。０ビット目の第１のラッチ回路４１１は、比較結果信号ＬＡＴＣＨの立ち下がりタイミングにおいて、カウント信号ＣＮＴ［０］の値であるハイレベルを、デジタル信号Ｌ１＿Ｏ［０］［ｉ］として保持する。同様に、ｉ列全ビットの第１のラッチ回路４１１は、カウント信号ＣＮＴ［０］〜ＣＮＴ［Ｎ−１］を、デジタル信号Ｌ１＿Ｏ［０］［ｉ］〜Ｌ１＿Ｏ［Ｎ−１］［ｉ］として保持する。デジタル信号Ｌ１＿Ｏ［０］［ｉ］〜Ｌ１＿Ｏ［Ｎ−１］［ｉ］は、画素１００及び読み出し回路２００がリセット状態におけるノイズ信号に基づくデジタル信号である。

時刻ｔ１０３では、参照信号生成回路７は、参照信号ＶＲＡＭＰの電位変化を停止し、それと共に、カウンタ８はカウント信号ＣＮＴのカウントを停止する。この時点までに、ｉ列を含む全列のノイズ信号に基づくデジタル信号が各第１のラッチ回路４１１に保持されている。時刻ｔ１０１〜ｔ１０３の期間は、ノイズ信号をアナログ信号からデジタル信号へＡＤ変換する、周期［Ｘ］におけるＮ変換期間［Ｘ］である。

時刻ｔ１０４では、タイミングジェネレータ９は、第１の転送制御信号ＬＴＸを一定期間ハイレベルとする。すると、第２のメモリ４２０内の第３のラッチ回路４２１は、デジタル信号Ｌ１＿Ｏ［０］［ｉ］を、デジタル信号Ｌ３＿Ｏ［０］［ｉ］として保持する。全列全ビットのノイズ信号は、各第３のラッチ回路４２１に保持される。ここで、全列全ビットの第３のラッチ回路４２１に第1の転送制御信号ＬＴＸを同時に入力することにより、一斉にデータ転送を行っているが、データ転送時の貫通電流抑制のために、複数の列やビットをグループ化して、時間差をつけて転送してもよい。例えば、偶数列と奇数列の２グループ、或いは全Ｎビットのうちの上位Ｎ／３ビット、中位Ｎ／３ビット、下位Ｎ／３ビットの３グループなど、適当なグループ数に分けて転送してもよい。

時刻ｔ１０３〜ｔ１０５の期間では、参照信号生成回路７は、参照信号ＶＲＡＭＰを時刻ｔ１００における初期電位と同電位に戻し、カウンタ８はカウント信号ＣＮＴを初期値にリセットする。また、読み出し回路２００は、画素１００及び読み出し回路２００が非リセット状態における光電変換信号を出力信号Ａ＿ＯＵＴとして出力する。光電変換信号は、入射光に基づく画素信号である。また、第１のラッチ回路４１１の保持するデジタル信号Ｌ１＿Ｏを所定の値に初期化してもよい。

時刻ｔ１０５では、参照信号生成回路７は、参照信号ＶＲＡＭＰの電位変化を開始し、それと共に、カウンタ８はカウント信号ＣＮＴのカウントを開始する。

時刻ｔ１０６では、参照信号ＶＲＡＭＰと読み出し回路２００の出力信号Ａ＿ＯＵＴの大小関係が逆転し、比較結果信号ＬＡＴＣＨが一定期間ハイレベルとなる。比較結果信号ＬＡＴＣＨの立ち下がりタイミングにおいて、０ビット目の第１のラッチ回路４１１は、カウント信号ＣＮＴ［０］の値であるローレベルを、デジタル信号Ｌ１＿Ｏ［０］［ｉ］として保持する。同様に、ｉ列全ビットの第１のラッチ回路４１１は、カウント信号ＣＮＴ［０］〜ＣＮＴ［Ｎ−１］を、デジタル信号Ｌ１＿Ｏ［０］［ｉ］〜Ｌ１＿Ｏ［Ｎ−１］［ｉ］として保持する。デジタル信号Ｌ１＿Ｏ［０］［ｉ］〜Ｌ１＿Ｏ［Ｎ−１］［ｉ］は、画素１００及び読み出し回路２００が非リセット状態における光電変換信号に基づくデジタル信号である。

時刻ｔ１０７では、参照信号生成回路７は、参照信号ＶＲＡＭＰの電位変化を停止し、それと共に、カウンタ８はカウント信号ＣＮＴのカウントを停止する。この時点までに、ｉ列を含む全列の第１のラッチ回路４１１は、全列の画素１００の光電変換信号に基づくデジタル信号を保持している。時刻ｔ１０５〜ｔ１０７の期間は、光電変換信号をアナログ信号からデジタル信号へＡＤ変換する周期［Ｘ］におけるＳ変換期間［Ｘ］である。第１の転送制御信号ＬＴＸは、Ｎ変換期間の後かつＳ変換期間の前に出力される。

時刻ｔ１１１は、次の周期［Ｘ＋１］のＮ変換期間［Ｘ＋１］が開始される時刻である。時刻ｔ１０７〜ｔ１１１の期間では、参照信号生成回路７は、参照信号ＶＲＡＭＰを時刻ｔ１００における初期電位と同電位に戻し、カウンタ８はカウント信号ＣＮＴを初期値にリセットする。

時刻ｔ１０８〜ｔ１０９の期間では、タイミングジェネレータ９は、第２の転送制御信号ＭＴＸ１及び第３の転送制御信号ＭＴＸ２を一定期間ハイレベルにする。第２の転送制御信号ＭＴＸ１及び第３の転送制御信号ＭＴＸ２のハイレベルパルスは、Ｓ変換期間の後に出力される。時刻ｔ１０９の第２の転送制御信号ＭＴＸ１の立ち下がりタイミングでは、第２のラッチ回路４１２は、周期［Ｘ］における光電変換信号であるデジタル信号Ｌ１＿Ｏ［０］［ｉ］のローレベルを、デジタル信号Ｌ２＿Ｏ［０］［ｉ］として保持する。同様に、時刻ｔ１０９の第３の転送制御信号ＭＴＸ２の立ち下がりタイミングでは、第４のラッチ回路４２２は、周期［Ｘ］のノイズ信号であるデジタル信号Ｌ３＿Ｏ［０］［ｉ］のハイレベルを、デジタル信号Ｌ４＿Ｏ［０］［ｉ］として保持する。図３では、最下位ビットのデジタル信号Ｌ１＿Ｏ［０］［ｉ］〜Ｌ４＿Ｏ［０］［ｉ］のみを示しているが、この時点で各列全ビットの光電変換信号がそれぞれの第２のラッチ回路４１２に保持され、各列全ビットのノイズ信号が第４のラッチ回路４２２に保持される。

時刻ｔ１０９以降では、水平走査回路５は、読み出し制御信号ＲＥＡＤを各列に順次出力することにより、水平走査を行う。これにより、各列の第２のラッチ回路４１２は、光電変換信号であるデジタル信号Ｌ２＿Ｏ［０］［ｉ］を第１の出力信号線ＢＩＴＬ１に順次出力する。そして、各列の第４のラッチ回路４２２は、ノイズ信号であるデジタル信号Ｌ４＿Ｏ［０］［ｉ］を第２の出力信号線ＢＩＴＬ２に順次出力する。

時刻ｔ１０９以降に各列を走査していく期間が周期［Ｘ］における水平転送期間［Ｘ］であり、周期［Ｘ＋１］における第２の転送制御信号ＭＴＸ１及び第３の転送制御信号ＭＴＸ２がハイレベルとなる前に全列の走査を完了する必要がある。

信号処理部１０は、デジタルＣＤＳ処理のため、第１の出力信号線ＢＩＴＬ１の光電変換信号と第２の出力信号線ＢＩＴＬ２のノイズ信号との差分を演算し、各画素１００の信号成分を抽出する。

なお、本実施形態では、第２の転送制御信号ＭＴＸ１及び第３の転送制御信号ＭＴＸ２を同じタイミングでハイレベルとしているが、これに限定されない。すなわち、異なるタイミングでハイレベルとすることにより、第２のラッチ回路４１２と第４のラッチ回路４２２にそれぞれデジタル信号を転送するタイミングをずらしてもよい。これにより、第１のラッチ回路４１１と第２のラッチ回路４１２間、及び第３のラッチ回路４２１と第４のラッチ回路４２２間でデジタル信号転送時に発生する貫通電流を分散させることができる。貫通電流の発生集中を抑制することにより、メモリ部４での電源電圧ドロップを抑制し、メモリ部４の誤動作防止と周辺回路へのクロストークによるノイズ抑制が可能となる。

以上のように、アナログデジタル変換部は、参照信号生成回路７、カウンタ８及び比較回路３００を有し、読み出し回路２００により出力された信号Ａ＿ＯＵＴをアナログからデジタルに変換する。第１のメモリ４１０＿０〜４１０＿Ｎ−１は、比較結果信号ＬＡＴＣＨに応じて、アナログデジタル変換部から出力されたデジタル信号を保持する。第２のメモリ４２０＿０〜４２０＿Ｎ−１は、第１の転送制御信号ＬＴＸ［０］〜ＬＴＸ［Ｎ−１］に応じて、第１のメモリ４１０＿０〜４１０＿Ｎ−１に保持されているデジタル信号を保持する。

まず、Ｎ変換期間（第１の変換期間）では、アナログデジタル変換部は、画素１００及び読み出し回路２００をリセットしたことに対応する読み出し回路２００の出力信号Ａ＿ＯＵＴをアナログからデジタルに変換する。第１のメモリ４１０＿０〜４１０＿Ｎ−１は、アナログデジタル変換部から出力されたデジタル信号を保持する。その後、第２のメモリ４２０＿０〜４２０＿Ｎ−１は、第１の転送制御信号ＬＴＸ［０］〜ＬＴＸ［Ｎ−１］に応じて、第１のメモリ４１０＿０〜４１０＿Ｎ−１に保持されているデジタル信号を保持する。

次に、Ｓ変換期間（第２の変換期間）では、アナログデジタル変換部は、画素１００及び読み出し回路２００の非リセット状態における画素１００の光電変換に基づく出力信号Ａ＿ＯＵＴをアナログからデジタルに変換する。第１のメモリ４１０＿０〜４１０＿Ｎ−１は、アナログデジタル変換部から出力されたデジタル信号を保持する。

なお、上記では、Ｎ変換期間の後にＳ変換期間を設ける例を説明したが、Ｓ変換期間の後にＮ変換期間を設けてもよい。その場合、まず、Ｓ変換期間（第１の変換期間）では、アナログデジタル変換部は、画素１００及び読み出し回路２００の非リセット状態における画素１００の光電変換に基づく出力信号Ａ＿ＯＵＴをアナログからデジタルに変換する。第１のメモリ４１０＿０〜４１０＿Ｎ−１は、アナログデジタル変換部から出力されたデジタル信号を保持する。その後、第２のメモリ４２０＿０〜４２０＿Ｎ−１は、第１の転送制御信号ＬＴＸ［０］〜ＬＴＸ［Ｎ−１］に応じて、第１のメモリ４１０＿０〜４１０＿Ｎ−１に保持されているデジタル信号を保持する。

次に、Ｎ変換期間（第２の変換期間）では、アナログデジタル変換部は、画素１００及び読み出し回路２００のリセット状態における読み出し回路２００の出力信号Ａ＿ＯＵＴをアナログからデジタルに変換する。第１のメモリ４１０＿０〜４１０＿Ｎ−１は、アナログデジタル変換部により変換されたデジタル信号を保持する。

本実施形態では、列回路素子を追加することなく、Ｎ変換期間とＳ変換期間の双方において、同一の第１のメモリ４１０が、比較結果信号ＬＡＴＣＨが反転するタイミングで、カウント信号ＣＮＴを保持する。すなわち、ノイズ信号と光電変換信号のカウント信号ＣＮＴと比較結果信号ＬＡＴＣＨが同じ経路で同一の第１のメモリ４１０に入力される。そのために、従来のように信号経路が異なることによる信号の伝搬遅延やトランジスタ素子間のばらつきによる、ラッチ回路のタイミングの差異などは発生しない。したがって、画質劣化の要因となるノイズ成分であるオフセットを低減することが可能となる。また、第１のメモリ４１０及び第２のメモリ４２０に読み出し用の第２のラッチ回路４１２及び第４のラッチ回路４２２をそれぞれ設けることにより、ＡＤ変換動作と水平転送動作を同時に並行して行うことが可能となる。

（第２の実施形態）
図４は、本発明の第２の実施形態による固体撮像装置１１００の構成例を示す図である。以下、第２の実施形態の固体撮像装置１１００が、第１の実施形態の固体撮像装置１０００と異なる点を説明する。本実施形態が第１の実施形態と同一の構成については同一符号を付し、その説明を省略する。一般的にランプ型カラムＡＤＣは、ノイズ信号のＡＤ変換（Ｎ変換）の信号レンジが光電変換信号のＡＤ変換（Ｓ変換）のそれと比較して狭いため、Ｎ変換期間におけるカウント数もＳ変換期間と比較して少なくなる場合が多い。そこで、本実施形態においては、ｎビットのＡＤ変換分解能を有し、Ｓ変換期間では最大で２^Nをカウントし、Ｎ変換期間では最大で２^M（Ｎ＞Ｍ、Ｍは自然数）をカウントするものとして説明する。メモリ部１４は、図１のメモリ部４に対応する。メモリ部１４は、最下位ビット［０］から［Ｍ−１］までのＭ個の第１のメモリブロック４００＿０〜４００＿Ｍ−１と、［Ｍ］から［Ｎ−１］ビットまでのＮ−Ｍ個の第２のメモリブロック４５０＿Ｍ〜４５０＿Ｎ−１を有する。図４では、最下位ビットのメモリブロック４００＿０とＭ−１ビット目の第２のメモリブロック４５０＿Ｍを図示している。第１のメモリブロック４００＿０〜４００＿Ｍ−１は、図１の構成と同じであり、それぞれ、第１のメモリ４１０＿０〜４１０＿Ｍ−１及び第２のメモリ４２０＿０〜４２０＿Ｍ−１を有する。

図５は、第２のメモリブロック４５０の構成例を示す図である。第２のメモリブロック４５０は、図４の第２のメモリブロック４５０＿Ｍ〜４５０＿Ｎ−１に対応し、第１のメモリブロック４００において第２のメモリ４２０を削除し、第１のメモリ４１０のみを有する。第１のメモリ４１０は、第１の実施形態と同様に、第１のラッチ回路４１１及び第２のラッチ回路４１２を有する。第２のメモリブロック４５０は、Ｎ変換期間で保持したデジタル信号を転送するメモリがないため、Ｎ変換期間に保持されたデジタル信号はＳ変換期間に別のデジタル信号に上書きされる。図４では、Ｎ変換期間のデジタル信号を保持できる第１のメモリブロック４００＿０〜４００＿Ｍ−１はＭ個あり、Ｎ変換期間時の最大カウント値２^Mを保持可能である。したがって、第２のメモリブロック４５０＿Ｍ〜４５０＿Ｎ−１においてＮ変換期間に保持されたデジタル信号がＳ変換期間に転送されても問題は無い。

Ｎ個の第１のメモリ４１０＿０〜４１０＿Ｎ−１は、Ｎビットのカウント信号ＣＮＴ［０］〜ＣＮＴ［Ｎ−１］を保持する。Ｍ個の第２のメモリ４２０＿０〜４２０＿Ｍ−１は、Ｎ個の第１のメモリ４１０＿０〜４１０＿Ｎ−１に保持されている全ビットのデジタル信号のうちの下位の一部のＭビットを保持する。

本実施形態は、Ｓ変換期間のみにカウントされる上位ビットのＮ−Ｍ個の第２のメモリブロック４５０＿Ｍ〜４５０＿Ｎ−１を簡略化することにより、第１の実施形態の効果に加えて、第１の実施形態と比較して列回路素子数を削減することが可能となる。

（第３の実施形態）
図６は、本発明の第３の実施形態による撮像システム８００の構成例を示す図である。撮像システム８００は、例えば、光学部８１０、固体撮像装置８２０、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。固体撮像装置８２０は、先の実施形態で説明した固体撮像装置１０００又は１１００が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を固体撮像装置８２０の、複数の画素１００が２次元状に配列された画素部１に結像させ、被写体の像を形成する。固体撮像装置８２０は、タイミング制御部８５０からの信号に基づくタイミングで、画素部１に結像された光に応じた信号を出力する。固体撮像装置８２０から出力された信号は、映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に出力される。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に出力し、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を入力し、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システム８００の動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システム８００の動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム８００内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて固体撮像装置８２０及び映像信号処理部８３０の駆動タイミングを制御する。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

７ 参照信号生成回路、８ カウンタ、１００ 画素、３００ 比較回路、４１０ 第１のメモリ、４２０ 第２のメモリ、１０００ 固体撮像装置

Claims (16)

1. 画素と、前記画素が出力する信号を複数のビットのデジタル信号に変換するアナログデジタル変換部とを有する固体撮像装置であって、
   前記アナログデジタル変換部は、前記信号と参照信号とを比較した結果を示す比較結果信号を出力する比較回路と、カウント信号を出力するカウンタとを有し、
   前記比較結果信号に基づいて、前記デジタル信号として前記カウント信号を保持する複数の第１のラッチ回路と、
   前記複数の第１のラッチ回路から出力された前記デジタル信号を受ける複数の第２のラッチ回路と、
   前記複数の第１のラッチ回路から出力された前記デジタル信号を受ける複数の第３のラッチ回路と、を有し、
   前記アナログデジタル変換部は、
   前記複数の第１のラッチ回路のうちの第１のビットのデジタル信号を保持する第１のラッチ回路と、前記複数の第２のラッチ回路のうちの前記第１のビットのデジタル信号を保持する第２のラッチ回路と、前記複数の第３のラッチ回路のうちの前記第１のビットのデジタル信号を保持する第３のラッチ回路とを有する第１の組と、
   前記複数の第１のラッチ回路のうちの第２のビットのデジタル信号を保持する第１のラッチ回路と、前記複数の第２のラッチ回路のうちの前記第２のビットのデジタル信号を保持する第２のラッチ回路と、前記複数の第３のラッチ回路のうちの前記第２のビットのデジタル信号を保持する第３のラッチ回路とを有する第２の組と、
   前記複数の第１のラッチ回路のうちの第３のビットのデジタル信号を保持する第１のラッチ回路と、前記複数の第２のラッチ回路のうちの前記第３のビットのデジタル信号を保持する第２のラッチ回路と、前記複数の第３のラッチ回路のうちの前記第３のビットのデジタル信号を保持する第３のラッチ回路とを有する第３の組と、
   を有し、
   前記第１の組と前記第３の組との間に前記第２の組が配されていることを特徴とする固体撮像装置。
2. 画素と、前記画素が出力する信号を複数のビットのデジタル信号に変換するアナログデジタル変換部とを有する固体撮像装置であって、
   前記アナログデジタル変換部は、前記画素が出力する信号と参照信号とを比較した結果を示す比較結果信号を出力する比較回路と、カウント信号を出力するカウンタとを有し、
   出力端子と、前記比較結果信号が入力される第１入力端子と、前記カウント信号が入力される第２入力端子とを各々が有する複数の第１のラッチ回路と、
   対応する前記第１のラッチ回路の出力端子とともに信号経路を形成する入力端子を各々が有する複数の第２のラッチ回路とを有し、
   出力端子と、対応する前記第１のラッチ回路の出力端子とともに信号経路を形成する入力端子とを各々が有する複数の第３のラッチ回路と、を有し、
   前記アナログデジタル変換部は、
   前記複数の第１のラッチ回路のうちの第１のビットのデジタル信号を保持する第１のラッチ回路と、前記複数の第２のラッチ回路のうちの前記第１のビットのデジタル信号を保持する第２のラッチ回路と、前記複数の第３のラッチ回路のうちの前記第１のビットのデジタル信号を保持する第３のラッチ回路とを有する第１の組と、
   前記複数の第１のラッチ回路のうちの第２のビットのデジタル信号を保持する第１のラッチ回路と、前記複数の第２のラッチ回路のうちの前記第２のビットのデジタル信号を保持する第２のラッチ回路と、前記複数の第３のラッチ回路のうちの前記第２のビットのデジタル信号を保持する第３のラッチ回路とを有する第２の組と、
   前記複数の第１のラッチ回路のうちの第３のビットのデジタル信号を保持する第１のラッチ回路と、前記複数の第２のラッチ回路のうちの前記第３のビットのデジタル信号を保持する第２のラッチ回路と、前記複数の第３のラッチ回路のうちの前記第３のビットのデジタル信号を保持する第３のラッチ回路とを有する第３の組と、
   を有し、
   前記第１の組、前記第２の組、前記第３の組が第１の方向に沿って配されていることを特徴とする固体撮像装置。
3. 前記複数の第３のラッチ回路から出力された前記デジタル信号を受ける複数の第４のラッチ回路を有し、
   前記第２のラッチ回路は、読み出し制御信号に応じて、保持しているカウント信号を第１の出力信号線に出力し、
   前記第４のラッチ回路は、前記読み出し制御信号に応じて、保持しているカウント信号を第２の出力信号線に出力することを特徴とする請求項１又は２記載の固体撮像装置。
4. 前記第２のラッチ回路は、前記読み出し制御信号に応じて、前記第１の出力信号線に対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能であり、前記第４のラッチ回路は、前記読み出し制御信号に応じて、前記第２の出力信号線に対して、ハイレベル、ローレベル、及びハイインピーダンス状態の３値を出力可能であることを特徴とする請求項３記載の固体撮像装置。
5. 第１の転送制御信号によって、前記第３のラッチ回路は、前記第１のラッチ回路が保持した前記カウント信号を保持することを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
6. 前記第３のラッチ回路は、前記第１の転送制御信号に応じて、前記第１のラッチ回路に保持されている全ビットのカウント信号のうちの下位の一部のビットを保持することを特徴とする請求項５記載の固体撮像装置。
7. 前記第１の転送制御信号は、前記比較回路による、リセットされた前記画素が出力する信号に対応する信号と前記参照信号との比較の終了後かつ、前記比較回路による、前記画素の光電変換に基づく信号に対応する信号と前記参照信号との比較の開始前に出力されることを特徴とする請求項５又は６記載の固体撮像装置。
8. 第２の転送制御信号によって、前記第２のラッチ回路は、前記第１のラッチ回路が保持した前記カウント信号を保持し、
   第３の転送制御信号によって、前記第４のラッチ回路は、前記第３のラッチ回路が保持した前記カウント信号を保持し、
   前記第２の転送制御信号及び第３の転送制御信号は、前記比較回路による、前記画素の出力する信号と前記参照信号との比較の終了後に出力されることを特徴とする請求項３又は４記載の固体撮像装置。
9. 前記比較回路は、ノイズ信号と、前記参照信号とを比較した第１の比較結果信号を出力し、
   前記比較回路は、前記画素が光電変換することによって前記画素が出力する光電変換信号と、前記参照信号とを比較した第２の比較結果信号を出力し、
   前記第１のラッチ回路は、前記第１の比較結果信号に基づいて、第１のカウント信号を保持し、
   前記第３のラッチ回路は、前記第１のラッチ回路の前記第１のカウント信号を保持し、
   前記第１のラッチ回路は、前記第２の比較結果信号に基づいて、第２のカウント信号を保持し、
   前記第２のラッチ回路は、前記第１のラッチ回路の前記第２のカウント信号を保持することを特徴とする請求項１〜８のいずれか１項に記載の固体撮像装置。
10. 前記第２の転送制御信号及び前記第３の転送制御信号は、同一の信号であることを特徴とする請求項８記載の固体撮像装置。
11. 前記第２のラッチ回路は、保持しているカウント信号を第１の出力信号線に出力し、
    前記第４のラッチ回路は、保持しているカウント信号を第２の出力信号線に出力することを特徴とする請求項３、４、８、１０のいずれか１項に記載の固体撮像装置。
12. 前記第２のラッチ回路は、読み出し制御信号に応じて、保持しているカウント信号を第１の出力信号線に出力し、
    前記第４のラッチ回路は、前記読み出し制御信号に応じて、保持しているカウント信号を第２の出力信号線に出力することを特徴とする請求項１１記載の固体撮像装置。
13. さらに読み出し回路を備え、
    前記画素が出力する信号を前記読み出し回路が処理した信号が、前記比較回路に入力されることを特徴とする請求項１〜１２のいずれか１項に記載の固体撮像装置。
14. 前記第１の組と前記第２の組と前記第３の組のそれぞれにおいて、前記第１のラッチ回路と前記第２のラッチ回路と前記第３のラッチ回路が第１の方向に沿って配されていることを特徴とする請求項１〜１３のいずれか１項に記載の固体撮像装置。
15. 前記読み出し回路が増幅器を備え、
    前記画素が出力する信号を前記増幅器が増幅した信号が、前記比較回路に入力されることを特徴とする請求項１３記載の固体撮像装置。
16. 請求項１〜１５のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置に光を結像させる光学部と
    を有することを特徴とする撮像システム。

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