CN110352561A - 模拟数字转换器、固态成像元件和电子设备 - Google Patents

模拟数字转换器、固态成像元件和电子设备 Download PDF

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Abstract

根据本公开的模拟数字转换器设置有：ΔΣ调制器，其包括量化电路单元；分离器，其将量化电路单元的数字输出分成偶数数字值和奇数数字值；双系统传输路径，其分别传输偶数数字值和奇数数字值；以及数字滤波器，其对通过双系统传输路径传输的偶数数字值和奇数数字值进行处理，并将结果作为模拟数字转换值输出。

Description

模拟数字转换器、固态成像元件和电子设备
技术领域
本公开涉及一种模拟数字转换器、固态成像元件和电子设备。
背景技术
例如，作为一种模拟数字转换器(AD转换器)，已知ΔΣ模拟数字转换器(例如，参见专利文献1)。ΔΣ模拟数字转换器包括ΔΣ调制器和称为抽取滤波器(decimationfilter)的数字滤波器。ΔΣ调制器将直流信号或低频输入信号转换成低分辨率(1位到几位)、高采样率的数字信号。抽取滤波器将从ΔΣ调制器输出的低分辨率、高采样率的数字信号转换成高分辨率、低采样率的模拟数字转换值。
引用列表
专利文献
专利文献1：日本专利申请公开第2012-165088号
发明内容
发明要解决的问题
顺便说一下，ΔΣ调制器和抽取滤波器通常相邻配置。然而，由于布局原因，ΔΣ调制器和抽取滤波器以一定距离分开配置，并在某些情况下连接它们的传输路径很长。在这种情况下，对于寄生电容的充电或放电的电荷量增加，而在配置了中继器的情况下，其直通电流(flow-through current)增加，导致传输路径中的功耗增加。
因此，本公开的目的是提供一种能够降低功耗的模拟数字转换器、使用所述模拟数字转换器的固态成像元件以及包括所述固态成像元件的电子设备。
问题的解决方案
为了实现上述目的，本公开的模拟数字转换器包括：ΔΣ调制器，其包括量化电路单元；分离器，其将量化电路单元的数字输出分成偶数数字值和奇数数字值；双系统传输路径，其分别传输偶数数字值和奇数数字值；以及数字滤波器，其对通过双系统传输路径传输的偶数数字值和奇数数字值进行处理，并将处理后的偶数数字值和奇数数字值作为模拟数字转换值输出。
为了实现上述目的，本公开的固态成像元件包括：像素阵列单元，其包括配置成行列图案的单位像素，所述单位像素包括光电转换单元；和列处理单元，其包括模拟数字转换器，所述模拟数字转换器将从单位像素输出的模拟像素信号转换成数字像素信号，并且，作为模拟数字转换器，使用具有上述配置的模拟数字转换器。此外，为了实现上述目的，本公开的电子设备包括具有上述配置的固态成像元件。
当将量化电路单元的数字数据分成偶数数字值和奇数数字值，并通过双系统传输路径分别传输它们时，在从ΔΣ调制器到数字滤波器的双系统传输路径中的各者中，数字数据从0到1或从1到0的变化率降低。因此，功耗降低。
发明的效果
根据本公开，因为在从ΔΣ调制器到数字滤波器的传输路径中数字数据从0到1或从1到0的变化率降低了，所以可以降低功耗。需要指出的是，在此描述的效果不一定是限制性的，而是也可以是本说明书中描述的任意效果。此外，本说明书中描述的效果仅是示例性的并不限于所述效果，并且可以提供附加效果。
附图说明
图1是示出了ΔΣ模拟数字转换器的基本形式的框图。
图2是示出了根据实施例1的ΔΣ模拟数字转换器的电路配置的框图。
图3A是示出了在基本形式的电路配置的情况下，在小输入、中输入和大输入时ΔΣ调制器的输出数据的示例的图，而图3B是示出了翻转率的输入电平依赖性的图。
图4A是示出了在实施例1的电路配置的情况下，在小输入、中输入和大输入时ΔΣ调制器的输出数据的示例的图，而图4B是示出了翻转率的输入电平依赖性的图。
图5是示出了根据实施例2的ΔΣ模拟数字转换器的电路配置的框图。
图6是示出了在2位ΔΣ调制器的情况下量化电路单元的输出示例的图。
图7是示出了根据实施例3的ΔΣ模拟数字转换器的电路配置的框图。
图8是示出了根据实施例3的ΔΣ模拟数字转换器的每个单元的波形的时序波形图。
图9是示出了根据实施例4的ΔΣ模拟数字转换器的电路配置的框图。
图10是示出了根据实施例4的ΔΣ模拟数字转换器的每个单元的波形的时序波形图。
图11是示出了本公开的固态成像元件的基本系统配置的示意性配置图。
图12是示出了多个ΔΣ调制器和多个抽取滤波器并排地沿像素列方向配置的示例的配置图。
图13是示意性地示出了具有层叠结构的CMOS图像传感器的配置的分解立体图。
图14是示出了作为本公开的电子设备示例的成像装置的配置的框图。
具体实施方式
下面结合附图对用于实施本公开的技术的各个方面(在下文中称为“实施方案”)进行描述。本公开的技术不限于所述实施方案，并且实施方案的各种数值等都是示例性的。在下面的描述中，相同符号用于相同元件或具有相同功能的元件，并省略了重复的描述。需要指出的是，按照下面的顺序进行描述。
1.与本公开的模拟数字转换器、固态成像元件、电子设备和一般事项相关的描述。
2.本公开的模拟数字转换器
2-1.基本形式(一个传输路径的示例)
2-2.实施例1(具有1位ΔΣ调制器情况下的示例)
2-3.实施例2(具有多位ΔΣ调制器情况下的示例)
2-4.实施例3(实施例1的变形例：分离器(splitter)的具体电路示例1)
2-5.实施例4(实施例1的变形例：分离器的具体电路示例2)
3.本公开的固态成像元件(CMOS图像传感器的示例)
3-1.基本系统配置
3-2.层叠结构
4.本公开的电子设备(成像装置的示例)
5.本公开可以采用的配置
<与本公开的模拟数字转换器、固态成像元件、电子设备和一般事项相关的描述>
对于本公开的模拟数字转换器、固态成像元件和电子设备，ΔΣ调制器可以配置为1位ΔΣ调制器。可选择地，ΔΣ调制器也可以配置为多位ΔΣ调制器。
对于包括上述优选配置的本公开的模拟数字转换器、固态成像元件和电子设备，可以使用D-触发器(D-flip flop)来构成分离器。可选择地，也可以使用RS-触发器(RS-flip flop)来构成分离器。此外，其也可以通过将偶数数字值和奇数数字值合成以经由数字模拟转换单元反馈到输入侧来构成。
<本公开的模拟数字转换器>
本公开的模拟数字转换器(AD转换器)是使用将直流信号或低频输入信号转换成低分辨率(1位到几位)、高采样率的数字信号的ΔΣ调制器的ΔΣ模拟数字转换器。ΔΣ模拟数字转换器包括在ΔΣ调制器后级的称为抽取滤波器的数字滤波器。抽取滤波器将从ΔΣ调制器输出的低分辨率、高采样率的数字信号转换成高分辨率、低采样率的模拟数字转换值。
[基本形式]
首先，结合图1描述ΔΣ模拟数字转换器的基本形式。图1是示出了ΔΣ模拟数字转换器的基本形式的框图。根据基本形式的ΔΣ模拟数字转换器也是根据本公开的常规示例的ΔΣ模拟数字转换器。
如图1所示，根据基本形式的ΔΣ模拟数字转换器1包括ΔΣ调制器10和作为数字滤波器的示例的抽取滤波器20，并且配置成使得ΔΣ调制器10和抽取滤波器20通过一个传输路径30连接。ΔΣ调制器10将直流信号或低频输入信号IN转换成低分辨率(1位到几位)、高采样率的数字信号。抽取滤波器20将从ΔΣ调制器10输出的低分辨率、高采样率的数字信号转换成高分辨率、低采样率的模拟数字转换值OUT，并输出高分辨率、低采样率的模拟数字转换值OUT。
下面更详细地描述ΔΣ调制器10和抽取滤波器20。
ΔΣ调制器10包括滤波器11、量化电路(quantization circuit)单元12和数字模拟转换单元(DA转换器)13。滤波器11包括集成电路，其中模拟输入信号IN是非反相(+)输入，来自数字模拟转换单元13的反馈值是反相(-)输入，并且对模拟输入信号IN的值和反馈值之间的差值积分。例如，量化电路单元12包括比较器121，并且将滤波器11的输出与参考电压比较而将其量化(确定逻辑“1”或逻辑“0”的数字值)，并且，例如，将量化的输出作为1位数字信号输出。
将从量化电路单元12输出的数字信号供给到数字模拟转换单元13，并通过传输路径30供给到抽取滤波器20。数字模拟转换单元13产生与从量化电路单元12输出的数字信号相对应的反馈值，并将反馈值作为反相输入供给到滤波器11。抽取滤波器20进行去除由ΔΣ调制器10产生的量化噪声和通过减薄(抽取)来降低采样频率的处理，并且将结果作为数字信号OUT进行输出。
如上面所描述的，ΔΣ调制器10通过包括数字模拟转换单元13的反馈回路的工作，使在量化电路单元12中注入的量化噪声在高频率范围内不均匀分布，并且执行输出。然后，抽取滤波器20去除在ΔΣ调制器10中产生的高频率量化噪声并且获得高分辨率。这一系列的处理是ΔΣ模拟数字转换器1的基本原理。
包含了在高频率中不均匀分布的大量的量化噪声。因此，ΔΣ调制器10的输出是数字数据，其中在1位ΔΣ调制器中逻辑“0”和逻辑“1”频繁切换(逻辑“1”输出的密度基本上与输入电平相对应)。此外，在多位ΔΣ调制器中，当注意到多位ΔΣ调制器中的每个输出路径时，也存在其中逻辑“0”和逻辑“1”根据输入电平频繁切换的情况。
通常，ΔΣ调制器10和抽取滤波器20相邻配置。然而，由于布局原因等，在某些情况下，ΔΣ调制器10和抽取滤波器20以一定距离分开配置。在这种情况下，连接ΔΣ调制器10和抽取滤波器20的传输路径30很长，导致传输路径30中的功耗增加。功耗增加的原因是，对于传输路径30的寄生电容的充电或放电的电荷量增加。此外，在传输路径30中配置了中继器的情况下，由于其直通电流的增加而增加功耗。
因此，完成本实施方案是为了降低传输路径30中的功耗，特别是在连接ΔΣ调制器10和抽取滤波器20的传输路径30(即，将来自ΔΣ调制器10的数字数据传输到抽取滤波器20的传输路径30)的长度变长的情况下。下面描述了根据本发明的用于即使在连接ΔΣ调制器10和抽取滤波器20的传输路径30的长度很长的情况下也能降低功耗的ΔΣ模拟数字转换器1的具体示例。
[实施例1]
实施例1是具有1位ΔΣ调制器的情况下的示例。图2是示出了根据实施例1的ΔΣ模拟数字转换器1的电路配置的框图。
根据实施例1的ΔΣ模拟数字转换器1使用输出1位数字信号的量化电路单元12，并且包括在量化电路单元12后级的分离器14。分离器14将构成量化电路单元12的比较器121的数字输出分成偶数数字值和奇数数字值。
由分离器14分离成的偶数数字值和奇数数字值通过双系统传输路径，即偶数传输路径30e和奇数传输路径30o，分别传输到抽取滤波器20。在某些情况下，偶数传输路径30e和奇数传输路径30o仅包括配线。然而，如图2所示，在某些情况下，包括用于信号中继的中继器40e、40o，而在某些情况下，可选择地，包括将信号流到配线的缓冲器。
抽取滤波器20通过以下方式对通过偶数传输路径30e和奇数传输路径30o传输的偶数数字值和奇数数字值进行用于获得高分辨率的处理：去除在被分离器14分离之前的按顺序的高频率量化噪声。
下面将从ΔΣ调制器10输出的数字数据的逻辑“0”简单地描述为0，并且将逻辑“1”简单地描述为1。然后，将数字数据从0到1或从1到0的变化率称为翻转率(togglerate)。
对于1位ΔΣ调制器10的输出，当ΔΣ模拟数字转换器1的输入电平低或高时，翻转率低，而当输入电平接近中间时，翻转率高。原因可以如下所述。换句话说，当输入电平低时，1有时出现在许多0中，而当输入电平高时，0有时出现在许多1中。因此，翻转率低。另一方面，当输入电平为中间时，0和1基本上以相等的数量输出。然而，因为通过使得量化噪声在高频率中不均匀地分布的ΔΣ调制器10的工作频繁切换0和1，因此翻转率高。
当传输路径的长度很长且翻转率较高时，从ΔΣ调制器10的输出到抽取滤波器20的传输路径30(30e、30o)的功耗增加。因此，当传输路径的长度很长时，降低中输入电平时的翻转率可以实现最大功耗的降低。
这里，对于在中输入电平时ΔΣ调制器10的输出有以下这种趋势：即0和1连续的可能性大于0和1切换的可能性。因此，通过分离器14将量化电路单元12的输出数据分到偶数传输路径30e和奇数传输路径30o。因此，在传输路径30e、30o内，0和1连续的可能性小于0和1切换的可能性。因此，降低中输入电平时的翻转率，降低最大功耗。
图3A示出了在通过单系统传输路径30将ΔΣ调制器10的输出数据传输到抽取滤波器20的基本形式的情况下，在小输入、中输入和大输入时ΔΣ调制器10的输出数据的示例。此外，图3B示出了翻转率的输入电平依赖性。从这些图中可以看出，在通过单系统传输路径30将ΔΣ调制器10的输出数据传输到抽取滤波器20的情况下，在中输入时翻转率增加。
图4A示出了在将ΔΣ调制器10的输出数据分成偶数数字值和奇数数字值并通过双系统传输路径30e、30o将其传输到抽取滤波器20的实施例1的情况下，在小输入、中输入和大输入时ΔΣ调制器10的输出数据的示例。此外，图4B示出了翻转率的输入电平依赖性。从这些图中可以看出，在通过双系统传输路径30e、30o将ΔΣ调制器10的输出数据传输到抽取滤波器20的情况下，中输入时翻转率降低。
如上面所描述的，根据实施例1，分成偶数数字值和奇数数字值在从ΔΣ调制器10到抽取滤波器20的传输路径30e、30o中降低了数字数据从0到1或从1到0的变化率，实现了功耗的降低。此外，将数据分成偶数数据和奇数数据使传输路径30e、30o的数据率(data rate)减半，并且因此很容易获得从ΔΣ调制器10到抽取滤波器20的信号传递的时序余裕(timing margin)。
[实施例2]
实施例2是具有多位ΔΣ调制器的情况下的示例。图5是示出了根据实施例2的ΔΣ模拟数字转换器1的电路配置的框图。
在多位ΔΣ调制器10的情况下，量化电路单元12包括多个比较器121并且输出多位数字数据，从而传输到抽取滤波器20的数字数据变成多位。同样在根据实施例2的使用多位ΔΣ调制器10的ΔΣ模拟数字转换器1中，相对于每个输出配线设置偶数传输路径30e和奇数传输路径30o以分配传输数据。因此，与实施例1的情况类似，可以获得功耗降低的效果。
在M位的ΔΣ调制器中，量化电路单元12的输出在N(＝2M-1)条配线上以温度计码的形式输出。图6示出了在2位的ΔΣ调制器的情况下量化电路单元12的输出示例。在这种情况下，由于是2位，温度计码的量化电路单元12的输出配线数是3条。
如可以从图6看出的，虽然可以翻转的部分随输入电平而变化，但当注意到量化电路单元12的每条输出配线时，输出具有与1位ΔΣ调制器的情况类似的0/1模式的数字数据。因此，可以获得与1位ΔΣ调制器的情况类似的操作和效果。换句话说，因为在从ΔΣ调制器10到抽取滤波器20的传输路径30e、30o中数字数据从0到1或从1到0的变化率降低，所以可以降低功耗。此外，将数据分成偶数数据和奇数数据使传输路径30e、30o的数据率减半，因此很容易获得从ΔΣ调制器10到抽取滤波器20的信号传递的时序余裕。
[实施例3]
实施例3是实施例1的变形例并涉及将构成量化电路单元12的比较器121的数字输出分成偶数数字值和奇数数字值的分离器14的具体电路示例1。图7示出了根据实施例3的ΔΣ模拟数字转换器1的电路配置，图8示出了根据实施例3的ΔΣ模拟数字转换器的每个单元的波形。
在图7中，构成量化电路单元12的比较器121与时钟信号CLK同步地将滤波器11的输出与参考电压Vref比较而将其量化。分离器14包括两个D-FF(D触发器)141、142。
D-FF 141将比较器121的数字输出设定为D输入，并且将是作为比较器121的操作参考的时钟信号CLK的1/2频率(2倍的周期)的时钟信号CLKdiv2+设定为时钟输入。然后，将D-FF 141的输出导出为偶数数字值并且通过偶数传输路径30e将其传输到抽取滤波器20。
D-FF 142将比较器121的数字输出设定为D输入，并将作为时钟信号CLKdiv2+的反相的时钟信号CLKdiv2-设定为时钟输入。然后，将D-FF 142的输出导出为奇数数字值并通过奇数传输路径30o将其传输到抽取滤波器20。
图8示出了时钟信号CLK、正相时钟信号CLKdiv2+、反相时钟信号CLKdiv2-、比较器121的输出、通过偶数传输路径30e传输的信号(偶数传输路径信号)和通过奇数传输路径30o传输的信号(奇数传输路径信号)的波形。
如上面所描述的，根据实施例3，当使用D-FF 141、D-FF 142来构成分离器14时，可以将比较器121的数字输出分成偶数数字值和奇数数字值。
这里，关于实施例3，通过举例的方式，对应用于具有1位ΔΣ调制器的情况下的实施例1的情况进行了描述。然而，可以类似地应用于具有多位ΔΣ调制器的情况下的实施例2。
[实施例4]
实施例4是实施例1的变形例并涉及将构成量化电路单元12的比较器121的数字输出分成偶数数字值和奇数数字值的分离器14的具体电路示例2。图9示出了根据实施例4的ΔΣ模拟数字转换器1的电路配置，图10示出了根据实施例4的ΔΣ模拟数字转换器1的每个单元的波形。
在图9中，构成量化电路单元12的比较器121将正相数字输出p和反相数字输出n供给到分离器14。分离器14包括两个RS-FF(RS触发器)150、151，四个NAND电路152到155，以及四个反相电路156到159。
比较器121的正相数字输出p是通过反相电路156到NAND电路152、NAND电路154中的一个的输入，而反相数字输出n是通过反相电路157到NAND电路153、NAND电路155中的一个的输入。NAND电路152、NAND电路153将作为时钟信号CLK的1/2频率的时钟信号CLKdiv2+设定为另一个输入。NAND电路154、NAND电路155将作为时钟信号CLKdiv2+的反相的时钟信号CLKdiv2-设定为另一个输入。
NAND电路152的输出是RS-FF 150的S输入。NAND电路153的输出是RS-FF 150的R输入。然后，将RS-FF 150的Q输出导出为偶数数字值，并通过偶数传输路径30e将其传输到抽取滤波器20，并通过开关SWo将其供给到数字模拟转换单元13。
NAND电路154的输出是RS-FF 151的S输入。NAND电路155的输出是RS-FF 151的R输入。然后，将RS-FF 151的Q输出导出为奇数数字值，并通过奇数传输路径30o将其传输到抽取滤波器20，并通过开关SWe将其供给到数字模拟转换单元13。
图10示出了时钟信号CLK、正相时钟信号CLKdiv2+、反相时钟信号CLKdiv2-、比较器121的正相数字输出p、比较器121的反相数字输出n、偶数传输路径信号、奇数传输路径信号、开关SWo的控制脉冲和开关SWe的控制脉冲的波形。
如上面所描述的，根据实施例4，当使用RS-FF 150、RS-FF 151来构成分离器14时，可以将比较器121的数字输出分成偶数数字值和奇数数字值。众所周知，RS-FF的电路配置与D-FF的电路配置相比非常简单。因此，当与使用D-FF 141、D-FF 142构成分离器14的实施例3比较时，使用RS-FF 150、RS-FF 151构成分离器14的实施例4更有利的是电路规模可以更小。
此外，在根据实施例4的ΔΣ模拟数字转换器1中，一旦分成偶数数字值和奇数数字值的比较器121的数字输出通过开关SWo和开关SWe的操作进行处理就再次合成，并将其反馈到数字模拟转换单元13。这样，即使在RS-FF 150、RS-FF 151中出现误码，ΔΣ环路的滤波效果也会对该误差起作用。因此，可以将误码的影响抑制到几乎可以忽略的水平。
这里，关于实施例4，通过举例对应用于具有1位ΔΣ调制器的情况下的实施例1的情况进行了描述。然而，可以类似地应用于具有多位ΔΣ调制器的情况下的实施例2。
此外，当将通过开关SWo和开关SWe的操作对偶数数字值和奇数数字值进行合成，并通过数字模拟转换单元13将其反馈到输入侧的事项应用于实施例3时，可以获得类似的操作和效果。
<本公开的固态成像元件>
[基本系统配置]
图11是示出了本公开的固态成像元件的基本系统配置的示意性配置图。这里，作为固态成像元件，通过举例描述了作为X-Y地址型固态成像元件的一种类型的CMOS图像传感器。CMOS图像传感器是通过利用或部分使用CMOS工艺产生的图像传感器。
根据本示例的CMOS图像传感器60包括在未示出的半导体基板上形成的像素阵列单元61，和集成在与设置像素阵列单元61的半导体基板相同的半导体基板上的外围电路单元。例如，外围电路单元包括垂直驱动单元62、列处理单元63、水平驱动单元64和系统控制单元65。
CMOS图像传感器60进一步地包括信号处理单元68和数据存储单元69。信号处理单元68和数据存储单元69可以安装在与CMOS图像传感器60相同的基板上，或可以配置在与CMOS图像传感器60的基板不同的基板上。此外，信号处理单元68和数据存储单元69的每个处理都可以是由设置在与CMOS图像传感器60的基板不同的基板上的外部信号处理单元(例如，数字信号处理器(DSP)电路或软件)进行的处理。
像素阵列单元61具有其中包括进行光电转换并产生和累积与接收到的光的量相对应的光电荷的光电转换单元的单位像素(下文中，在某些情况下简单称为“像素”)70配置在行方向和列方向上，即二维配置成行列图案的配置。这里，行方向表示像素行的像素配置方向(即，水平方向)，而列方向表示像素列的像素配置方向(即，垂直方向)。
在像素阵列单元61中，对于行列图案中的像素配置，像素驱动线66(661到66m)相对于每个像素行沿行方向布线，而垂直信号线67(671到67n)相对于每个像素列沿列方向布线。像素驱动线66传输后述的用于执行从像素读出信号的驱动的驱动信号。图11示出了作为像素驱动线66的一条配线，但数量不限于一条。像素驱动线66的一端连接到与垂直驱动单元62的每一行相对应的输出端。
垂直驱动单元62包括移位寄存器、地址解码器等，并以像素行等为单位同时驱动像素阵列单元61的每个像素70。换句话说，垂直驱动单元62与控制垂直驱动单元62的系统控制单元65一起构成驱动像素阵列单元61的每个像素70的驱动单元。省略了垂直驱动单元62的具体配置的图示。然而，一般来说，垂直驱动单元62包括两个扫描系统：读出扫描系统和扫出扫描系统。
为了从单位像素70读出信号，读出扫描系统以行为单位按顺序选择性地扫描像素阵列单元61的单位像素70。从单位像素70读出的信号是模拟信号。扫出扫描系统对由读出扫描系统进行读出扫描的读出行在比读出扫描早快门速度的时间进行扫出扫描。
通过扫出扫描系统的扫出扫描，从读出行的单位像素70的光电转换单元中扫出不必要的电荷并使光电转换单元复位。然后，当通过扫出扫描系统扫出(复位)不必要的电荷时，执行所谓的电子快门操作。这里，电子快门操作指的是排出光电转换单元的光电荷并重新开始曝光(开始累积光电荷)的操作。
通过读出扫描系统的读出操作读出的信号与前一次读出操作或电子快门操作之后所接收到的光的量相对应。然后，从前一次读出操作的读出时刻或电子快门操作的扫出时刻到当前读出操作的读出时刻的时段是单位像素70中光电荷的曝光时段。
从由垂直驱动单元62选择性地扫描的像素行的每个像素70输出的信号通过每个像素列的每条垂直信号线67输入到列处理单元63。
列处理单元63包括相对于像素阵列单元61的每个像素列或以多个像素列为单位将通过垂直信号线67从所选行的每个像素70输出的模拟像素信号转换成数字信号的模拟数字转换器(AD转换器)631。列处理单元63可以配置成执行除了AD转换处理之外的信号处理，例如，去噪处理。例如，作为去噪处理，可以举例相关双采样(CDS)处理或双数据采样(DDS)处理。例如，通过CDS处理，可以去除复位噪声或例如像素70中的放大晶体管的阈值变化(threshold variation)等像素固有的固定模式噪声。
水平驱动单元64包括移位寄存器、地址解码器等，并选择性地依次扫描与列处理单元63的一个像素列或多个像素列相对应的单位电路。通过水平驱动单元64的选择性扫描，依次输出经过对于列处理单元63的每个单位电路的诸如AD转换等信号处理的像素信号。
系统控制单元65包括产生各种类型的时序信号等的时序发生器，并基于由时序发生器产生的各种类型的时序对垂直驱动单元62、列处理单元63、水平驱动单元64等进行驱动控制。
信号处理单元68至少具有一种算术处理功能，并对从列处理单元63输出的像素信号进行诸如算术处理等各种信号处理。对于信号处理单元68中的信号处理，数据存储单元69暂时存储处理所需要的数据。
作为在具有上述配置的CMOS图像传感器60的列处理单元63中相对于像素阵列单元61的每个像素列或以多个像素列为单位设置的模拟数字转换器631，可以使用根据上面所描述的实施例1到实施例4的ΔΣ模拟数字转换器1。
顺便说一下，在包括相对于像素阵列单元61的多个像素列中的每一个像素列或以多个像素列为单位的模拟数字转换器631的CMOS图像传感器60中，在某些情况下，为了实现像素信号的高速读出，多个ΔΣ调制器10和多个抽取滤波器20并排地沿像素列方向配置。
在这种情况下，属于模拟区域的电路单元和属于数字区域的电路单元优选分别配置。这里，示出了两个ΔΣ调制器10和两个抽取滤波器20并排地沿像素列方向配置的情况的示例。在这种情况下，如图12所示，属于模拟区域的两个ΔΣ调制器10A、10B沿像素列方向上下配置，并且属于数字区域的两个抽取滤波器20A、20B沿像素列方向上下配置。
在ΔΣ调制器10A、10B和抽取滤波器20A、20B并排地沿像素列方向配置的情况下，传输路径30横跨ΔΣ调制器10和抽取滤波器20。因此，连接ΔΣ调制器10A和抽取滤波器20A的传输路径30A的长度以及连接ΔΣ调制器10B和抽取滤波器20B的传输路径30B的长度都很长。需要指出的是，传输路径30A和传输路径30B包括两个系统；然而，这里，为了简化附图，它们被示出为包括一个系统。
当传输路径30(30A、30B)的长度以这样的方式较长时，在量化电路单元12的输出级和传输路径30中的消耗电流显著反映了ΔΣ模拟数字转换器1的输入电平依赖性。因此，通过电源配线的IR降发生与另一个ΔΣ模拟数字转换器1的干扰，导致称为条纹的图像质量劣化。
相比之下，在本公开的CMOS图像传感器60中，作为列处理单元63的模拟数字转换器631，使用根据实施例1到实施例4的ΔΣ模拟数字转换器1。换句话说，在模拟数字转换器631(即，ΔΣ模拟数字转换器1)中，将ΔΣ调制器10的输出数据分成偶数数字值和奇数数字值并通过双系统传输路径30e、30o传输到抽取滤波器20。
因此，因为即使在从ΔΣ调制器10到抽取滤波器20的传输路径30e、30o的长度很长的情况下，也降低了传输路径30e、30o中数字数据从0到1或从1到0的变化率，所以可以降低功耗。因此，可以降低列处理单元63的功耗并最终降低整个CMOS图像传感器60的功耗。此外，传输路径30e、30o的消耗电流具有ΔΣ模拟数字转换器1的小的输入电平依赖性，并且提高了电流一致性。因此，称为条纹的图像质量的劣化不太可能发生。因此，通过并排地沿像素列方向配置多个ΔΣ调制器10和多个抽取滤波器20可以有助于主动采用高速读出像素信号的技术。
需要指出的是，这里，关于在连接ΔΣ调制器10和抽取滤波器20的传输路径30的长度很长的情况下的降低功耗的效果，通过举例描述了应用于CMOS图像传感器60的情况。然而，也可以应用于用于CMOS图像传感器60之外的应用的ΔΣ模拟数字转换器。
此外，上面所描述的CMOS图像传感器60的系统配置是示例，并且不限于这种系统配置。例如，可以采用其中数据存储单元69配置在列处理单元63后级并且从列处理单元63输出的像素信号通过数据存储单元69供给到信号处理单元68的系统配置。可选择地，可以采用其中数据存储单元69和信号处理单元68相对于列处理单元63并行设置的系统配置。
[层叠结构]
此外，对于上述CMOS图像传感器60，通过举例对具有所谓的水平放置结构的CMOS图像传感器进行了描述，其中包括模拟数字转换器631的列处理单元63或包括诸如信号处理单元68的外围电路单元形成在与像素阵列单元61相同的半导体基板上，但是不限于应用于具有水平放置结构的CMOS图像传感器。换句话说，也可以应用于具有所谓的层叠结构的CMOS图像传感器，其中多个半导体基板相对于彼此堆叠。作为层叠结构的一个具体示例，例如，如图13所示，可以举例出以下层叠结构，其中将形成有像素阵列单元61的半导体基板81和形成有包括模拟数字转换器631的列处理单元63和诸如信号处理单元68或数据存储单元69等外围电路单元的半导体基板82堆叠在一起。
通过具有层叠结构的CMOS图像传感器60，如果作为第一层的半导体基板81具有容纳像素阵列单元61的尺寸(面积)，那么就是足够的。因此，可以降低作为第一层的半导体基板81的尺寸(面积)，并且最终降低整个芯片的尺寸。此外，可以将适用于像素形成的工艺应用于作为第一层的半导体基板81，并且可以将适用于电路形成的工艺应用于作为第二层的半导体基板82。因此，还具有可以优化CMOS图像传感器60的制备工艺的优点。
需要指出的是，这里，举例说明了两层的层叠结构，但不限于两层，而且可以是具有三层以上的层叠结构。
<本公开的电子设备>
上述本公开的固态成像元件可以用作诸如数码相机或摄像机等成像装置中的成像单元(图像拍摄单元)、诸如便携式电话等具有成像功能的便携式终端装置和诸如在图像读出单元中使用固态成像元件的复印机等一般电子设备。需要指出的是，固态成像元件可以是形成为一个芯片的形式或可以是其中成像单元和信号处理单元或光学系统封装在一起的具有成像功能的模块形式。在某些情况下，安装在电子设备上的上述模块形式，即，相机模块，是成像装置。
[成像装置]
图14是示出了作为本公开的电子设备的示例的成像装置的配置的框图。如图14所示，根据本示例成像装置100包括包含透镜组等的成像光学系统101、成像单元102、DSP电路103、帧存储器104、显示装置105、记录装置106、操作系统107、电源系统108等。然后，将DSP电路103、帧存储器104、显示装置105、记录装置106、操作系统107和电源系统108等配置为通过总线109相互连接。
成像光学系统101接收来自被摄体的入射光(图像光)，并且在成像单元102的成像表面上形成图像。成像单元102将通过光学系统101在成像表面上形成图像的入射光的量转换成以像素为单位的电信号，并且输出电信号作为像素信号。DSP电路103执行一般的相机信号处理，例如，白平衡处理、去马赛克处理或伽玛校正处理。
帧存储器104适合用于在DSP电路103的信号处理过程中存储数据。显示装置105包括诸如液晶显示装置或有机电致发光(EL)显示装置等的面板式显示装置，并且显示由成像单元102拍摄的运动图像或静止图像。记录装置106将由成像单元102拍摄的运动图像或静止图像记录在诸如便携式半导体存储器、光盘或硬盘驱动(HDD)等记录介质上。
操作系统107在用户的操作下对本成像装置100的各种功能发布操作指令。电源系统108适当地将作为DSP电路103、帧存储器104、显示装置105、记录装置106和操作系统107的操作电源的各种电源供给到这些供给对象。
在具有上述配置的成像装置100中，根据本公开的上述CMOS图像传感器60可以用作成像单元102。根据本公开的CMOS图像传感器60即使在连接ΔΣ调制器10和抽取滤波器20的传输路径30很长的情况下也可以降低ΔΣ模拟数字转换器1的功耗。因此，当将根据本公开的CMOS图像传感器60用作成像单元102时，即使为了实现像素信号的高速读出，并排地沿像素列方向配置多个ΔΣ调制器10和多个抽取滤波器20，也可以实现低功耗。
<本公开可以采用的配置>
需要指出的是，本公开可以采用下面描述的配置。
<<A.模拟数字转换器>>
[A-1]一种模拟数字转换器，包括：
ΔΣ调制器，其包括量化电路单元；
分离器，其将量化电路单元的数字输出分成偶数数字值和奇数数字值；
双系统传输路径，其分别传输偶数数字值和奇数数字值；以及
数字滤波器，其对通过双系统传输路径传输的偶数数字值和奇数数字值进行处理，并将处理后的偶数数字值和奇数数字值作为模拟数字转换值输出。
[A-2]根据[A-1]所述的模拟数字转换器，
其中ΔΣ调制器是1位ΔΣ调制器。
[A-3]根据[A-1]所述的模拟数字转换器，
其中ΔΣ调制器是多位ΔΣ调制器。
[A-4]根据[A-1]到[A-3]中任一项所述的模拟数字转换器，
其中分离器使用D-触发器来构成。
[A-5]根据[A-1]到[A-3]中任一项所述的模拟数字转换器，
其中分离器使用RS-触发器来构成。
[A-6]根据[A-4]或[A-5]所述的模拟数字转换器，
其中偶数数字值和奇数数字值被合成并通过数字模拟转换单元被反馈到输入侧。
<<B.固态成像元件>>
[B-1]一种固态成像元件，包括：
像素阵列单元，其包括配置成行列图案的单位像素，所述单位像素包括光电转换单元；和
列处理单元，其包括模拟数字转换器，所述模拟数字转换器将从单位像素输出的模拟像素信号转换成数字像素信号，
其中模拟数字转换器包括：
ΔΣ调制器，其包括量化电路单元；
分离器，其将量化电路单元的数字输出分成偶数数字值和奇数数字值；
双系统传输路径，其分别传输偶数数字值和奇数数字值；以及
数字滤波器，其对通过双系统传输路径传输的偶数数字值和奇数数字值进行处理，并将处理后的偶数数字值和奇数数字值作为模拟数字转换值输出。
[B-2]根据[B-1]所述的固态成像元件，
其中在列处理单元中多个ΔΣ调制器和多个数字滤波器并排地沿像素列方向配置。
[B-3]根据[B-1]或[B-2]所述的固态成像元件，
其中ΔΣ调制器是1位ΔΣ调制器。
[B-4]根据[B-1]或[B-2]所述的固态成像元件，
其中ΔΣ调制器是多位ΔΣ调制器。
[B-5]根据[B-1]到[B-4]中任一项所述的固态成像元件，
其中分离器使用D-触发器来构成。
[B-6]根据[B-1]到[B-4]中任一项所述的固态成像元件，
其中分离器使用RS-触发器来构成。
[B-7]根据[B-5]或[B-6]所述的固态成像元件，
其中偶数数字值和奇数数字值被合成并通过数字模拟转换单元被反馈到输入侧。
<<C.电子设备>>
[C-1]一种电子设备，其包括固态成像元件，所述固态成像元件包括：
像素阵列单元，其包括配置成行列图案的单位像素，所述单位像素包括光电转换单元；和
列处理单元，其包括模拟数字转换器，所述模拟数字转换器将从单位像素输出的模拟像素信号转换成数字像素信号，
其中模拟数字转换器包括：
ΔΣ调制器，其包括量化电路单元；
分离器，其将量化电路单元的数字输出分成偶数数字值和奇数数字值；
双系统传输路径，其分别传输偶数数字值和奇数数字值；以及
数字滤波器，其对通过双系统传输路径传输的偶数数字值和奇数数字值进行处理，并将处理后的偶数数字值和奇数数字值作为模拟数字转换值输出。
[C-2]根据[C-1]所述的电子设备，
其中在列处理单元中多个ΔΣ调制器和多个数字滤波器并排地沿像素列方向配置。
[C-3]根据[C-1]或[C-2]所述的电子设备，
其中ΔΣ调制器是1位ΔΣ调制器。
[C-4]根据[C-1]或[C-2]所述的电子设备，
其中ΔΣ调制器是多位ΔΣ调制器。
[C-5]根据[C-1]到[C-4]中任一项所述的电子设备，
其中分离器使用D-触发器来构成。
[C-6]根据[C-1]到[C-4]中任一项所述的电子设备，
其中分离器使用RS-触发器来构成。
[C-7]根据[C-5]或[C-6]所述的电子设备，
其中偶数数字值和奇数数字值被合成并通过数字模拟转换单元被反馈到输入侧。
附图标记列表
1 ΔΣ模拟数字转换器(AD转换器)
10、10A、10B ΔΣ调制器
11 滤波器
12 量化电路单元
13 数字模拟转换单元(DA转换器)
14 分离器
20、20A、20B 抽取滤波器
30(30o、30e) 传输路径
60 CMOS图像传感器
61 像素阵列单元
62 垂直驱动单元
63 列处理单元
64 水平驱动单元
65 系统控制单元
66(661到66m) 像素驱动线
67(671到67n) 垂直信号线
68 信号处理单元
69 数据存储单元
70 单位像素
141、142 D-触发器
150、151 RS-触发器

Claims (20)

1.一种模拟数字转换器，包括：
ΔΣ调制器，其包括量化电路单元；
分离器，其将量化电路单元的数字输出分成偶数数字值和奇数数字值；
双系统传输路径，其分别传输偶数数字值和奇数数字值；以及
数字滤波器，其对通过双系统传输路径传输的偶数数字值和奇数数字值进行处理，并将处理后的偶数数字值和奇数数字值作为模拟数字转换值输出。
2.根据权利要求1所述的模拟数字转换器，
其中ΔΣ调制器是1位ΔΣ调制器。
3.根据权利要求1所述的模拟数字转换器，
其中ΔΣ调制器是多位ΔΣ调制器。
4.根据权利要求1所述的模拟数字转换器，
其中分离器使用D-触发器来构成。
5.根据权利要求1所述的模拟数字转换器，
其中分离器使用RS-触发器来构成。
6.根据权利要求5所述的模拟数字转换器，
其中偶数数字值和奇数数字值被合成并通过数字模拟转换单元被反馈到输入侧。
7.一种固态成像元件，包括：
像素阵列单元，其包括配置成行列图案的单位像素，所述单位像素包括光电转换单元；和
列处理单元，其包括模拟数字转换器，所述模拟数字转换器将从单位像素输出的模拟像素信号转换成数字像素信号，
其中模拟数字转换器包括：
ΔΣ调制器，其包括量化电路单元；
分离器，其将量化电路单元的数字输出分成偶数数字值和奇数数字值；
双系统传输路径，其分别传输偶数数字值和奇数数字值；以及
数字滤波器，其对通过双系统传输路径传输的偶数数字值和奇数数字值进行处理，并将处理后的偶数数字值和奇数数字值作为模拟数字转换值输出。
8.根据权利要求7所述的固态成像元件，
其中在列处理单元中多个ΔΣ调制器和多个数字滤波器并排地沿像素列方向配置。
9.根据权利要求7所述的固态成像元件，
其中ΔΣ调制器是1位ΔΣ调制器。
10.根据权利要求7所述的固态成像元件，
其中ΔΣ调制器是多位ΔΣ调制器。
11.根据权利要求7所述的固态成像元件，
其中分离器使用D-触发器来构成。
12.根据权利要求7所述的固态成像元件，
其中分离器使用RS-触发器来构成。
13.根据权利要求12所述的固态成像元件，
其中偶数数字值和奇数数字值被合成并通过数字模拟转换单元被反馈到输入侧。
14.一种电子设备，其包括固态成像元件，所述固态成像元件包括：
像素阵列单元，其包括配置成行列图案的单位像素，所述单位像素包括光电转换单元；和
列处理单元，其包括模拟数字转换器，所述模拟数字转换器将从单位像素输出的模拟像素信号转换成数字像素信号，
其中模拟数字转换器包括：
ΔΣ调制器，其包括量化电路单元；
分离器，其将量化电路单元的数字输出分成偶数数字值和奇数数字值；
双系统传输路径，其分别传输偶数数字值和奇数数字值；以及
数字滤波器，其对通过双系统传输路径传输的偶数数字值和奇数数字值进行处理，并将处理后的偶数数字值和奇数数字值作为模拟数字转换值输出。
15.根据权利要求14所述的电子设备，
其中在列处理单元中多个ΔΣ调制器和多个数字滤波器并排地沿像素列方向配置。
16.根据权利要求14所述的电子设备，
其中ΔΣ调制器是1位ΔΣ调制器。
17.根据权利要求14所述的电子设备，
其中ΔΣ调制器是多位ΔΣ调制器。
18.根据权利要求14所述的电子设备，
其中分离器使用D-触发器来构成。
19.根据权利要求14所述的电子设备，
其中分离器使用RS-触发器来构成。
20.根据权利要求19所述的电子设备，
其中偶数数字值和奇数数字值被合成并通过数字模拟转换单元被反馈到输入侧。
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