JP6205215B2

JP6205215B2 - 撮像装置

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Inventors: 義雄萩原
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Description

本発明は、撮像装置に関する。

アナログ信号をデジタル信号に変換するAD変換方式として、(1)逐次比較AD変換方式、(2)シングルスロープAD変換方式、(3)サイクリックAD変換方式、(4)ΔΣAD変換方式、等が提案されている。

特許文献1には、サイクリックAD変換方式を用いた巡回型AD変換回路として、増幅度β（1＜β＜2）の値を正確に推定することが可能な巡回型AD変換回路の構成が示されている。図8は、特許文献1の巡回型AD変換回路を用いたAD変換の一例を示している。AD変換対象のアナログ信号Vinは、0＜Vin＜Vfsの範囲の信号である。巡回型AD変換回路は比較器を有し、アナログ信号Vinと閾値Vthとを比較して比較結果に応じたデジタル値（0または1）を生成する。

アナログ信号Vinは閾値Vthよりも小さいため、デジタル値0が生成される。巡回型AD変換回路は、アナログ信号Vinに増幅度βを乗じてアナログ信号Vinを増幅し、さらに、デジタル値0に応じた演算を実行して残差信号Vres(1)を出力する。アナログ信号Vinと閾値Vthとの比較により生成されたデジタル値0が、アナログ信号Vinに対応するデジタル値の最上位ビットの値となる。

続いて、巡回型AD変換回路は、残差信号Vres(1)に対して上記と同様の処理を行う。具体的には、巡回型AD変換回路は残差信号Vres(1)と閾値Vthとを比較する。残差信号Vres(1)は閾値Vthよりも大きいため、デジタル値1が生成される。巡回型AD変換回路は、残差信号Vres(1)に増幅度βを乗じて残差信号Vres(1)を増幅し、さらに、デジタル値1に応じた演算を実行して残差信号Vres(2)を出力する。残差信号Vres(1)と閾値Vthとの比較により生成されたデジタル値1が、アナログ信号Vinに対応するデジタル値の最上位ビットの次のビットの値となる。

続いて、巡回型AD変換回路は、残差信号Vres(2)に対して上記と同様の処理を行い、デジタル値0および残差信号Vres(3)を生成する。これ以降も、巡回型AD変換回路は同様の処理を繰り返し、必要なビット数のデジタル値と、残差信号とを生成する。図8では、残差信号Vres(3)、それに対応するデジタル値0、残差信号Vres(4)、それに対応するデジタル値1がそれぞれ生成される様子が示されている。

上記の処理により、巡回型AD変換回路はデジタル値列（01001）を取得する。このデジタル値列は、増幅度βを基数とするβ進デジタル値列である。最後に、巡回型AD変換回路は、β進デジタル値列を2進デジタル値列に変換する。

製造条件のばらつき等により、増幅度βの値が設計値からずれることでAD変換精度の低下（例えば、ミスコード）が発生する問題がある。このため、特許文献1の巡回型AD変換回路は、増幅度βの値を正確に推定し、推定した増幅度βの値を用いてβ進デジタル値列を2進デジタル値列に変換する。

特開2013-70255号公報

特許文献1の巡回型AD変換回路は、増幅度βの値を推定することで、増幅度βの値が設計値と大きく異なる場合でも、アナログ信号Vinを2進デジタル値列に高精度に変換することができる。しかし、特許文献1の巡回型AD変換回路を撮像装置に適用する場合、以下の問題がある。

特許文献1の巡回型AD変換回路では、増幅度βの値を推定するための回路およびβ進デジタル値列を2進デジタル値列に変換する回路の規模が大きい。このため、撮像部に行列状に配置された画素の列に対応して設けられた、ピッチの狭いカラム部に巡回型AD変換回路を配置することが難しい。

本発明は、上述した課題に鑑みてなされたものであって、巡回型AD変換回路が配置された撮像装置を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、行列状に配置された複数の画素を有し、前記複数の画素のうち垂直方向に並ぶ画素に接続された垂直信号線を介して画素信号を出力する撮像部と、巡回型のAD変換を行う演算部であって、第1のアナログ信号の大きさと閾値とを比較して比較結果に応じたデジタル値を生成する比較部、前記第1のアナログ信号に増幅度β（1＜β＜2）を乗じて前記第1のアナログ信号を増幅するとともに前記デジタル値に応じた演算を実行して第2のアナログ信号を出力する増幅部、複数の前記デジタル値を含む第1のデジタル値列の最上位ビットを演算するときは前記画素信号およびβ推定信号の一方を前記第1のアナログ信号として出力し、かつ前記第1のデジタル値列の最上位ビット以外のビットを演算するときは前記第2のアナログ信号を前記第1のアナログ信号として出力する切換え部、を有し、前記第1のデジタル値列を出力する複数の演算部と、前記第1のデジタル値列を保持するラッチ部と、前記増幅度βの値を推定するための前記β推定信号を出力するβ推定信号出力部と、前記β推定信号が前記第1のアナログ信号として出力された場合に前記第1のデジタル値列に基づいて前記増幅度βの値を推定するβ推定部と、前記第1のデジタル値列および推定された前記増幅度βの値に基づいて、2進数である第2のデジタル値列を取得する2進化部と、を備え、前記演算部は前記複数の画素の配列の1列または複数列に対応して配置され、前記β推定信号出力部は前記複数の演算部のうちの複数個に対応して配置され、前記β推定部は前記複数の演算部のうちの複数個に対応して配置され、前記2進化部は前記複数の演算部のうちの複数個に対応して配置されていることを特徴とする撮像装置である。

また、本発明は、行列状に配置された複数の画素を有し、前記複数の画素のうち垂直方向に並ぶ画素に接続された垂直信号線を介して画素信号を出力する撮像部と、巡回型のAD変換を行う第1の演算部であって、第1のアナログ信号の大きさと第1の閾値とを比較して比較結果に応じた第1のデジタル値を生成する第1の比較部、前記第1のアナログ信号に第1の増幅度β1（1＜β1＜2）を乗じて前記第1のアナログ信号を増幅するとともに前記第1のデジタル値に応じた演算を実行して第2のアナログ信号を出力する第1の増幅部、複数の前記第1のデジタル値を含む第1のデジタル値列の最上位ビットを演算するときは前記画素信号および第1のβ推定信号の一方を前記第1のアナログ信号として出力し、かつ前記第1のデジタル値列の最上位ビット以外のビットを演算するときは前記第2のアナログ信号を前記第1のアナログ信号として出力する第1の切換え部、を有し、前記第1のデジタル値列および前記第2のアナログ信号を出力する複数の第1の演算部と、巡回型のAD変換を行う第2の演算部であって、第3のアナログ信号の大きさと第2の閾値とを比較して比較結果に応じた第2のデジタル値を生成する第2の比較部、前記第3のアナログ信号に第2の増幅度β2（1＜β2＜2）を乗じて前記第3のアナログ信号を増幅するとともに前記第2のデジタル値に応じた演算を実行して第4のアナログ信号を出力する第2の増幅部、複数の前記第2のデジタル値を含む第2のデジタル値列の最上位ビットを演算するときは前記第2のアナログ信号および第2のβ推定信号の一方を前記第3のアナログ信号として出力し、かつ前記第2のデジタル値列の最上位ビット以外のビットを演算するときは前記第4のアナログ信号を前記第3のアナログ信号として出力する第2の切換え部、を有し、前記第2のデジタル値列を出力する複数の第2の演算部と、前記第1のデジタル値列および前記第2のデジタル値列を保持するラッチ部と、前記第1の増幅度β1の値を推定するための前記第1のβ推定信号および前記第2の増幅度β2の値を推定するための前記第2のβ推定信号を出力するβ推定信号出力部と、前記第1のβ推定信号が前記第1のアナログ信号として出力された場合に前記第1のデジタル値列に基づいて前記第1の増幅度β1の値を推定し、前記第2のβ推定信号が前記第3のアナログ信号として
出力された場合に前記第2のデジタル値列に基づいて前記第2の増幅度β2の値を推定するβ推定部と、前記第1のデジタル値列および推定された前記第1の増幅度β1の値と、前記第2のデジタル値列および推定された前記第2の増幅度β2の値とに基づいて、2進数である第3のデジタル値列を取得する2進化部と、を備え、前記第1の演算部は前記複数の画素の配列の1列または複数列に対応して配置され、前記第2の演算部は前記複数の画素の配列の1列または複数列に対応して配置され、前記β推定信号出力部は前記複数の第2の演算部のうちの複数個に対応して配置され、前記β推定部は前記複数の第2の演算部のうちの複数個に対応して配置され、前記2進化部は前記複数の第2の演算部のうちの複数個に対応して配置されていることを特徴とする撮像装置である。

また、本発明の撮像装置において、前記画素信号に対応する前記第2のデジタル値列を取得する場合、前記β推定部は、同一の前記β推定信号に対応する2系列の前記第1のデジタル値列に基づいて、前記複数の演算部のうちの所定の前記演算部に対応する前記増幅度βの値を推定し、推定された前記増幅度βの値に基づいて近似β値を算出し、前記2進化部は、前記複数の演算部のうちの複数個のそれぞれから出力された前記第1のデジタル値列および前記近似β値に基づいて、前記複数の演算部のうちの複数個のそれぞれに対応する前記第2のデジタル値列を取得することを特徴とする。

また、本発明の撮像装置において、前記複数の演算部は、各々のグループが所定の数の前記演算部を含むように複数のグループに分かれ、前記β推定部は、前記グループ内の所定の前記演算部に対応する、推定された前記増幅度βの値に基づいて、前記グループに対応する前記近似β値を算出することを特徴とする。

また、本発明の撮像装置において、前記画素信号に対応する前記第3のデジタル値列を取得する場合、前記β推定部は、同一の前記第1のβ推定信号に対応する2系列の前記第1のデジタル値列に基づいて、前記複数の第1の演算部のうちの所定の前記第1の演算部に対応する前記第1の増幅度β1の値を推定し、推定された前記第1の増幅度β1の値に基づいて第1の近似β値を算出し、同一の前記第2のβ推定信号に対応する2系列の前記第2のデジタル値列に基づいて、前記複数の第2の演算部のうちの所定の前記第2の演算部に対応する前記第2の増幅度β2の値を推定し、推定された前記第2の増幅度β2の値に基づいて第2の近似β値を算出し、前記2進化部は、前記複数の第1の演算部のうちの複数個のそれぞれから出力された前記第1のデジタル値列および前記第1の近似β値と、前記複数の第2の演算部のうちの複数個のそれぞれから出力された前記第2のデジタル値列および前記第2の近似β値とに基づいて、前記複数の第1の演算部のうちの複数個のそれぞれおよび前記複数の第2の演算部のうちの複数個のそれぞれの組合せに対応する前記第3のデジタル値列を取得することを特徴とする。

また、本発明の撮像装置において、前記複数の第1の演算部および前記複数の第2の演算部は、各々のグループが所定の数の前記第1の演算部および所定の数の前記第2の演算部を含むように複数のグループに分かれ、前記β推定部は、前記グループ内の所定の前記第1の演算部に対応する、推定された前記第1の増幅度β1の値に基づいて、前記グループに対応する前記第1の近似β値を算出し、前記β推定部は、前記グループ内の所定の前記第2の演算部に対応する、推定された前記第2の増幅度β2の値に基づいて、前記グループに対応する前記第2の近似β値を算出することを特徴とする。

本発明の撮像装置では、演算部は複数の画素の配列の1列または複数列に対応して配置され、β推定信号出力部は複数の演算部のうちの複数個に対応して配置され、β推定部は複数の演算部のうちの複数個に対応して配置され、2進化部は複数の演算部のうちの複数個に対応して配置されている。β推定信号出力部、β推定部、2進化部は複数の演算部のうちの複数個に対応して配置されているので、これらの回路は、複数の画素の配列の複数列に対応して配置されている。例えば、これらの回路に対して、複数の画素の配列の複数列分の領域を割り当ててもよい。このため、巡回型AD変換回路を構成する要素の回路規模が大きい場合でも、巡回型AD変換回路が配置された撮像装置を構成することができる。

また、本発明の撮像装置では、第1の演算部は複数の画素の配列の1列または複数列に対応して配置され、第2の演算部は複数の画素の配列の1列または複数列に対応して配置され、β推定信号出力部は複数の第2の演算部のうちの複数個に対応して配置され、β推定部は複数の第2の演算部のうちの複数個に対応して配置され、2進化部は複数の第2の演算部のうちの複数個に対応して配置されている。β推定信号出力部、β推定部、2進化部は複数の第2の演算部のうちの複数個に対応して配置されているので、これらの回路は、複数の画素の配列の複数列に対応して配置されている。例えば、これらの回路に対して、複数の画素の配列の複数列分の領域を割り当ててもよい。このため、巡回型AD変換回路を構成する要素の回路規模が大きい場合でも、巡回型AD変換回路が配置された撮像装置を構成することができる。

本発明の第1の実施形態に係る撮像装置の構成を示すブロック図である。本発明の第1の実施形態に係る撮像装置が有する列AD変換部の構成を示すブロック図である。本発明の第1の実施形態に係る撮像装置が行うAD変換および2進化に係る処理の流れを示すフローチャートである。本発明の第2の実施形態に係る撮像装置の構成を示すブロック図である。本発明の第2の実施形態に係る撮像装置が有する第1の演算部の構成を示すブロック図である。本発明の第2の実施形態に係る撮像装置が有する第2の演算部の構成を示すブロック図である。本発明の第2の実施形態に係る撮像装置が行うAD変換および2進化に係る処理の流れを示すフローチャートである。巡回型AD変換回路によるAD変換の様子を示す参考図である。

以下、図面を参照し、本発明の実施形態を説明する。

（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る撮像装置の構成の一例を示している。図1に示す撮像装置1aは、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、β推定信号出力部18、カラム処理部15、水平選択部14、出力部17、制御部20を有する。

撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する画素である単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、撮像部2から読み出された画素信号にアナログ的な処理を施す。β推定信号出力部18は、増幅度β（1＜β＜2）の値を推定するためのβ推定信号を出力する。

カラム処理部15は、アナログ部6によって処理された画素信号をAD変換する列AD変換部16aを有する。水平選択部14は、AD変換されたデジタルデータを水平信号線に読み出す。出力部17は、水平信号線に読み出されたデジタルデータに基づく2進数データを出力する。制御部20は各部を制御する。

図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置される。図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。

以下では、各部のより詳細な説明を行う。撮像部2では、単位画素3が4行6列分だけ2次元に配置されている。また、この4行6列の画素配列に対して行毎に行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列毎に垂直信号線13が配線されている。すなわち、撮像部2は、行列状に配置された複数の単位画素3を有し、複数の単位画素3のうち垂直方向に並ぶ単位画素3に接続された垂直信号線13を介して画素信号を出力する。

読出電流源部5は、例えばNMOSトランジスタで構成されている。読出電流源部5を構成するNMOSトランジスタのドレイン端子には撮像部2からの垂直信号線13が接続され、制御端子には適宜所望の電圧が印加され、ソース端子はGNDに接続される。これにより、単位画素3から画素信号が電圧モードで読み出される。電流源としてNMOSトランジスタを用いた場合で説明しているがこれに限る必要はない。

アナログ部6は、詳細な説明は省略するが、垂直信号線13を介して入力された電圧モードの画素信号に対して、画素のリセット直後の信号レベル（リセットレベル）と真の信号レベルとの差分をとる処理（=CDS：Correlated Double Sampling）を行う。これにより、画素毎の固定なバラツキであるFPN（=Fixed Pattern Noise：固定パターンノイズ）や、リセットノイズといわれるノイズ成分が取り除かれる。リセットレベルの2進デジタル値列と信号レベルの2進デジタル値列との減算を行うことにより、デジタル領域でCDS処理を行っても良い。

β推定信号出力部18は、増幅度βの値を推定するために、後述する列AD変換部16aの比較部に入力される閾値の大きさと略等しい電圧値を有するβ推定信号を生成し、出力する。β推定信号は、その電圧値が供給される列AD変換部16aにおいて、最上位ビット（MSB）が0であるβ進デジタル値列と、最上位ビットが1であるβ進デジタル値列との2系列のβ進デジタル値列を取得できる値である。

カラム処理部15は、例えば撮像部2の画素配列の列毎、即ち垂直信号線13毎に設けられた列AD変換部16aを有する。列AD変換部16aは、撮像部2の各単位画素3から列毎に垂直信号線13を介して読み出されるアナログの画素信号またはβ推定信号に対して巡回型のAD変換を行い、画素信号またはβ推定信号に対応する第1のデジタル値列であるβ進デジタル値列を出力する。列AD変換部16aは、撮像部2の画素配列の1列に対応したカラム部に配置されている。

本実施形態のカラム処理部15は、第1の回路ブロックと第2の回路ブロックに分かれている。第1の回路ブロックは、奇数列に配置されている列AD変換部16aで構成されている。第2の回路ブロックは、偶数列に配置されている列AD変換部16aで構成されている。カラム処理部15は、β推定信号出力部18および出力部17と共に、撮像部2の選択された行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段を構成している。

水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16aの列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16aから出力されたβ進デジタル値列は順に水平信号線に読み出される。

出力部17は、β推定信号が出力された場合にβ進デジタル値列に基づいて増幅度βの値を推定するβ推定部170と、β進デジタル値列および推定された増幅度βの値に基づいて、第2のデジタル値列（2進数）である2進デジタル値列を取得する2進化部171と、を有し、2進デジタル値列を出力する。また、出力部17は、例えば補正処理機能等を内蔵しても構わない。さらに、出力部17がnビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。出力部17の機能をハードウェアとして実現しても良いし、ソフトウェアとして実現しても良いし、ハードウェアおよびソフトウェアの組合せで実現しても良い。

制御部20は、垂直選択部12、水平選択部14、カラム処理部15、出力部17、β推定信号出力部18などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG（=Timing Generator：タイミングジェネレータ）の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。

次に、列AD変換部16aの構成の詳細について説明する。列AD変換部16aは撮像部2の画素配列の1列に対応して配置されている。図1では6個の列AD変換部16aが配置されている。各列の列AD変換部16aは同一に構成されている。図2は列AD変換部16aの構成の一例を示している。列AD変換部16aは、比較部101、増幅部102、切換え部103を有する演算部100と、ラッチ部104とを有する。演算部100の構成は、参考文献（特開2013-70255号公報）に記載されているAD変換器の構成と略同様である。

比較部101は、第1のアナログ信号（サンプリング信号Vs）の大きさと閾値Vthとを比較して比較結果に応じたデジタル値Qoutを生成する。増幅部102は、第1のアナログ信号（サンプリング信号Vs）に増幅度β（1＜β＜2）を乗じて第1のアナログ信号（サンプリング信号Vs）を増幅するとともに、デジタル値Qoutに応じた演算を実行して第2のアナログ信号（残差信号Vres）を出力する。切換え部103は、複数のデジタル値Qoutを含む第1のデジタル値列（β進デジタル値列）の最上位ビットを演算するときは画素信号Pixelおよびβ推定信号の一方を第1のアナログ信号として出力し、かつ第1のデジタル値列（β進デジタル値列）の最上位ビット以外のビットを演算するときは第2のアナログ信号（残差信号Vres）を第1のアナログ信号として出力する。演算部100は、これらの構成により巡回型のAD変換を行い、第1のデジタル値列（β進デジタル値列）を出力する。ラッチ部104は、第1のデジタル値列（β進デジタル値列）を保持する。

以下では、列AD変換部16aの構成の詳細について説明する。比較部101は、比較回路COMP1およびスイッチSW3を有する。比較回路COMP1は、増幅部102から出力される第1のアナログ信号であるサンプリング信号Vsの大きさと閾値Vthとを比較して比較結果に応じたデジタル値Qoutを生成する。例えば、比較回路COMP1は、サンプリング信号Vsが閾値Vthよりも大きい場合、デジタル値Qoutとして“1”を出力し、サンプリング信号Vsが閾値Vthよりも小さい場合、デジタル値Qoutとして“0”を出力する。

スイッチSW3は、比較回路COMP1から出力されたデジタル値Qoutと、所定のデジタル値Qmsb（“0”または“1”）との一方を出力する。具体的には、スイッチSW3は、画素信号Pixelに対応する第1のデジタル値列（β進デジタル値列）を演算するときはデジタル値Qoutを出力する。また、スイッチSW3は、増幅度βの値を推定するためのβ推定信号に対応する第1のデジタル値列（β進デジタル値列）の最上位ビットを演算するときはデジタル値Qmsbを出力する。また、スイッチSW3は、増幅度βの値を推定するためのβ推定信号に対応する第1のデジタル値列（β進デジタル値列）の最上位ビット以外のビットを演算するときはデジタル値Qoutを出力する。スイッチSW3の状態は、制御部20からの制御信号SEL3に基づいて制御される。

増幅部102は、S/H回路SH1（サンプルホールド回路）、増幅回路M1（乗算型デジタルアナログ変換部（Multiplying Digital-Analog Converter）：MDAC）を有する。S/H回路SH1は、切換え部103から出力された第1のアナログ信号をサンプルホールドし、サンプリング信号Vsを出力する。増幅回路M1は、S/H回路SH1から出力されたサンプリング信号Vsに増幅度βを乗じてサンプリング信号Vsを増幅し、スイッチSW3から出力されたデジタル値Qoutまたはデジタル値Qmsbに応じた演算を実行して、第2のアナログ信号である残差信号Vresを出力する。

サンプリング信号Vsと残差信号Vresの電圧は、以下の(1-1)式の関係を満たす。
Vres＝βVs±(β-1)Vref ・・・(1-1)

(1-1)式は、参考文献（特開2013-70255号公報）における(10)式に相当する。(1-1)式におけるVrefは基準信号の電圧である。スイッチSW3から出力されたデジタル値Qoutまたはデジタル値Qmsbに応じて、+Vrefまたは-Vrefが選択される。したがって、増幅回路M1が実行する、デジタル値Qoutまたはデジタル値Qmsbに応じた演算は、増幅度βの値と基準信号の電圧とに応じた電圧の加算または減算である。

切換え部103は、スイッチSW1，SW2を有する。スイッチSW1は、画素信号Pixelおよびβ推定信号の一方を出力する。具体的には、スイッチSW1は、画素信号Pixelに対応する第1のデジタル値列（β進デジタル値列）を演算するときは画素信号Pixelを出力する。また、スイッチSW1は、β推定信号に対応する第1のデジタル値列（β進デジタル値列）を演算するときはβ推定信号を出力する。スイッチSW1の状態は、制御部20からの制御信号SEL1に基づいて制御される。

スイッチSW2は、切換え部103から出力された信号と、増幅回路M1から出力された残差信号Vresとの一方を第1のアナログ信号として出力する。具体的には、スイッチSW2は、画素信号Pixelまたはβ推定信号に対応する第1のデジタル値列（β進デジタル値列）の最上位ビットを演算するときは、スイッチSW1から出力された画素信号Pixelまたはβ推定信号を第1のアナログ信号として出力する。また、スイッチSW2は、画素信号Pixelまたはβ推定信号に対応する第1のデジタル値列（β進デジタル値列）の最上位ビット以外のビットを演算するときは、増幅回路M1から出力された残差信号Vresを第1のアナログ信号として出力する。スイッチSW2の状態は、制御部20からの制御信号SEL2に基づいて制御される。

ラッチ部104は、スイッチSW3から出力されたデジタル値Qout，Qmsbを含む第1のデジタル値列（β進デジタル値列）を保持する。具体的には、ラッチ部104は、画素信号Pixelに対応する第1のデジタル値列（β進デジタル値列）を演算するときは、スイッチSW3から出力された複数のデジタル値Qoutを含む第1のデジタル値列（β進デジタル値列）を保持する。また、ラッチ部104は、β推定信号に対応する第1のデジタル値列（β進デジタル値列）を演算するときは、スイッチSW3から出力されたデジタル値Qmsbを最上位ビットとして含み、スイッチSW3から出力された複数のデジタル値Qoutを最上位ビット以外のビットとして含む第1のデジタル値列（β進デジタル値列）を保持する。ラッチ部104が第1のデジタル値列（β進デジタル値列）を保持する動作は、制御部20からの制御信号LATに基づいて制御される。ラッチ部104が保持した第1のデジタル値列（β進デジタル値列）はデジタル信号Doutとして出力される。

第1のデジタル値列であるβ進デジタル値列のビット数Nは、β進デジタル値列を第2のデジタル値列である2進デジタル値列に変換したときに所望の分解能（例えば、14bit）以上のビット数が得られるようなビット数である。また、ビット数Nは、増幅度βの値に応じて決まる値である。増幅度βの値が小さくなるほど、所望の分解能を得るために必要なビット数は増加する。また、ラッチ部104が保持できるデジタル値は、少なくとも増幅度βの値を推定するのに必要なビット数以上のデジタル値である。

本実施形態では、列AD変換部16aに入力される画素信号Pixelは、アナログ部6によってCDS処理が行われた後の信号であるが、列AD変換部16aに入力される画素信号Pixelは、単位画素3から読み出されたリセットレベルまたは信号レベルの信号であっても良い。

本実施形態では、撮像部2の画素配列の1列に対応して1個の列AD変換部16aが配置されているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、撮像部2の画素配列の複数列に対応して1個の列AD変換部16aが配置され、この1個の列AD変換部16aを撮像部2の画素配列の複数列間で時分割にて使用する構成をとることも可能である。したがって、列AD変換部16aに含まれる演算部100は複数の画素の配列の1列または複数列に対応して配置されていれば良い。

本実施形態では、6個の演算部100に対して1個のβ推定信号出力部18が配置されているが、複数個のβ推定信号出力部18が配置されていても良い。複数個のβ推定信号出力部18が配置される場合、それぞれのβ推定信号出力部18が、列AD変換部16aに含まれる複数の演算部100のうちの複数個に対応して配置されていれば良い。

本実施形態では、6個の演算部100に対して1個のβ推定部170が配置されているが、複数個のβ推定部170が配置されていても良い。複数個のβ推定部170が配置される場合、それぞれのβ推定部170が、列AD変換部16aに含まれる複数の演算部100のうちの複数個に対応して配置されていれば良い。

本実施形態では、6個の演算部100に対して1個の2進化部171が配置されているが、複数個の2進化部171が配置されていても良い。複数個の2進化部171が配置される場合、それぞれの2進化部171が、列AD変換部16aに含まれる複数の演算部100のうちの複数個に対応して配置されていれば良い。

本実施形態では、β推定部170および2進化部171は、撮像部2の画素配列の1列に対応したカラム部が配置された領域（カラム領域）の外に配置されているが、β推定部170および2進化部171がカラム領域の中に配置されていても良い。その場合も、カラム領域において、列AD変換部16aに含まれる複数の演算部100のうちの複数個に対応してβ推定部170および2進化部171が配置されていれば良い。また、β推定部170および2進化部171の一方がカラム領域の中に配置され、他方がカラム領域の外に配置されていても良い。

次に、AD変換および2進化に係る処理の流れを説明する。図3は、AD変換および2進化に係る処理の流れを示している。

＜ステップS100＞
まず、増幅度βの値が推定される。参考文献（特開2013-70255号公報）に記載されているように、増幅度βの値の推定は、β推定信号を用いて、最上位ビットが“0”であるβ進デジタル値列と、最上位ビットが“1”であるβ進デジタル値列との2系列のβ進デジタル値列を取得し、取得した2系列のβ進デジタル値列の差分が最小となる増幅度βの値を探すことにより行われる。

具体的には以下の処理が行われる。演算部100は、同一のβ推定信号に対応する2系列のβ進デジタル値列を取得する。β推定信号は、例えば比較回路COMP1の閾値Vthの大きさと略等しい電圧値を有する信号である。増幅度βの値の推定を行っている間、スイッチSW1はβ推定信号を出力する。

スイッチSW2は、最上位ビットを演算するときは、スイッチSW1から出力されたβ推定信号を第1のアナログ信号として出力する。また、スイッチSW2は、最上位ビット以外のビットを演算するときは、増幅回路M1から出力された残差信号Vresを第1のアナログ信号として出力する。

比較回路COMP1は、S/H回路SH1から出力されるサンプリング信号Vsの大きさと閾値Vthとを比較して比較結果に応じたデジタル値Qoutを生成する。スイッチSW3は、最上位ビットを演算するときはデジタル値Qmsbを出力する。デジタル値Qmsbは、最上位ビットが“0”であるβ進デジタル値列を取得するときは“0”である。また、デジタル値Qmsbは、最上位ビットが“1”であるβ進デジタル値列を取得するときは“1”である。スイッチSW3は、最上位ビット以外のビットを演算するときはデジタル値Qoutを出力する。

増幅回路M1は、S/H回路SH1から出力されたサンプリング信号Vsに増幅度βを乗じてサンプリング信号Vsを増幅する。さらに、増幅回路M1は、最上位ビットを演算するときは、スイッチSW3から出力されたデジタル値Qmsbに応じた演算を実行し、最上位ビット以外のビットを演算するときは、スイッチSW3から出力されたデジタル値Qoutに応じた演算を実行して、残差信号Vresを出力する。

比較部101は、2系列のβ進デジタル値列の一方を構成するデジタル値を順次出力した後、2系列のβ進デジタル値列の他方を構成するデジタル値を順次出力する。ラッチ部104は、2系列のβ進デジタル値列を保持し、デジタル信号Doutとして出力する。2系列のβ進デジタル値列の最上位ビットはデジタル値Qmsbであり、2系列のβ進デジタル値列の最上位ビット以外のビットはデジタル値Qoutである。

β推定部170は、ラッチ部104から出力された2系列のβ進デジタル値列に基づいて増幅度βの値を推定する。具体的には、β推定部170は、以下の(1-2)式にβを順次代入して値e(β)を求め、値e(β)の絶対値が最小となるβの値を求める。(1-2)式において、b_1iは、最上位ビットが“1”であるβ進デジタル値列の各ビットの値であり、b_0iは、最上位ビットが“0”であるβ進デジタル値列の各ビットの値である。

β推定部170は、6個の演算部100のそれぞれで演算された2系列のβ進デジタル値列に基づいて上記の処理を行うことにより、6個の演算部100のそれぞれに対応する増幅度β₁〜β₆の値を推定する。

＜ステップS110＞
増幅度βの値が推定された後、複数の増幅度βの値を近似する近似β値が算出される。具体的には以下の処理が行われる。β推定部170は、6個の演算部100のそれぞれに対応する、推定された増幅度β₁〜β₆の値に基づいて近似β値を算出する。本実施形態では、6個の演算部100は、各々のグループが2個以上の演算部100を含むように複数のグループ（第1の回路ブロックと第2の回路ブロック）に分かれている。β推定部170は、グループ内の2個以上の演算部100のそれぞれに対応する、推定された増幅度βの値に基づいて、そのグループに対応する近似β値を算出する。つまり、β推定部170は、グループ毎に近似β値を算出する。具体的には、β推定部170は、第1の回路ブロックに含まれる3個の演算部100に対応する増幅度β₁，β₃，β₅の値に基づいて、第1の回路ブロックに対応する近似β値β(1)を算出するとともに、第2の回路ブロックに含まれる3個の演算部100に対応する増幅度β₂，β₄，β₆の値に基づいて、第2の回路ブロックに対応する近似β値β(2)を算出する。

例えば、β推定部170は、以下の(1-3)式および(1-4)式が示す演算を行うことにより、近似β値β(1)，β(2)を算出する。本例では、近似β値β(1)，β(2)は、推定された複数の増幅度βの値の平均値である。

重みが付加されない平均値として近似β値β(1)，β(2)が算出される場合、(1-3)式の係数（α₁，α₃，α₅）は以下の(1-5)式で表され、(1-4)式の係数（α₂，α₄，α₆）は以下の(1-6)式で表される。
（α₁，α₃，α₅）＝（1/3，1/3，1/3）・・・(1-5)
（α₂，α₄，α₆）＝（1/3，1/3，1/3）・・・(1-6)

上記は一例であり、これに限らない。例えば、(1-5)式の代わりに以下の(1-7)式を用い、(1-6)式の代わりに以下の(1-8)式を用いても良い。その場合、増幅度β₃，β₄の値のみ推定しても良い。
（α₁，α₃，α₅）＝（0，1，0）・・・(1-7)
（α₂，α₄，α₆）＝（0，1，0）・・・(1-8)

＜ステップS120＞
近似β値が算出された後、画素信号Pixelに対応するβ進デジタル値列が取得される。具体的には以下の処理が行われる。画素信号Pixelに対応するβ進デジタル値列の取得を行っている間、スイッチSW1は画素信号Pixelを出力する。

スイッチSW2は、最上位ビットを演算するときは、スイッチSW1から出力された画素信号Pixelを第1のアナログ信号として出力する。また、スイッチSW2は、最上位ビット以外のビットを演算するときは、増幅回路M1から出力された残差信号Vresを第1のアナログ信号として出力する。

比較回路COMP1は、S/H回路SH1から出力されるサンプリング信号Vsの大きさと閾値Vthとを比較して比較結果に応じたデジタル値Qoutを生成する。スイッチSW3は、デジタル値Qoutを出力する。

増幅回路M1は、S/H回路SH1から出力されたサンプリング信号Vsに増幅度βを乗じてサンプリング信号Vsを増幅する。さらに、増幅回路M1は、スイッチSW3から出力されたデジタル値Qoutに応じた演算を実行して、残差信号Vresを出力する。

比較部101は、β進デジタル値列を構成するデジタル値Qoutを順次出力する。ラッチ部104は、β進デジタル値列を保持し、デジタル信号Doutとして出力する。β進デジタル値列の最上位ビットは、画素信号Pixelの大きさと閾値Vthとの比較結果に応じたデジタル値Qoutであり、β進デジタル値列の最上位ビット以外のビットは、残差信号Vresの大きさと閾値Vthとの比較結果に応じたデジタル値Qoutである。

＜ステップS130＞
画素信号Pixelに対応するβ進デジタル値列が取得された後、画素信号Pixelに対応する2進デジタル値列が取得される。このとき、β進デジタル値列が、近似β値を基数とする近似β進デジタル値列であるとみなされて処理が行われる。具体的には以下の処理が行われる。2進化部171は、6個の演算部100のうちの複数個のそれぞれから出力されたβ進デジタル値列および近似β値に基づいて、6個の演算部100のうちの複数個のそれぞれに対応する2進デジタル値列を取得する。

具体的には、2進化部171は、第1の回路ブロックに含まれる演算部100のそれぞれから出力されたβ進デジタル値列と、第1の回路ブロックに対応する近似β値β(1)とに基づいて、第1の回路ブロックに含まれる演算部100のそれぞれに対応する2進デジタル値列を取得する。第1の回路ブロックには3個の演算部100が含まれるので、3系列の2進デジタル値列が取得される。

また、2進化部171は、第2の回路ブロックに含まれる演算部100のそれぞれから出力されたβ進デジタル値列と、第2の回路ブロックに対応する近似β値β(2)とに基づいて、第2の回路ブロックに含まれる演算部100のそれぞれに対応する2進デジタル値列を取得する。第2の回路ブロックには3個の演算部100が含まれるので、3系列の2進デジタル値列が取得される。したがって、6個の演算部100のそれぞれが取得した6系列のβ進デジタル値列に対応する6系列の2進デジタル値列が取得される。

上記の処理により、撮像部2の画素配列の1行分の単位画素3から出力された画素信号に対応する2進デジタル値列が取得される。行毎に画素信号が順次読み出される動作に追随してステップS120およびステップS130の処理を行うことにより、撮像部2の全ての単位画素3から出力された画素信号に対応する2進デジタル値列を取得することができる。

本実施形態によれば、行列状に配置された複数の画素（単位画素3）を有し、複数の画素（単位画素3）のうち垂直方向に並ぶ画素（単位画素3）に接続された垂直信号線13を介して画素信号を出力する撮像部2と、巡回型のAD変換を行う演算部100であって、第1のアナログ信号（サンプリング信号Vs）の大きさと閾値Vthとを比較して比較結果に応じたデジタル値Qoutを生成する比較部101、第1のアナログ信号（サンプリング信号Vs）に増幅度β（1＜β＜2）を乗じて第1のアナログ信号（サンプリング信号Vs）を増幅するとともに、デジタル値Qoutに応じた演算を実行して第2のアナログ信号（残差信号Vres）を出力する増幅部102、複数のデジタル値Qoutを含む第1のデジタル値列（β進デジタル値列）の最上位ビットを演算するときは画素信号およびβ推定信号の一方を第1のアナログ信号として出力し、かつ第1のデジタル値列（β進デジタル値列）の最上位ビット以外のビットを演算するときは第2のアナログ信号（残差信号Vres）を第1のアナログ信号として出力する切換え部103、を有し、第1のデジタル値列（β進デジタル値列）を出力する複数の演算部100と、第1のデジタル値列（β進デジタル値列）を保持するラッチ部104と、増幅度βの値を推定するためのβ推定信号を出力するβ推定信号出力部18と、β推定信号が第1のアナログ信号として出力された場合に第1のデジタル値列（β進デジタル値列）に基づいて増幅度βの値を推定するβ推定部170と、第1のデジタル値列（β進デジタル値列）および推定された増幅度βの値に基づいて、2進数である第2のデジタル値列（2進デジタル値列）を取得する2進化部171と、を備え、演算部100は複数の画素（単位画素3）の配列の1列または複数列に対応して配置され、β推定信号出力部18は複数の演算部100のうちの複数個に対応して配置され、β推定部170は複数の演算部100のうちの複数個に対応して配置され、2進化部171は複数の演算部100のうちの複数個に対応して配置されていることを特徴とする撮像装置1aが構成される。

β推定信号出力部18、β推定部170、2進化部171は複数の演算部100のうちの複数個に対応して配置されているので、これらの回路は、複数の画素（単位画素3）の配列の複数列に対応して配置されている。例えば、これらの回路に対して、複数の画素（単位画素3）の配列の複数列分の領域を割り当ててもよい。このため、巡回型AD変換回路を構成する要素の回路規模が大きい場合でも、巡回型AD変換回路が配置された撮像装置を構成することができる。

また、本実施形態によれば、画素信号に対応する第2のデジタル値列（2進デジタル値列）を取得する場合、β推定部170は、同一のβ推定信号に対応する2系列の第1のデジタル値列（β進デジタル値列）に基づいて、所定の演算部100に対応する増幅度βの値を推定し、推定された増幅度βの値に基づいて近似β値を算出し、2進化部171は、複数の演算部100のうちの複数個のそれぞれから出力された第1のデジタル値列（β進デジタル値列）および近似β値に基づいて、複数の演算部100のうちの複数個のそれぞれに対応する第2のデジタル値列（2進デジタル値列）を取得することを特徴とする撮像装置1aが構成される。

複数の演算部100のそれぞれが取得した第1のデジタル値列（β進デジタル値列）を第2のデジタル値列（2進デジタル値列）に変換する際、複数の演算部100のそれぞれに対応する増幅度βの値を用いて変換を行うように構成された撮像装置では、回路規模が膨大となる。本実施形態のように、複数の演算部100のそれぞれに対応する増幅度βの値の近似β値（平均値等）を用いて変換を行うように構成された撮像装置では、回路規模を低減することができる。

また、本実施形態によれば、複数の演算部100は、各々のグループが所定の数の演算部100を含むように複数のグループ（第1の回路ブロック、第2の回路ブロック）に分かれ、β推定部170は、グループ内の所定の演算部100に対応する、推定された増幅度βの値に基づいて、グループに対応する近似β値を算出することを特徴とする撮像装置1aが構成される。

一般的に、撮像部を構成する画素の表面にはカラーフィルタが配置されている。カラーフィルタの配置に応じて、例えば同色のカラーフィルタを有する画素の信号を同一の演算部100のグループに出力するように構成することによって、それぞれの画素に適した近似β値を算出することができる。

（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図4は、本実施形態に係る撮像装置の構成の一例を示している。図4に示す撮像装置1bは、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、β推定信号出力部18、カラム処理部15、水平選択部14、出力部17、制御部20を有する。カラム処理部15は、アナログ部6によって処理された画素信号をAD変換する列AD変換部16bを有する。列AD変換部16b以外の構成については、図1に示す撮像装置1aの構成と略同様であるので、説明を省略する。

列AD変換部16bは複数の画素の配列の1列に対応して配置されている。図4では6個の列AD変換部16bが配置されている。各列の列AD変換部16bは同一に構成されている。列AD変換部16bは、第1の演算部100a、第2の演算部100b、ラッチ部104を有する。本実施形態では、アナログ信号に対応するNビットのβ進デジタル値列を取得する場合、第1の演算部100aが、上位ビットであるNビット目（最上位ビット）〜N-k+1ビット目のデジタル値を演算し、第2の演算部100bが、下位ビットであるN-kビット目〜1ビット目のデジタル値を演算する。

図5は第1の演算部100aの構成の一例を示している。第1の演算部100aは、第1の比較部101a、第1の増幅部102a、第1の切換え部103aを有する。第1の演算部100aの構成は、第1の実施形態における演算部100の構成と略同様である。

第1の比較部101aは、第1のアナログ信号（第1のサンプリング信号Vs1）の大きさと第1の閾値Vth1とを比較して比較結果に応じた第1のデジタル値Qout1を生成する。第1の増幅部102aは、第1のアナログ信号（第1のサンプリング信号Vs1）に第1の増幅度β1（1＜β1＜2）を乗じて第1のアナログ信号（第1のサンプリング信号Vs1）を増幅するとともに、第1のデジタル値Qout1に応じた演算を実行して第2のアナログ信号（第1の残差信号Vres1）を出力する。第1の切換え部103aは、複数の第1のデジタル値Qout1を含む第1のデジタル値列（第1のβ進デジタル値列）の最上位ビットを演算するときは画素信号Pixelおよび第1のβ推定信号の一方を第1のアナログ信号として出力し、かつ第1のデジタル値列（第1のβ進デジタル値列）の最上位ビット以外のビットを演算するときは第2のアナログ信号（第1の残差信号Vres1）を第1のアナログ信号として出力する。ラッチ部104は、第1の演算部100aから出力された第1のデジタル値列（第1のβ進デジタル値列）を保持する。

以下では、列AD変換部16bの構成の詳細について説明する。第1の比較部101aは、比較回路COMP1aおよびスイッチSW3aを有する。比較回路COMP1aは、第1の増幅部102aから出力される第1のアナログ信号である第1のサンプリング信号Vs1の大きさと第1の閾値Vth1とを比較して比較結果に応じた第1のデジタル値Qout1を生成する。例えば、比較回路COMP1aは、第1のサンプリング信号Vs1が第1の閾値Vth1よりも大きい場合、第1のデジタル値Qout1として“1”を出力し、第1のサンプリング信号Vs1が第1の閾値Vth1よりも小さい場合、第1のデジタル値Qout1として“0”を出力する。

スイッチSW3aは、比較回路COMP1aから出力された第1のデジタル値Qout1と、所定の第1のデジタル値Qmsb1（“0”または“1”）との一方を出力する。具体的には、スイッチSW3aは、画素信号Pixelに対応する第1のデジタル値列（第1のβ進デジタル値列）を演算するときは第1のデジタル値Qout1を出力する。また、スイッチSW3aは、第1の増幅度β1の値を推定するための第1のβ推定信号に対応する第1のデジタル値列（第1のβ進デジタル値列）の最上位ビットを演算するときは第1のデジタル値Qmsb1を出力する。また、スイッチSW3aは、第1の増幅度β1の値を推定するための第1のβ推定信号に対応する第1のデジタル値列（第1のβ進デジタル値列）の最上位ビット以外のビットを演算するときは第1のデジタル値Qout1を出力する。スイッチSW3aの状態は、制御部20からの制御信号SEL3aに基づいて制御される。

第1の増幅部102aは、S/H回路SH1a（サンプルホールド回路）、増幅回路M1a（乗算型デジタルアナログ変換部（Multiplying Digital-Analog Converter）：MDAC）を有する。S/H回路SH1aは、第1の切換え部103aから出力された第1のアナログ信号をサンプルホールドし、第1のサンプリング信号Vs1を出力する。増幅回路M1aは、S/H回路SH1aから出力された第1のサンプリング信号Vs1に第1の増幅度β1を乗じて第1のサンプリング信号Vs1を増幅し、スイッチSW3aから出力された第1のデジタル値Qout1または第1のデジタル値Qmsb1に応じた演算を実行して、第2のアナログ信号である第1の残差信号Vres1を出力する。第1の残差信号Vres1は、第1の切換え部103aおよび第2の演算部100bに出力される。

第1のサンプリング信号Vs1と第1の残差信号Vres1の電圧は、前述した(1-1)式と同様の関係を満たす。増幅回路M1aが実行する、第1のデジタル値Qout1または第1のデジタル値Qmsb1に応じた演算は、第1の増幅度β1の値と基準信号の電圧とに応じた電圧の加算または減算である。

第1の切換え部103aは、スイッチSW1a，SW2aを有する。スイッチSW1aは、画素信号Pixelおよび第1のβ推定信号の一方を出力する。具体的には、スイッチSW1aは、画素信号Pixelに対応する第1のデジタル値列（第1のβ進デジタル値列）を演算するときは画素信号Pixelを出力する。また、スイッチSW1aは、第1のβ推定信号に対応する第1のデジタル値列（第1のβ進デジタル値列）を演算するときは第1のβ推定信号を出力する。スイッチSW1aの状態は、制御部20からの制御信号SEL1aに基づいて制御される。

スイッチSW2aは、スイッチSW1aから出力された信号と、増幅回路M1aから出力された第1の残差信号Vres1との一方を第1のアナログ信号として出力する。具体的には、スイッチSW2aは、画素信号Pixelまたは第1のβ推定信号に対応する第1のデジタル値列（第1のβ進デジタル値列）の最上位ビットを演算するときは、スイッチSW1aから出力された画素信号Pixelまたは第1のβ推定信号を第1のアナログ信号として出力する。また、スイッチSW2aは、画素信号Pixelまたは第1のβ推定信号に対応する第1のデジタル値列（第1のβ進デジタル値列）の最上位ビット以外のビットを演算するときは、増幅回路M1aから出力された第1の残差信号Vres1を第1のアナログ信号として出力する。スイッチSW2aの状態は、制御部20からの制御信号SEL2aに基づいて制御される。

ラッチ部104は、スイッチSW3aから出力された第1のデジタル値Qout1，Qmsb1を含む第1のデジタル値列（第1のβ進デジタル値列）を保持する。具体的には、ラッチ部104は、画素信号Pixelに対応する第1のデジタル値列（第1のβ進デジタル値列）を演算するときは、スイッチSW3aから出力された複数の第1のデジタル値Qout1を含む第1のデジタル値列（第1のβ進デジタル値列）を保持する。また、ラッチ部104は、第1のβ推定信号に対応する第1のデジタル値列（第1のβ進デジタル値列）を演算するときは、スイッチSW3aから出力された第1のデジタル値Qmsb1を最上位ビットとして含み、スイッチSW3aから出力された複数の第1のデジタル値Qout1を最上位ビット以外のビットとして含む第1のデジタル値列（第1のβ進デジタル値列）を保持する。ラッチ部104が第1のデジタル値列（第1のβ進デジタル値列）を保持する動作は、制御部20からの制御信号LATに基づいて制御される。ラッチ部104が保持した第1のデジタル値列（第1のβ進デジタル値列）はデジタル信号Doutとして出力される。

図6は第2の演算部100bの構成の一例を示している。第2の演算部100bは、第2の比較部101b、第2の増幅部102b、第2の切換え部103bを有する。第2の演算部100bの構成は、第1の実施形態における演算部100の構成と略同様である。

第2の比較部101bは、第3のアナログ信号（第2のサンプリング信号Vs2）の大きさと第2の閾値Vth2とを比較して比較結果に応じた第2のデジタル値Qout2を生成する。第2の増幅部102bは、第3のアナログ信号（第2のサンプリング信号Vs2）に第2の増幅度β2（1＜β2＜2）を乗じて第3のアナログ信号（第2のサンプリング信号Vs2）を増幅するとともに、第2のデジタル値Qout2に応じた演算を実行して第4のアナログ信号（第2の残差信号Vres2）を出力する。第2の切換え部103bは、複数の第2のデジタル値Qout2を含む第2のデジタル値列（第2のβ進デジタル値列）の最上位ビットを演算するときは、第2のアナログ信号（第1の残差信号Vres1）および第2のβ推定信号の一方を第3のアナログ信号として出力し、かつ第2のデジタル値列（第2のβ進デジタル値列）の最上位ビット以外のビットを演算するときは第4のアナログ信号（第2の残差信号Vres2）を第3のアナログ信号として出力する。ラッチ部104は、第2の演算部100bから出力された第2のデジタル値列（第2のβ進デジタル値列）を保持する。

以下では、列AD変換部16bの構成の詳細について説明する。第2の比較部101bは、比較回路COMP1bおよびスイッチSW3bを有する。比較回路COMP1bは、第2の増幅部102bから出力される第3のアナログ信号である第2のサンプリング信号Vs2の大きさと第2の閾値Vth2とを比較して比較結果に応じた第2のデジタル値Qout2を生成する。例えば、比較回路COMP1bは、第2のサンプリング信号Vs2が第2の閾値Vth2よりも大きい場合、第2のデジタル値Qout2として“1”を出力し、第2のサンプリング信号Vs2が第2の閾値Vth2よりも小さい場合、第2のデジタル値Qout2として“0”を出力する。

スイッチSW3bは、比較回路COMP1bから出力された第2のデジタル値Qout2と、所定の第2のデジタル値Qmsb2（“0”または“1”）との一方を出力する。具体的には、スイッチSW3bは、画素信号Pixelに対応する第2のデジタル値列（第2のβ進デジタル値列）を演算するときは第2のデジタル値Qout2を出力する。また、スイッチSW3bは、第2の増幅度β2の値を推定するための第2のβ推定信号に対応する第2のデジタル値列（第2のβ進デジタル値列）の最上位ビットを演算するときは第2のデジタル値Qmsb2を出力する。また、スイッチSW3bは、第2の増幅度β2の値を推定するための第2のβ推定信号に対応する第2のデジタル値列（第2のβ進デジタル値列）の最上位ビット以外のビットを演算するときは第2のデジタル値Qout2を出力する。スイッチSW3bの状態は、制御部20からの制御信号SEL3bに基づいて制御される。

第2の増幅部102bは、S/H回路SH1b（サンプルホールド回路）、増幅回路M1b（乗算型デジタルアナログ変換部（Multiplying Digital-Analog Converter）：MDAC）を有する。S/H回路SH1bは、第2の切換え部103bから出力された第3のアナログ信号をサンプルホールドし、第2のサンプリング信号Vs2を出力する。増幅回路M1bは、S/H回路SH1bから出力された第2のサンプリング信号Vs2に第2の増幅度β2を乗じて第2のサンプリング信号Vs2を増幅し、スイッチSW3bから出力された第2のデジタル値Qout2または第2のデジタル値Qmsb2に応じた演算を実行して、第4のアナログ信号である第2の残差信号Vres2を出力する。

第2のサンプリング信号Vs2と第2の残差信号Vres2の電圧は、前述した(1-1)式と同様の関係を満たす。増幅回路M1bが実行する、第2のデジタル値Qout2または第2のデジタル値Qmsb2に応じた演算は、第2の増幅度β2の値と基準信号の電圧とに応じた電圧の加算または減算である。

第2の切換え部103bは、スイッチSW1b，SW2bを有する。スイッチSW1bは、第1の残差信号Vres1および第2のβ推定信号の一方を出力する。具体的には、スイッチSW1bは、画素信号Pixelに対応する第2のデジタル値列（第2のβ進デジタル値列）を演算するときは第1の残差信号Vres1を出力する。また、スイッチSW1bは、第2のβ推定信号に対応する第2のデジタル値列（第2のβ進デジタル値列）を演算するときは第2のβ推定信号を出力する。スイッチSW1bの状態は、制御部20からの制御信号SEL1bに基づいて制御される。

スイッチSW2bは、スイッチSW1bから出力された信号と、増幅回路M1bから出力された第2の残差信号Vres2との一方を第3のアナログ信号として出力する。具体的には、スイッチSW2bは、画素信号Pixelまたは第2のβ推定信号に対応する第2のデジタル値列（第2のβ進デジタル値列）の最上位ビットを演算するときは、スイッチSW1bから出力された第1の残差信号Vres1または第2のβ推定信号を第3のアナログ信号として出力する。また、スイッチSW2bは、画素信号Pixelまたは第1のβ推定信号に対応する第2のデジタル値列（第2のβ進デジタル値列）の最上位ビット以外のビットを演算するときは、増幅回路M1bから出力された第2の残差信号Vres2を第3のアナログ信号として出力する。スイッチSW2bの状態は、制御部20からの制御信号SEL2bに基づいて制御される。

ラッチ部104は、スイッチSW3bから出力された第2のデジタル値Qout2，Qmsb2を含む第2のデジタル値列（第2のβ進デジタル値列）を保持する。具体的には、ラッチ部104は、画素信号Pixelに対応する第2のデジタル値列（第2のβ進デジタル値列）を演算するときは、スイッチSW3bから出力された複数の第2のデジタル値Qout2を含む第2のデジタル値列（第2のβ進デジタル値列）を保持する。また、ラッチ部104は、第2のβ推定信号に対応する第2のデジタル値列（第2のβ進デジタル値列）を演算するときは、スイッチSW3bから出力された第2のデジタル値Qmsb2を最上位ビットとして含み、スイッチSW3bから出力された複数の第2のデジタル値Qout2を最上位ビット以外のビットとして含む第2のデジタル値列（第2のβ進デジタル値列）を保持する。ラッチ部104が第2のデジタル値列（第2のβ進デジタル値列）を保持する動作は、制御部20からの制御信号LATに基づいて制御される。ラッチ部104が保持した第2のデジタル値列（第2のβ進デジタル値列）はデジタル信号Doutとして出力される。

ラッチ部104が保持する第1のデジタル値列（第1のβ進デジタル値列）および第2のデジタル値列（第2のβ進デジタル値列）で構成されるデジタル値列のビット数Nは、このデジタル値列を第3のデジタル値列（2進デジタル値列）に変換したときに所望の分解能（例えば、14bit）以上のビット数が得られるようなビット数である。また、ビット数Nは、第1の増幅度β1および第2の増幅度β2の値に応じて決まる値である。第1の増幅度β1の値が小さくなるほど、あるいは、第2の増幅度β2の値が小さくなるほど、所望の分解能を得るために必要なビット数は増加する。また、ラッチ部104が保持できるデジタル値は、少なくとも第1の増幅度β1および第2の増幅度β2の値を推定するのに必要なビット数以上のデジタル値である。

β推定信号出力部18は、第1の増幅度β1の値を推定するための第1のβ推定信号および第2の増幅度β2の値を推定するための第2のβ推定信号を出力する。一例として、第1のβ推定信号および第2のβ推定信号は同一の信号である。

β推定部170は、第1のβ推定信号が第1のアナログ信号として出力された場合に第1のデジタル値列（第1のβ進デジタル値列）に基づいて第1の増幅度β1の値を推定し、第2のβ推定信号が第3のアナログ信号として出力された場合に第2のデジタル値列（第2のβ進デジタル値列）に基づいて第2の増幅度β2の値を推定する。2進化部171は、第1のデジタル値列（第1のβ進デジタル値列）および推定された第1の増幅度β1の値と、第2のデジタル値列（第2のβ進デジタル値列）および推定された第2の増幅度β2の値とに基づいて、2進数である第3のデジタル値列（2進デジタル値列）を取得する。

本実施形態では、列AD変換部16bに入力される画素信号Pixelは、アナログ部6によってCDS処理が行われた後の信号であるが、列AD変換部16bに入力される画素信号Pixelは、単位画素3から読み出されたリセットレベルまたは信号レベルの信号であっても良い。

本実施形態では、撮像部2の画素配列の1列に対応して1個の列AD変換部16bが配置されているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、撮像部2の画素配列の複数列に対応して1個の列AD変換部16bが配置され、この1個の列AD変換部16bを撮像部2の画素配列の複数列間で時分割にて使用する構成をとることも可能である。したがって、列AD変換部16bに含まれる第1の演算部100aおよび第2の演算部100bは複数の画素の配列の1列または複数列に対応して配置されていれば良い。

本実施形態では、6個の第2の演算部100bに対して1個のβ推定信号出力部18が配置されているが、複数個のβ推定信号出力部18が配置されていても良い。複数個のβ推定信号出力部18が配置される場合、それぞれのβ推定信号出力部18が、列AD変換部16bに含まれる複数の第2の演算部100bのうちの複数個に対応して配置されていれば良い。

本実施形態では、6個の第2の演算部100bに対して1個のβ推定部170が配置されているが、複数個のβ推定部170が配置されていても良い。複数個のβ推定部170が配置される場合、それぞれのβ推定部170が、列AD変換部16bに含まれる複数の第2の演算部100bのうちの複数個に対応して配置されていれば良い。

本実施形態では、6個の第2の演算部100bに対して1個の2進化部171が配置されているが、複数個の2進化部171が配置されていても良い。複数個の2進化部171が配置される場合、それぞれの2進化部171が、列AD変換部16bに含まれる複数の第2の演算部100bのうちの複数個に対応して配置されていれば良い。

本実施形態では、β推定部170および2進化部171は、撮像部2の画素配列の1列に対応したカラム部が配置された領域（カラム領域）の外に配置されているが、β推定部170および2進化部171がカラム領域の中に配置されていても良い。その場合も、カラム領域において、列AD変換部16bに含まれる複数の第2の演算部100bのうちの複数個に対応してβ推定部170および2進化部171が配置されていれば良い。また、β推定部170および2進化部171の一方がカラム領域の中に配置され、他方がカラム領域の外に配置されていても良い。

次に、AD変換および2進化に係る処理の流れを説明する。図7は、AD変換および2進化に係る処理の流れを示している。

＜ステップS200＞
まず、第1の増幅度β1の値が推定される。第1の実施形態と同様に、第1の増幅度β1の値の推定は、第1のβ推定信号を用いて、最上位ビットが“0”である第1のβ進デジタル値列と、最上位ビットが“1”である第1のβ進デジタル値列との2系列の第1のβ進デジタル値列を取得し、取得した2系列の第1のβ進デジタル値列の差分が最小となる第1の増幅度β1の値を探すことにより行われる。

具体的には以下の処理が行われる。第1の演算部100aは、同一の第1のβ推定信号に対応する2系列の第1のβ進デジタル値列を取得する。第1のβ推定信号は、例えば比較回路COMP1aの第1の閾値Vth1の大きさと略等しい電圧値を有する信号である。第1の増幅度β1の値の推定を行っている間、スイッチSW1aは第1のβ推定信号を出力する。

スイッチSW2aは、最上位ビットを演算するときは、スイッチSW1aから出力された第1のβ推定信号を第1のアナログ信号として出力する。また、スイッチSW2aは、最上位ビット以外のビットを演算するときは、増幅回路M1aから出力された第1の残差信号Vres1を第1のアナログ信号として出力する。

比較回路COMP1aは、S/H回路SH1aから出力される第1のサンプリング信号Vs1の大きさと第1の閾値Vth1とを比較して比較結果に応じた第1のデジタル値Qout1を生成する。スイッチSW3aは、最上位ビットを演算するときは第1のデジタル値Qmsb1を出力する。第1のデジタル値Qmsb1は、最上位ビットが“0”である第1のβ進デジタル値列を取得するときは“0”である。また、第1のデジタル値Qmsb1は、最上位ビットが“1”である第1のβ進デジタル値列を取得するときは“1”である。スイッチSW3aは、最上位ビット以外のビットを演算するときは第1のデジタル値Qout1を出力する。

増幅回路M1aは、S/H回路SH1aから出力された第1のサンプリング信号Vs1に第1の増幅度β1を乗じて第1のサンプリング信号Vs1を増幅する。さらに、増幅回路M1aは、最上位ビットを演算するときは、スイッチSW3aから出力された第1のデジタル値Qmsb1に応じた演算を実行し、最上位ビット以外のビットを演算するときは、スイッチSW3aから出力された第1のデジタル値Qout1に応じた演算を実行して、第1の残差信号Vres1を出力する。

第1の比較部101aは、2系列の第1のβ進デジタル値列の一方を構成するデジタル値を順次出力した後、2系列の第1のβ進デジタル値列の他方を構成するデジタル値を順次出力する。ラッチ部104は、2系列の第1のβ進デジタル値列を保持し、デジタル信号Doutとして出力する。2系列の第1のβ進デジタル値列の最上位ビットは第1のデジタル値Qmsb1であり、2系列の第1のβ進デジタル値列の最上位ビット以外のビットは第1のデジタル値Qout1である。

β推定部170は、ラッチ部104から出力された2系列の第1のβ進デジタル値列に基づいて第1の増幅度β1の値を推定する。第1の増幅度β1の値を推定する方法は、第1の実施形態において増幅度βの値を推定する方法と同様であるので、説明を省略する。

β推定部170は、6個の第1の演算部100aのそれぞれで演算された2系列の第1のβ進デジタル値列に基づいて上記の処理を行うことにより、6個の第1の演算部100aのそれぞれに対応する第1の増幅度β1₁〜β1₆の値を推定する。

＜ステップS210＞
第1の増幅度β1の値が推定された後、第2の増幅度β2の値が推定される。第1の実施形態と同様に、第2の増幅度β2の値の推定は、第2のβ推定信号を用いて、最上位ビットが“0”である第2のβ進デジタル値列と、最上位ビットが“1”である第2のβ進デジタル値列との2系列の第2のβ進デジタル値列を取得し、取得した2系列の第2のβ進デジタル値列の差分が最小となる第2の増幅度β2の値を探すことにより行われる。

具体的には以下の処理が行われる。第2の演算部100bは、同一の第2のβ推定信号に対応する2系列の第2のβ進デジタル値列を取得する。第2のβ推定信号は、例えば比較回路COMP1bの第2の閾値Vth2の大きさと略等しい電圧値を有する信号である。第2の増幅度β2の値の推定を行っている間、スイッチSW1bは第2のβ推定信号を出力する。

スイッチSW2bは、最上位ビットを演算するときは、スイッチSW1bから出力された第2のβ推定信号を第3のアナログ信号として出力する。また、スイッチSW2bは、最上位ビット以外のビットを演算するときは、増幅回路M1bから出力された第2の残差信号Vres2を第3のアナログ信号として出力する。

比較回路COMP1bは、S/H回路SH1bから出力される第2のサンプリング信号Vs2の大きさと第2の閾値Vth2とを比較して比較結果に応じた第2のデジタル値Qout2を生成する。スイッチSW3bは、最上位ビットを演算するときは第2のデジタル値Qmsb2を出力する。第2のデジタル値Qmsb2は、最上位ビットが“0”である第2のβ進デジタル値列を取得するときは“0”である。また、第2のデジタル値Qmsb2は、最上位ビットが“1”である第2のβ進デジタル値列を取得するときは“1”である。スイッチSW3bは、最上位ビット以外のビットを演算するときは第2のデジタル値Qout2を出力する。

増幅回路M1bは、S/H回路SH1bから出力された第2のサンプリング信号Vs2に第2の増幅度β2を乗じて第2のサンプリング信号Vs2を増幅する。さらに、増幅回路M1bは、最上位ビットを演算するときは、スイッチSW3bから出力された第2のデジタル値Qmsb2に応じた演算を実行し、最上位ビット以外のビットを演算するときは、スイッチSW3bから出力された第2のデジタル値Qout2に応じた演算を実行して、第2の残差信号Vres2を出力する。

第2の比較部101bは、2系列の第2のβ進デジタル値列の一方を構成するデジタル値を順次出力した後、2系列の第2のβ進デジタル値列の他方を構成するデジタル値を順次出力する。ラッチ部104は、2系列の第2のβ進デジタル値列を保持し、デジタル信号Doutとして出力する。2系列の第2のβ進デジタル値列の最上位ビットは第2のデジタル値Qmsb2であり、2系列の第2のβ進デジタル値列の最上位ビット以外のビットは第2のデジタル値Qout2である。

β推定部170は、ラッチ部104から出力された2系列の第2のβ進デジタル値列に基づいて第2の増幅度β2の値を推定する。第2の増幅度β2の値を推定する方法は、第1の実施形態において増幅度βの値を推定する方法と同様であるので、説明を省略する。

β推定部170は、6個の第2の演算部100bのそれぞれで演算された2系列の第2のβ進デジタル値列に基づいて上記の処理を行うことにより、6個の第2の演算部100bのそれぞれに対応する第2の増幅度β2₁〜β2₆の値を推定する。

上記の説明では、ステップS200の処理が行われた後、ステップS210の処理が行われるが、ステップS210の処理が行われた後、ステップS200の処理が行われても良い。また、第1の演算部100aが第1のβ推定信号に対応する第1のβ進デジタル値列を取得する処理と、第2の演算部100bが第2のβ推定信号に対応する第2のβ進デジタル値列を取得する処理とが並行的に行われても良い。

＜ステップS220＞
第1の増幅度β1および第2の増幅度β2の値が推定された後、複数の第1の増幅度β1の値を近似する第1の近似β値が算出される。具体的には以下の処理が行われる。β推定部170は、6個の第1の演算部100aのそれぞれに対応する、推定された第1の増幅度β1₁〜β1₆の値に基づいて第1の近似β値を算出する。

例えば、β推定部170は、以下の(2-1)式が示す演算を行うことにより、第1の近似β値β(1)を算出する。本例では、第1の近似β値β(1)は、推定された複数の第1の増幅度β1の値の平均値である。

重みが付加されない平均値として第1の近似β値β(1)が算出される場合、(2-1)式の係数（α1₁，α1₂，α1₃，α1₄，α1₅，α1₆）は以下の(2-2)式で表される。
（α1₁，α1₂，α1₃，α1₄，α1₅，α1₆）＝（1/6，1/6，1/6，1/6，1/6，1/6）・・・(2-2)

上記は一例であり、これに限らない。例えば、(2-2)式の代わりに以下の(2-3)式を用いても良い。その場合、第1の増幅度β1₃の値のみ推定しても良い。
（α1₁，α1₂，α1₃，α1₄，α1₅，α1₆）＝（0，0，1，0，0，0）・・・(2-3)

＜ステップS230＞
第1の近似β値β(1)が算出された後、複数の第2の増幅度β2の値を近似する第2の近似β値が算出される。具体的には以下の処理が行われる。β推定部170は、6個の第2の演算部100bのそれぞれに対応する、推定された第2の増幅度β2₁〜β2₆の値に基づいて第2の近似β値を算出する。

例えば、β推定部170は、以下の(2-4)式が示す演算を行うことにより、第2の近似β値β(2)を算出する。本例では、第2の近似β値β(2)は、推定された複数の第2の増幅度β2の値の平均値である。

重みが付加されない平均値として第2の近似β値β(2)が算出される場合、(2-4)式の係数（α2₁，α2₂，α2₃，α2₄，α2₅，α2₆）は以下の(2-5)式で表される。
（α2₁，α2₂，α2₃，α2₄，α2₅，α2₆）＝（1/6，1/6，1/6，1/6，1/6，1/6）・・・(2-5)

上記は一例であり、これに限らない。例えば、(2-5)式の代わりに以下の(2-6)式を用いても良い。その場合、第2の増幅度β2₃の値のみ推定しても良い。
（α2₁，α2₂，α2₃，α2₄，α2₅，α2₆）＝（0，0，1，0，0，0）・・・(2-6)

上記の説明では、ステップS220の処理が行われた後、ステップS230の処理が行われるが、ステップS230の処理が行われた後、ステップS220の処理が行われても良い。

＜ステップS240＞
第1の近似β値および第2の近似β値が算出された後、画素信号Pixelに対応する第1のβ進デジタル値列が取得される。具体的には以下の処理が行われる。画素信号Pixelに対応する第1のβ進デジタル値列の取得を行っている間、スイッチSW1aは画素信号Pixelを出力する。

スイッチSW2aは、最上位ビットを演算するときは、スイッチSW1aから出力された画素信号Pixelを第1のアナログ信号として出力する。また、スイッチSW2aは、最上位ビット以外のビットを演算するときは、増幅回路M1aから出力された第1の残差信号Vres1を第1のアナログ信号として出力する。

比較回路COMP1aは、S/H回路SH1aから出力される第1のサンプリング信号Vs1の大きさと第1の閾値Vth1とを比較して比較結果に応じた第1のデジタル値Qout1を生成する。スイッチSW3aは、第1のデジタル値Qout1を出力する。

増幅回路M1aは、S/H回路SH1aから出力された第1のサンプリング信号Vs1に第1の増幅度β1を乗じて第1のサンプリング信号Vs1を増幅する。さらに、増幅回路M1aは、スイッチSW3aから出力された第1のデジタル値Qout1に応じた演算を実行して、第1の残差信号Vres1を出力する。

第1の比較部101aは、第1のβ進デジタル値列を構成するデジタル値Qoutを順次出力する。ラッチ部104は、第1のβ進デジタル値列を保持し、デジタル信号Doutとして出力する。第1のβ進デジタル値列の最上位ビットは、画素信号Pixelの大きさと第1の閾値Vth1との比較結果に応じた第1のデジタル値Qout1であり、第1のβ進デジタル値列の最上位ビット以外のビットは、第1の残差信号Vres1の大きさと第1の閾値Vth1との比較結果に応じた第1のデジタル値Qout1である。

＜ステップS250＞
第1のβ進デジタル値列が算出された後、画素信号Pixelに対応する第2のβ進デジタル値列が取得される。具体的には以下の処理が行われる。画素信号Pixelに対応する第2のβ進デジタル値列の取得を行っている間、スイッチSW1bは、第1の演算部100aから出力された第1の残差信号Vres1を出力する。このときの第1の残差信号Vres1は、第1の演算部100aが、第1のβ進デジタル値列を構成するビットの中で最下位のビットを演算したときに演算された第1の残差信号Vres1である。

スイッチSW2bは、最上位ビットを演算するときは、スイッチSW1bから出力された第1の残差信号Vres1を第3のアナログ信号として出力する。また、スイッチSW2bは、最上位ビット以外のビットを演算するときは、増幅回路M1bから出力された第2の残差信号Vres2を第3のアナログ信号として出力する。

比較回路COMP1bは、S/H回路SH1bから出力される第2のサンプリング信号Vs2の大きさと第2の閾値Vth2とを比較して比較結果に応じた第2のデジタル値Qout2を生成する。スイッチSW3bは、第2のデジタル値Qout2を出力する。

増幅回路M1bは、S/H回路SH1bから出力された第2のサンプリング信号Vs2に第2の増幅度β2を乗じて第2のサンプリング信号Vs2を増幅する。さらに、増幅回路M1bは、スイッチSW3bから出力された第2のデジタル値Qout2に応じた演算を実行して、第2の残差信号Vres2を出力する。

第2の比較部101bは、第2のβ進デジタル値列を構成する第2のデジタル値Qout2を順次出力する。ラッチ部104は、第2のβ進デジタル値列を保持し、デジタル信号Doutとして出力する。第2のβ進デジタル値列の最上位ビットは、第1の残差信号Vres1の大きさと第2の閾値Vth2との比較結果に応じた第2のデジタル値Qout2であり、第2のβ進デジタル値列の最上位ビット以外のビットは、第2の残差信号Vres2の大きさと第2の閾値Vth2との比較結果に応じた第2のデジタル値Qout2である。

＜ステップS260＞
画素信号Pixelに対応する第1のβ進デジタル値列および第2のβ進デジタル値列が取得された後、画素信号Pixelに対応する2進デジタル値列が取得される。このとき、第1のβ進デジタル値列が、第1の近似β値を基数とする第1の近似β進デジタル値列であるとみなされるとともに、第2のβ進デジタル値列が、第2の近似β値を基数とする第2の近似β進デジタル値列であるとみなされて処理が行われる。具体的には以下の処理が行われる。2進化部171は、6個の第1の演算部100aのうちの複数個のそれぞれから出力された第1のβ進デジタル値列および第1の近似β値と、6個の第2の演算部100bのうちの複数個のそれぞれから出力された第2のβ進デジタル値列および第2の近似β値とに基づいて、6個の第1の演算部100aのうちの複数個のそれぞれおよび6個の第2の演算部100bのうちの複数個のそれぞれの組合せに対応する2進デジタル値列を取得する。

具体的には、2進化部171は、撮像部2の画素配列の同一列の第1の演算部100aおよび第2の演算部100bが取得した第1のβ進デジタル値列および第2のβ進デジタル値列と、第1の近似β値および第2の近似β値とに基づいて、撮像部2の画素配列の同一列の第1の演算部100aおよび第2の演算部100bの組合せに対応する2進デジタル値列を取得する。2進化部171は、撮像部2の画素配列の列毎に上記の処理を行い、2進デジタル値列を取得する。

上記の処理により、撮像部2の画素配列の1行分の単位画素3から出力された画素信号に対応する2進デジタル値列が取得される。第2の演算部100bが、撮像部2の画素配列の第1の行の単位画素3から出力された画素信号Pixelに対応する下位ビットのデジタル値を構成する第2のβ進デジタル値列を演算する動作と並行して、第1の演算部100aが、撮像部2の画素配列の第2の行の単位画素3から出力された画素信号Pixelに対応する上位ビットのデジタル値を構成する第1のβ進デジタル値列を演算することが可能である。このため、第1の実施形態と比較して、巡回型AD変換に要する時間を短縮し、撮像装置を高速化することができる。行毎に画素信号が順次読み出される動作に追随してステップS240〜S260の処理を行うことにより、撮像部2の全ての単位画素3から出力された画素信号に対応する2進デジタル値列を取得することができる。

本実施形態によれば、行列状に配置された複数の画素（単位画素3）を有し、複数の画素（単位画素3）のうち垂直方向に並ぶ画素（単位画素3）に接続された垂直信号線13を介して画素信号を出力する撮像部2と、巡回型のAD変換を行う第1の演算部100aであって、第1のアナログ信号（第1のサンプリング信号Vs1）の大きさと第1の閾値Vth1とを比較して比較結果に応じた第1のデジタル値Qout1を生成する第1の比較部101a、第1のアナログ信号（第1のサンプリング信号Vs1）に第1の増幅度β1（1＜β1＜2）を乗じて第1のアナログ信号（第1のサンプリング信号Vs1）を増幅するとともに、第1のデジタル値Qout1に応じた演算を実行して第2のアナログ信号（第1の残差信号Vres1）を出力する第1の増幅部102a、複数の第1のデジタル値Qout1を含む第1のデジタル値列（第1のβ進デジタル値列）の最上位ビットを演算するときは画素信号Pixelおよび第1のβ推定信号の一方を第1のアナログ信号として出力し、かつ第1のデジタル値列（第1のβ進デジタル値列）の最上位ビット以外のビットを演算するときは第2のアナログ信号（第1の残差信号Vres1）を第1のアナログ信号として出力する第1の切換え部103a、を有し、第1のデジタル値列（第1のβ進デジタル値列）および第2のアナログ信号（第1の残差信号Vres1）を出力する複数の第1の演算部100aと、巡回型のAD変換を行う第2の演算部100bであって、第3のアナログ信号（第2のサンプリング信号Vs2）の大きさと第2の閾値Vth2とを比較して比較結果に応じた第2のデジタル値Qout2を生成する第2の比較部101b、第3のアナログ信号（第2のサンプリング信号Vs2）に第2の増幅度β2（1＜β2＜2）を乗じて第3のアナログ信号（第2のサンプリング信号Vs2）を増幅するとともに、第2のデジタル値Qout2に応じた演算を実行して第4のアナログ信号（第2の残差信号Vres2）を出力する第2の増幅部102b、複数の第2のデジタル値Qout2を含む第2のデジタル値列（第2のβ進デジタル値列）の最上位ビットを演算するときは第2のアナログ信号（第1の残差信号Vres1）および第2のβ推定信号の一方を第3のアナログ信号として出力し、かつ第2のデジタル値列（第2のβ進デジタル値列）の最上位ビット以外のビットを演算するときは第4のアナログ信号（第2の残差信号Vres2）を第3のアナログ信号として出力する第2の切換え部103b、を有し、第2のデジタル値列（第2のβ進デジタル値列）を出力する複数の第2の演算部100bと、第1のデジタル値列（第1のβ進デジタル値列）および第2のデジタル値列（第2のβ進デジタル値列）を保持するラッチ部104と、第1の増幅度β1の値を推定するための第1のβ推定信号および第2の増幅度β2の値を推定するための第2のβ推定信号を出力するβ推定信号出力部18と、第1のβ推定信号が第1のアナログ信号として出力された場合に第1のデジタル値列（第1のβ進デジタル値列）に基づいて第1の増幅度β1の値を推定し、第2のβ推定信号が第3のアナログ信号として出力された場合に第2のデジタル値列（第2のβ進デジタル値列）に基づいて第2の増幅度β2の値を推定するβ推定部170と、第1のデジタル値列（第1のβ進デジタル値列）および推定された第1の増幅度β1の値と、第2のデジタル値列（第2のβ進デジタル値列）および推定された第2の増幅度β2の値とに基づいて、2進数である第3のデジタル値列（2進デジタル値列）を取得する2進化部171と、を備え、第1の演算部100aは複数の画素（単位画素3）の配列の1列または複数列に対応して配置され、第2の演算部100bは複数の画素（単位画素3）の配列の1列または複数列に対応して配置され、β推定信号出力部18は複数の第2の演算部100bのうちの複数個に対応して配置され、β推定部170は複数の第2の演算部100bのうちの複数個に対応して配置され、2進化部171は複数の第2の演算部100bのうちの複数個に対応して配置されていることを特徴とする撮像装置1bが構成される。

β推定信号出力部18、β推定部170、2進化部171は複数の第2の演算部100bのうちの複数個に対応して配置されているので、これらの回路は、複数の画素（単位画素3）の配列の複数列に対応して配置されている。例えば、これらの回路に対して、複数の画素（単位画素3）の配列の複数列分の領域を割り当ててもよい。このため、巡回型AD変換回路を構成する要素の回路規模が大きい場合でも、巡回型AD変換回路が配置された撮像装置を構成することができる。さらに、第2の演算部100bが、第1の画素信号に対応する下位ビットのデジタル値を構成する第2のβ進デジタル値列を演算する動作と並行して、第1の演算部100aが、第2の画素信号に対応する上位ビットのデジタル値を構成する第1のβ進デジタル値列を演算することが可能である。このため、第1の実施形態と比較して、巡回型AD変換に要する時間を短縮し、撮像装置を高速化することができる。

また、本実施形態によれば、画素信号に対応する第3のデジタル値列（2進デジタル値列）を取得する場合、β推定部170は、同一の第1のβ推定信号に対応する2系列の第1のデジタル値列（第1のβ進デジタル値列）に基づいて、複数の第1の演算部100aのうちの所定の第1の演算部100aに対応する第1の増幅度β1の値を推定し、推定された第1の増幅度β1の値に基づいて第1の近似β値を算出し、同一の第2のβ推定信号に対応する2系列の第2のデジタル値列（第2のβ進デジタル値列）に基づいて、複数の第2の演算部100bのうちの所定の第2の演算部100bに対応する第2の増幅度β2の値を推定し、推定された第2の増幅度β2の値に基づいて第2の近似β値を算出し、2進化部171は、複数の第1の演算部100aのうちの複数個のそれぞれから出力された第1のデジタル値列（第1のβ進デジタル値列）および第1の近似β値と、複数の第2の演算部100bのうちの複数個のそれぞれから出力された第2のデジタル値列（第2のβ進デジタル値列）および第2の近似β値とに基づいて、複数の第1の演算部100aのうちの複数個のそれぞれおよび複数の第2の演算部100bのうちの複数個のそれぞれの組合せに対応する第3のデジタル値列（2進デジタル値列）を取得することを特徴とする撮像装置1bが構成される。

複数の第1の演算部100aのそれぞれが取得した第1のデジタル値列（第1のβ進デジタル値列）および複数の第2の演算部100bのそれぞれが取得した第2のデジタル値列（第2のβ進デジタル値列）を第3のデジタル値列（2進デジタル値列）に変換する際、複数の第1の演算部100aのそれぞれに対応する第1の増幅度β1および複数の第2の演算部100bのそれぞれに対応する第2の増幅度β2の値を用いて変換を行うように構成された撮像装置では、回路規模が膨大となる。本実施形態のように、複数の第1の演算部100aのそれぞれに対応する第1の増幅度β1の値の第1の近似β値（平均値等）および複数の第2の演算部100bのそれぞれに対応する第2の増幅度β2の値の第2の近似β値（平均値等）を用いて変換を行うように構成された撮像装置では、回路規模を低減することができる。

（第3の実施形態）
次に、本発明の第3の実施形態を説明する。本実施形態に係る撮像装置の構成は、第2の実施形態に係る撮像装置1bの構成と略同様である。

本実施形態のカラム処理部15は、第1の実施形態と同様に第1の回路ブロックと第2の回路ブロックに分かれている。第1の回路ブロックは、奇数列に配置されている列AD変換部16bで構成されている。第2の回路ブロックは、偶数列に配置されている列AD変換部16bで構成されている。

以下では、AD変換および2進化に係る処理の流れのうち、図7に示した処理の流れと異なる点について説明する。ステップS200の処理と同様に、第1の増幅度β1の値が推定される。続いて、ステップS210の処理と同様に、第2の増幅度β2の値が推定される。

第1の増幅度β1の値および第2の増幅度β2の値が推定された後、第1の近似β値および第2の近似β値が算出される。具体的には以下の処理が行われる。β推定部170は、6個の第1の演算部100aのそれぞれに対応する、推定された第1の増幅度β1₁〜β1₆の値に基づいて第1の近似β値を算出する。また、β推定部170は、6個の第2の演算部100bのそれぞれに対応する、推定された第2の増幅度β2₁〜β2₆の値に基づいて第2の近似β値を算出する。

本実施形態では、6個の第1の演算部100aおよび6個の第2の演算部100bは、各々のグループが2個以上の第1の演算部100aおよび第2の演算部100bを含むように複数のグループ（第1の回路ブロックと第2の回路ブロック）に分かれている。β推定部170は、グループ内の2個以上の第1の演算部100aのそれぞれに対応する、推定された第1の増幅度β1の値に基づいて、そのグループに対応する第1の近似β値を算出する。つまり、β推定部170は、グループ毎に第1の近似β値を算出する。また、β推定部170は、グループ内の2個以上の第2の演算部100bのそれぞれに対応する、推定された第2の増幅度β2の値に基づいて、そのグループに対応する第2の近似β値を算出する。つまり、β推定部170は、グループ毎に第2の近似β値を算出する。

具体的には、β推定部170は、第1の回路ブロックに含まれる3個の第1の演算部100aに対応する第1の増幅度β1₁，β1₃，β1₅の値に基づいて、第1の回路ブロックに対応する第1の近似β値β1(1)を算出するとともに、第2の回路ブロックに含まれる3個の第1の演算部100aに対応する第1の増幅度β1₂，β1₄，β1₆の値に基づいて、第2の回路ブロックに対応する第1の近似β値β1(2)を算出する。

また、β推定部170は、第1の回路ブロックに含まれる3個の第2の演算部100bに対応する第2の増幅度β2₁，β2₃，β2₅の値に基づいて、第1の回路ブロックに対応する第2の近似β値β2(1)を算出するとともに、第2の回路ブロックに含まれる3個の第2の演算部100bに対応する第2の増幅度β2₂，β2₄，β2₆の値に基づいて、第2の回路ブロックに対応する第2の近似β値β2(2)を算出する。

第1の回路ブロックと第2の回路ブロックのそれぞれに対応する第1の近似β値および第2の近似β値が算出された後、ステップS240の処理と同様に、第1のβ進デジタル値列が取得される。続いて、ステップS250の処理と同様に、第2のβ進デジタル値列が取得される。

続いて、ステップS260の処理と同様に、2進デジタル値列が取得される。第1の回路ブロックで取得された第1のβ進デジタル値列および第2のβ進デジタル値列に対応する2進デジタル値列を取得するときは、第1のβ進デジタル値列が、第1の近似β値β1(1)を基数とする第1の近似β進デジタル値列であるとみなされるとともに、第2のβ進デジタル値列が、第2の近似β値β2(1)を基数とする第2の近似β進デジタル値列であるとみなされて処理が行われる。また、第2の回路ブロックで取得された第1のβ進デジタル値列および第2のβ進デジタル値列に対応する2進デジタル値列を取得するときは、第1のβ進デジタル値列が、第1の近似β値β1(2)を基数とする第1の近似β進デジタル値列であるとみなされるとともに、第2のβ進デジタル値列が、第2の近似β値β2(2)を基数とする第2の近似β進デジタル値列であるとみなされて処理が行われる。

具体的には以下の処理が行われる。2進化部171は、第1の回路ブロックに含まれる第1の演算部100aのそれぞれから出力された第1のβ進デジタル値列および第1の近似β値β1(1)と、第1の回路ブロックに含まれる第2の演算部100bのそれぞれから出力された第2のβ進デジタル値列および第2の近似β値β2(1)とに基づいて、第1の回路ブロックに含まれる第1の演算部100aのそれぞれおよび第1の回路ブロックに含まれる第2の演算部100bのそれぞれの組合せに対応する2進デジタル値列を取得する。また、2進化部171は、第2の回路ブロックに含まれる第1の演算部100aのそれぞれから出力された第1のβ進デジタル値列および第1の近似β値β1(2)と、第2の回路ブロックに含まれる第2の演算部100bのそれぞれから出力された第2のβ進デジタル値列および第2の近似β値β2(2)とに基づいて、第2の回路ブロックに含まれる第1の演算部100aのそれぞれおよび第2の回路ブロックに含まれる第2の演算部100bのそれぞれの組合せに対応する2進デジタル値列を取得する。

具体的には、2進化部171は、撮像部2の画素配列の同一の奇数列の第1の演算部100aおよび第2の演算部100bが取得した第1のβ進デジタル値列および第2のβ進デジタル値列と、第1の近似β値β1(1)および第2の近似β値β2(1)とに基づいて、撮像部2の画素配列の同一の奇数列の第1の演算部100aおよび第2の演算部100bの組合せに対応する2進デジタル値列を取得する。また、2進化部171は、撮像部2の画素配列の同一の偶数列の第1の演算部100aおよび第2の演算部100bが取得した第1のβ進デジタル値列および第2のβ進デジタル値列と、第1の近似β値β1(2)および第2の近似β値β2(2)とに基づいて、撮像部2の画素配列の同一の偶数列の第1の演算部100aおよび第2の演算部100bの組合せに対応する2進デジタル値列を取得する。2進化部171は、撮像部2の画素配列の列毎に上記の処理を行い、2進デジタル値列を取得する。

上記の処理により、撮像部2の画素配列の1行分の単位画素3から出力された画素信号に対応する2進デジタル値列が取得される。第2の演算部100bが、撮像部2の画素配列の第1の行の単位画素3から出力された画素信号Pixelに対応する下位ビットのデジタル値を構成する第2のβ進デジタル値列を演算する動作と並行して、第1の演算部100aが、撮像部2の画素配列の第2の行の単位画素3から出力された画素信号Pixelに対応する上位ビットのデジタル値を構成する第1のβ進デジタル値列を演算することが可能である。このため、第1の実施形態と比較して、巡回型AD変換に要する時間を短縮し、撮像装置を高速化することができる。行毎に画素信号が順次読み出される動作に追随してステップS240〜S260の処理と同様の処理を行うことにより、撮像部2の全ての単位画素3から出力された画素信号に対応する2進デジタル値列を取得することができる。

本実施形態によれば、複数の第1の演算部100aおよび複数の第2の演算部100bは、各々のグループが所定の数の第1の演算部100aおよび所定の数の第2の演算部100bを含むように複数のグループに分かれ、β推定部170は、グループ内の所定の第1の演算部100aのそれぞれに対応する、推定された第1の増幅度β1の値に基づいて、グループに対応する第1の近似β値を算出し、β推定部170は、グループ内の所定の第2の演算部100bのそれぞれに対応する、推定された第2の増幅度β2の値に基づいて、グループに対応する第2の近似β値を算出することを特徴とする撮像装置が構成される。

一般的に、撮像部を構成する画素の表面にはカラーフィルタが配置されている。カラーフィルタの配置に応じて、例えば同色のカラーフィルタを有する画素の信号を同一の第1の演算部100aおよび同一の第2の演算部100bのグループに出力するように構成することによって、それぞれの画素に適した近似β値を算出することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

1a，1b 撮像装置、2 撮像部、5 読出電流源部、6 アナログ部、12 垂直選択部、14 水平選択部、15 カラム処理部、16a，16b 列AD変換部、17 出力部、18 β推定信号出力部、20 制御部、100 演算部、100a 第1の演算部、100b 第2の演算部、101 比較部、101a 第1の比較部、101b 第2の比較部、102 増幅部、102a 第1の増幅部、102b 第2の増幅部、103 切換え部、103a 第1の切換え部、103b 第2の切換え部、104 ラッチ部、170 β推定部、171 2進化部

Claims

行列状に配置された複数の画素を有し、前記複数の画素のうち垂直方向に並ぶ画素に接続された垂直信号線を介して画素信号を出力する撮像部と、
巡回型のAD変換を行う演算部であって、
第1のアナログ信号の大きさと閾値とを比較して比較結果に応じたデジタル値を生成する比較部、
前記第1のアナログ信号に増幅度β（1＜β＜2）を乗じて前記第1のアナログ信号を増幅するとともに前記デジタル値に応じた演算を実行して第2のアナログ信号を出力する増幅部、
複数の前記デジタル値を含む第1のデジタル値列の最上位ビットを演算するときは前記画素信号およびβ推定信号の一方を前記第1のアナログ信号として出力し、かつ前記第1のデジタル値列の最上位ビット以外のビットを演算するときは前記第2のアナログ信号を前記第1のアナログ信号として出力する切換え部、
を有し、前記第1のデジタル値列を出力する複数の演算部と、
前記第1のデジタル値列を保持するラッチ部と、
前記増幅度βの値を推定するための前記β推定信号を出力するβ推定信号出力部と、
前記β推定信号が前記第1のアナログ信号として出力された場合に前記第1のデジタル値列に基づいて前記増幅度βの値を推定するβ推定部と、
前記第1のデジタル値列および推定された前記増幅度βの値に基づいて、2進数である第2のデジタル値列を取得する2進化部と、
を備え、
前記演算部は前記複数の画素の配列の1列または複数列に対応して配置され、
前記β推定信号出力部は前記複数の演算部のうちの複数個に対応して配置され、
前記β推定部は前記複数の演算部のうちの複数個に対応して配置され、
前記2進化部は前記複数の演算部のうちの複数個に対応して配置されている
ことを特徴とする撮像装置。
行列状に配置された複数の画素を有し、前記複数の画素のうち垂直方向に並ぶ画素に接続された垂直信号線を介して画素信号を出力する撮像部と、
巡回型のAD変換を行う第1の演算部であって、
第1のアナログ信号の大きさと第1の閾値とを比較して比較結果に応じた第1のデジタル値を生成する第1の比較部、
前記第1のアナログ信号に第1の増幅度β1（1＜β1＜2）を乗じて前記第1のアナログ信号を増幅するとともに前記第1のデジタル値に応じた演算を実行して第2のアナログ信号を出力する第1の増幅部、
複数の前記第1のデジタル値を含む第1のデジタル値列の最上位ビットを演算するときは前記画素信号および第1のβ推定信号の一方を前記第1のアナログ信号として出力し、かつ前記第1のデジタル値列の最上位ビット以外のビットを演算するときは前記第2のアナログ信号を前記第1のアナログ信号として出力する第1の切換え部、
を有し、前記第1のデジタル値列および前記第2のアナログ信号を出力する複数の第1の演算部と、
巡回型のAD変換を行う第2の演算部であって、
第3のアナログ信号の大きさと第2の閾値とを比較して比較結果に応じた第2のデジタル値を生成する第2の比較部、
前記第3のアナログ信号に第2の増幅度β2（1＜β2＜2）を乗じて前記第3のアナログ信号を増幅するとともに前記第2のデジタル値に応じた演算を実行して第4のアナログ信号を出力する第2の増幅部、
複数の前記第2のデジタル値を含む第2のデジタル値列の最上位ビットを演算するときは前記第2のアナログ信号および第2のβ推定信号の一方を前記第3のアナログ信号として出力し、かつ前記第2のデジタル値列の最上位ビット以外のビットを演算するときは前記第4のアナログ信号を前記第3のアナログ信号として出力する第2の切換え部、
を有し、前記第2のデジタル値列を出力する複数の第2の演算部と、
前記第1のデジタル値列および前記第2のデジタル値列を保持するラッチ部と、
前記第1の増幅度β1の値を推定するための前記第1のβ推定信号および前記第2の増幅度β2の値を推定するための前記第2のβ推定信号を出力するβ推定信号出力部と、
前記第1のβ推定信号が前記第1のアナログ信号として出力された場合に前記第1のデジタル値列に基づいて前記第1の増幅度β1の値を推定し、前記第2のβ推定信号が前記第3のアナログ信号として出力された場合に前記第2のデジタル値列に基づいて前記第2の増幅度β2の値を推定するβ推定部と、
前記第1のデジタル値列および推定された前記第1の増幅度β1の値と、前記第2のデジタル値列および推定された前記第2の増幅度β2の値とに基づいて、2進数である第3のデジタル値列を取得する2進化部と、
を備え、
前記第1の演算部は前記複数の画素の配列の1列または複数列に対応して配置され、
前記第2の演算部は前記複数の画素の配列の1列または複数列に対応して配置され、
前記β推定信号出力部は前記複数の第2の演算部のうちの複数個に対応して配置され、
前記β推定部は前記複数の第2の演算部のうちの複数個に対応して配置され、
前記2進化部は前記複数の第2の演算部のうちの複数個に対応して配置されている
ことを特徴とする撮像装置。
前記画素信号に対応する前記第2のデジタル値列を取得する場合、
前記β推定部は、同一の前記β推定信号に対応する2系列の前記第1のデジタル値列に基づいて、前記複数の演算部のうちの所定の前記演算部に対応する前記増幅度βの値を推定し、推定された前記増幅度βの値に基づいて近似β値を算出し、
前記2進化部は、前記複数の演算部のうちの複数個のそれぞれから出力された前記第1のデジタル値列および前記近似β値に基づいて、前記複数の演算部のうちの複数個のそれぞれに対応する前記第2のデジタル値列を取得する
ことを特徴とする請求項1に係る撮像装置。
前記複数の演算部は、各々のグループが所定の数の前記演算部を含むように複数のグループに分かれ、
前記β推定部は、前記グループ内の所定の前記演算部に対応する、推定された前記増幅度βの値に基づいて、前記グループに対応する前記近似β値を算出する
ことを特徴とする請求項3に係る撮像装置。
前記画素信号に対応する前記第3のデジタル値列を取得する場合、
前記β推定部は、同一の前記第1のβ推定信号に対応する2系列の前記第1のデジタル値列に基づいて、前記複数の第1の演算部のうちの所定の前記第1の演算部に対応する前記第1の増幅度β1の値を推定し、推定された前記第1の増幅度β1の値に基づいて第1の近似β値を算出し、同一の前記第2のβ推定信号に対応する2系列の前記第2のデジタル値列に基づいて、前記複数の第2の演算部のうちの所定の前記第2の演算部に対応する前記第2の増幅度β2の値を推定し、推定された前記第2の増幅度β2の値に基づいて第2の近似β値を算出し、
前記2進化部は、前記複数の第1の演算部のうちの複数個のそれぞれから出力された前記第1のデジタル値列および前記第1の近似β値と、前記複数の第2の演算部のうちの複数個のそれぞれから出力された前記第2のデジタル値列および前記第2の近似β値とに基づいて、前記複数の第1の演算部のうちの複数個のそれぞれおよび前記複数の第2の演算部のうちの複数個のそれぞれの組合せに対応する前記第3のデジタル値列を取得する
ことを特徴とする請求項2に係る撮像装置。
前記複数の第1の演算部および前記複数の第2の演算部は、各々のグループが所定の数の前記第1の演算部および所定の数の前記第2の演算部を含むように複数のグループに分かれ、
前記β推定部は、前記グループ内の所定の前記第1の演算部に対応する、推定された前記第1の増幅度β1の値に基づいて、前記グループに対応する前記第1の近似β値を算出し、
前記β推定部は、前記グループ内の所定の前記第2の演算部に対応する、推定された前記第2の増幅度β2の値に基づいて、前記グループに対応する前記第2の近似β値を算出する
ことを特徴とする請求項5に係る撮像装置。