JP4893896B2 - アナログディジタル変換器、a/d変換ステージ、アナログ信号に対応したディジタル信号を生成する方法、およびa/d変換ステージにおける変換誤差を示す信号を生成する方法 - Google Patents
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Description
Yun Chin,"Inherently linear capacitor averaging techniques forpipelined A/D conversion," IEEE Trans. Circuits and Systems-II, vol. 47, no. 3,pp. 229-232, 2000. P. Quinn, M. Pribytko, "Capacitor matching insensitive 12-bit 3.3MS/s algorithmic ADC in0.25um CMOS, "Proc. 2003 Custom Integrated Circuits Conf., pp.425-428, 2003. B. Ginetti, P. G. Jespers, A. Vandemeulebroecke, "A CMOS 13-b cyclic RSD A/Dconverter," IEEE J. Solid-State Cicuits, vol. 27, no. 7, pp.957-965, 1992. K. Nagaraj, "Efficient circuit configuration for algorithmic analog to digital converters, "IEEE Trans. Circuits and Systems II, vol. 40, no. 12, pp. 777-785, 1993. H. S. Lee,"A 12-b 600ks/s digitally self-calibrated pipelined algorithmic ADC," IEEE J. Solid-State Circuits, vol. 29, no. 4, pp. 509-515, 1994.
換ディジタルコードを生成するディジタル演算回路とを備える。前記第1〜第4のA/D変換段の各々は、(a1)所定のビット数からなる変換結果を示すディジタル信号を前記ステージ入力からの信号に応答して生成するサブA/D変換回路と、(a2)前記ディジタル信号に応じた制御信号を生成する制御回路と、(a3)前記ステージ入力からの信号を受ける第1の入力、前記制御信号を受ける第2の入力、および前記ステージ出力に接続された出力を有するゲインステージとを含む。前記ゲインステージは、一端および他端を有する第1のキャパシタと、一端および他端を有する第2のキャパシタと、前記第1のキャパシタの前記一端を第1の期間に前記ステージ入力に接続するための第1のスイッチと、前記第2のキャパシタの前記一端を前記第1の期間に前記ステージ入力に接続するための第2のスイッチと、前記第1の期間と異なる第2の期間に前記第1のキャパシタの前記他端および前記第2のキャパシタの前記他端に接続された反転入力と前記ステージ出力に接続された出力とを有する演算増幅回路と、前記第2の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第3のスイッチと、前記制御信号に応じた所定の電圧を前記第2の期間に前記第2のキャパシタの前記一端に提供するD/A変換器とを含む。
える。第1〜第4のA/D変換ステージの各々は、上記のいずれか一項に記載されたA/D変換ステージである。
図1は、本実施の形態に係るアナログディジタル変換器を示すブロック図である。アナログディジタル変換器11は、第1のA/D変換ステージ101と、第2のA/D変換ステージ103と、第3のA/D変換ステージ105と、第4のA/D変換ステージ107と、アナログ入力109と、入力スイッチ111と、巡回スイッチ113と、ディジタル演算回路115とを備える。第1〜第4のA/D変換ステージ101、103、105、107の各々は直列に接続されており、またディジタル出力118、ステージ入力119aおよびステージ出力119bを有する。第1〜第4のA/D変換ステージ101、103、105、107はクロック信号に同期して動作する。アナログ入力109はアナログ信号を受ける。
(1)−Vref/4>Vi、 −1(D1=0、D0=0)
(2)Vref/4≧Vi≧−Vref/4、0(D1=0、D0=1)
(3)Vi>+Vref/4、 +1(D1=1、D0=1)
となる。サブA/D変換回路が入力アナログ信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成することができる。この変換回路によれば、入力アナログ信号を所定の2つの基準信号と比較するので、3値のディジタル信号が得られる。サブA/D変換回路41は、図3に示されるように、例えば第1の期間T1中に活性化されることが好ましい。
(1)条件(−Vref/4>Vi)が満たされるとき、VA/D=Vrefを提供する。
(2)条件(Vref/4≧Vi≧−Vref/4)が満たされるとき、VA/D=0を提供する。
(3)条件(Vi>+Vref/4)が満たされるとき、VA/D=−Vrefを提供する。
VOUT=2×Vin−D×Vref
すなわち、この演算は、上位桁から順にA/D変換し、ゲインステージの入力を2倍して、ゲインステージのA/D変換値によって、
(1)一定値Vrefの減算、
(2)一定値Vrefの加算、
(3)ゼロを与える
のいずれかを行うことにより、ゲインステージの出力が必ず−Vref〜+Vrefの範囲におさめる。
・サンプリング操作A:
第1のキャパシタ25および第2のキャパシタ27に、入力アナログ信号Viに応じた電荷Q1=C1×Vi、Q2=C2×Viを蓄積する。
・変換操作B:
第1のキャパシタ25を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号VA/DをD/A変換器DACSWを用いて第2のキャパシタ27の他端27bに供給することによって、変換値VOUTを演算増幅回路21の出力21cに生成すると共に第1および第2のキャパシタ25、27の電荷を再配置する。第1のキャパシタ25の電荷は、C1×VOUTである。第2のキャパシタ27から第1のキャパシタ25に電荷△Q=C2×Vi−D×Vref×C2が移動する。これによって、第1のキャパシタ25に蓄積された電荷は電荷保存則によりC1×Vi+△Qであり、一方、この電荷はC1×VOUTに等しい。したがって、
C1×VOUT=C1×Vi+△Q=C1×Vi+C2×Vi−D×Vref×C2
VOUT=(1+C2/C1)×Vi−D×Vref×C2/C1
である。
・ステップS1:第1のA/D変換ステージStage1に第1の標本アナログ信号Sを受けて、第1の標本アナログ信号Sにサンプリング操作Aを施す。第1のA/D変換ステージStage1はディジタル信号1aを生成する。
・ステップS2:第1のA/D変換ステージStage1においてサンプリングされたアナログ信号に変換操作Bを施して第1の変換結果D1を生成し、この第1の変換結果D1に対応するアナログ信号A1に第2のA/D変換ステージStage2においてサンプリング操作Aを施す。第1のA/D変換ステージStage1はディジタル信号2aを生成する。
・ステップS3:第1のA/D変換ステージStage1に第2の標本アナログ信号Rを受けて、第2の標本アナログ信号Rにサンプリング操作Aを施すと共に、第2のA/D変換ステージStage2においてサンプリングされたアナログ信号A2に変換操作Bを施して第2の変換結果D2を生成し、この第2の変換結果D2に対応するアナログ信号に第3のA/D変換ステージStage2においてサンプリング操作Aを施す。第2のA/D変換ステージStage2はディジタル信号1bを生成する。第1のA/D変換ステージStage1はディジタル信号3aを生成する。
・ステップS4:第1のA/D変換ステージStage1においてサンプリングされたアナログ信号Rに変換操作Bを施して第3の変換結果D3を生成し第3の変換結果D3に対応するアナログ信号A3に第2のA/D変換ステージStage2においてサンプリング操作Aを施すと共に、第3のA/D変換ステージStage3においてサンプリングされたアナログ信号に変換操作Bを施して第4の変換結果D4を生成し第4の変換結果D4に対応したアナログ信号A4に第4のA/D変換ステージStage4においてサンプリング操作Aを施す。第2のA/D変換ステージStage2はディジタル信号2bを生成する。第1のA/D変換ステージStage1はディジタル信号4aを生成する。
・ステップS5:第4のA/D変換ステージStage4においてサンプリングされたアナログ信号に変換操作Bを施して第5の変換結果D5を生成し第5の変換結果D5に対応するアナログ信号A5に第1のA/D変換ステージStage1においてサンプリング操作Aを施すと共に、第2のA/D変換ステージStage2においてサンプリングされたアナログ信号に変換操作Bを施して第6の変換結果を生成し第6の変換結果に対応するアナログ信号A6に第3のA/D変換ステージStage3においてサンプリング操作Aを施す。第1のA/D変換ステージStage1はディジタル信号5aを生成する。第2のA/D変換ステージStage2はディジタル信号3bを生成する。
(1)条件(−Vref/4>Vi)を満たすとき、
VA/D(N)=VA/D(P)=Vrefを提供する。
(2)条件(Vref/4≧Vi≧−Vref/4)を満たすとき、
第1の入力65aと第1の相補入力65dとを接続すると共に、第2の入力65bと第2の相補入力65eとを接続する。
(3)条件(Vi>+Vref/4)が満たされるとき、
VA/D(N)=VA/D(P)=−Vrefを提供する。ここで、Vi=Vip−Vinである。以上説明したように、この変換回路61によれば、全差動構成のゲインステージ65が提供される。
VSHO1=VOP−VON=(AIN−Aref)×CS1/CS2+VOFFSET+VCI
と表される。
=VOP−VON=VOFFSET+VCI
と表される。
DS=D((AIN−Aref)×CS1/CS2+VOFFSET+VCI)+D(VOS,ADC)
=D((AIN−Aref)×CS1/CS2)+D(VOFFSET)+D(VCI)+D(VOS,ADC)
DR=D(VOFFSET+VCI)=D(VOFFSET)+D(VCI)+D(VOS,ADC)
ここで、Dは、A/D変換を示すオペレータである。これらの信号「S」および「R」にA/D変換を施す。また、VOS,ADCは、A/D変換ステージのゲインステージにおいて発生するオフセットの項を示す。それぞれの変換値DS、DRには、A/D変換ステージの入力信号VSHO1、VSHO2に含まれていない項D(VOS,ADC)が含まれている。したがって、本実施の形態では、A/D変換ステージのゲインステージにおいて発生するオフセットも補正される。
図11は、A/D変換ステージの別の例を示す回路図である。第1〜第4のA/D変換ステージのためのA/D変換ステージ12aは、入力13と、ゲインステージ16と、第1のサンプリングスイッチ17と、第2のサンプリングスイッチ19とを備える。クロック発生器40aは図11〜図12に記載されたクロック信号を提供する。A/D変換ステージ12aは、図1に示されたアナログディジタル変換器のために用いることができ、引き続く説明から理解されるように、ゲインステージ内のキャパシタのミスマッチを補償できると共に、S/H回路のオフセットおよびチャージインジェクションの影響を補償できる。
第1のサンプリング操作は、クロックφ1d、φ11、φ2A、φ2Bに応答して、第1および第2のキャパシタ25、27の一端を入力13に接続すると共に、第1および第2のキャパシタ25、27の他端を演算増幅回路21の反転入力21aに接続する。第1のキャパシタ25および第2のキャパシタ27に、第1の入力アナログ信号VS1に応じた電荷を蓄積する。
また、サブA/D変換回路41は、入力アナログ信号に対応したディジタル信号VDIGを生成する。ディジタル信号VDIGは、所定のビット数からなるディジタル値(例えばD1、D0)を有する。
第1のキャパシタ25および第2のキャパシタ27の各々に、入力アナログ信号VS1に応じた電荷を蓄積する。第1のキャパシタ25には電荷Q1=C1×VS1が蓄積されると共に、第2のキャパシタ27には電荷Q2=C2×VS1が蓄積される。演算増幅回路21の出力21cは反転入力21aと接続されており、出力21cおよび反転入力21aは共に、非反転入力21bの電位と同じ値である。
第2のサンプリング操作は、クロックφ11に応答して、第1のキャパシタ25および第2のキャパシタ27のいずれか一方(本実施例では第1のキャパシタ25)を演算増幅回路21の反転入力21aから切り離す。これによって第1のキャパシタ25の電荷を保持すると共に、第1のキャパシタ25および第2のキャパシタ27のいずれか他方に第2のアナログ信号VS2に応じた電荷を蓄積する。
第2のキャパシタ27に、入力アナログ信号VS2に応じた電荷を蓄積する。第1のキャパシタ25には電荷Q1=C1×VS1が保持されていると共に、第2のキャパシタ27には電荷Q2=C2×VS2が蓄積される。演算増幅回路21の出力21cは反転入力21aと接続されており、出力21cおよび反転入力21aは共に、非反転入力21bの電位と同じ値である。
第1の変換操作は、クロックφ1d、φ11、φ2A、φ2Bに応答して、第1のキャパシタ25を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に、当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号VA/Dを第2のキャパシタ27の他端27bに供給する。これによって、第1の変換値VOUT1(次段のA/D変換ステージのための第1の入力アナログ信号に対応した)を演算増幅回路21の出力21cに生成すると共に、第1および第2のキャパシタ25、27の電荷を再配置する。
C1×VOUT1=(C1×VS1+C2×VS2−C2×D×Vref)
VOUT1=(C1×VS1+C2×VS2−C2×D×Vref)/C1
=(1+C2/C1)×Vi−D×Vref×C2/C1+(1−C2/C1)×△V
となる。
VS1=Vi+△V、VS2=Vi−△Vとすると、Vi=(VS1+VS2)/2
が成り立つ。△C=C2−C1とすると、
VOUT1=(2+△C/C1)×Vi−(1+△C/C1)×D×Vref+△C/C1×△V
となるが、キャパシタミスマッチにより生じる△C/C1、△Vは小さいので、第3の項を無視することができる。この結果、
式(1):
VOUT1=(2+△C/C1)×Vi−(1+△C/C1)×D×Vref
となる。
第2の変換操作は、クロックφ1d、φ11、φ2A、φ2Bに応答して、第2のキャパシタ27を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に、当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号VA/Dを第1のキャパシタ25の他端25bに供給する。これによって、第2の変換値VOUT2(次段のA/D変換ステージのための第2の入力アナログ信号に対応した)を演算増幅回路21の出力21cに生成すると共に、第1および第2のキャパシタ25、27の電荷を再配置する。
VOUT2×C2=C2×D×Vref+C1×VOUT1−C1×D×Vref
=C1×VS1+C2×VS2−C1×D×Vref
VOUT2=(C1×VS1+C2×VS2−C1×D×Vref)/C2
=(1+C1/C2)×Vi−D×Vref×C1/C2+(1−C1/C2)×△V
ここで、VS1=Vi+△V、VS2=Vi−△Vとする。
となる。ここで、△C=C1−C2とおくと、
VOUT2=(1+C1/(C1+△C))×Vi−(1−C1/(C1+△C))×D×Vref+△V×△C/(C1+△C)
キャパシタミスマッチで生じる△C/C1、△Vは、小さいので、2次以上の項を無視すると以下のように近似できる。
式(2):
VOUT2=(2−△C/C1)×Vi−(1−△C/C1)×D×Vref
となる。
V(−1) OUT1=(2+△C/C1)×V(−1) i−(1+△C/C1)×D×Vref
V(−1) OUT2=(2−△C/C1)×V(−1) i−(1−△C/C1)×D×Vref
なる処理がなされる。ここで、V(−1) OUT1、V(−1) OUT2は、1つ前のゲインステージでのVOUT1、VOUT2に対応する出力値であり、V(−1) iは、1つ前のゲインステージでのViに対応する入力である。また、
V(−1) OUT1=VS1,V(−1) OUT2=VS2
である。従って、入力Viは、
Vi=(VS1+VS2)/2=(V(−1) OUT1+V(−1) OUT2)/2
=2×V(−1) i−D×Vref
となって、前のゲインステージでのミスマッチがキャンセルされた入力に対応することがわかる。この動作をすべてのゲインステージで行えば、すべてのステージにおけるキャパシタミスマッチがキャンセルされる。
第1のA/D変換ステージStage1に第1の標本アナログ信号VS1を受けて、第1の標本アナログ信号VS1に第1のサンプリング操作A1を施す。好適な実施例では、第1のA/D変換ステージStage1は、第1の標本アナログ信号VS1に対応するディジタル信号1aを生成する。
第1のA/D変換ステージStage1に第1の標本アナログ信号VS1を受けて、第1の標本アナログ信号VS1に第2のサンプリング操作A2を施す。
第1のA/D変換ステージStage1においてサンプリングされたアナログ信号に第1の変換操作Bを施して第1の変換結果D1を生成し第1の変換結果D1に対応するアナログ信号A1に第2のA/D変換ステージStage2において第1のサンプリング操作A
1を施す。好適な例では、第2のA/D変換ステージStage2は、アナログ信号AS1に対応するディジタル信号2aを生成する。
第1のA/D変換ステージStage1において第1の変換操作Bの後に第2の変換操作Cを施して第2の変換結果D2を生成し第2の変換結果D2に対応するアナログ信号に第2のA/D変換ステージStage2において第2のサンプリング操作A2を施す。
第1のA/D変換ステージStage1に第2の標本アナログ信号VS2を受けて、第2の標本アナログ信号VS2に第1のサンプリング操作A1を施すと共に、第2のA/D変換ステージStage2においてサンプリングされたアナログ信号に第1の変換操作Bを施して第3の変換結果D3を生成し第3の変換結果D3に対応するアナログ信号に第3のA/D変換ステージStage3において第1のサンプリング操作A1を施す。第1のA/D変換ステージStage1は、第2の標本アナログ信号VS2に対応するディジタル信号1bを生成する。好適な例では、第3のA/D変換ステージStage3は、ディジタル信号3aを生成する。
第1のA/D変換ステージStage6において第2の標本アナログ信号VS2に第2のサンプリング操作A2を施すと共に、第2のA/D変換ステージStage2において第1の変換操作Bの後に第2の変換操作Cを施して第4の変換結果D4を生成し第4の変換結果D4に対応するアナログ信号に第3のA/D変換ステージStage3において第2のサンプリング操作A2を施す。
第1のA/D変換ステージStage1においてサンプリングされたアナログ信号に第1の変換操作Bを施して第5の変換結果D5を生成し第5の変換結果D5に対応するアナログ信号に第2のA/D変換ステージStage2において第1のサンプリング操作A1を施すと共に、第3のA/D変換ステージStage3においてサンプリングされたアナログ信号に第1の変換操作Bを施して第6の変換結果D6を生成し第6の変換結果D6に対応したアナログ信号に第4のA/D変換ステージStage4において第1のサンプリング操作A1を施す。好適な例では、第2のA/D変換ステージStage2はディジタル信号4bを生成すると共に、第4のA/D変換ステージStage4はディジタル信号4aを生成する。
第1のA/D変換ステージStage1において第1の変換操作Bの後に第2の変換操作Cを行って第7の変換結果D7を生成し第7の変換結果D7に対応するアナログ信号に第2のA/D変換ステージStage2において第2のサンプリング操作A2を施すと共に、第3のA/D変換ステージStage3において第1の変換操作Bの後に第2の変換操作Cを行って第8の変換結果D8を生成し第4の変換結果D8に対応したアナログ信号に第4のA/D変換ステージStage4において第2のサンプリング操作A2を施す。
第2のA/D変換ステージStage2においてサンプリングされたアナログ信号に第1の変換操作Bを施して第9の変換結果D9を生成し第9の変換結果D9に対応するアナログ信号に第3のA/D変換ステージStage3において第1のサンプリング操作A1を施すと共に、第4のA/D変換ステージStage4において第1の変換操作Bを施して第10の変換結果D10を生成し第10の変換結果D10に対応するアナログ信号に第1のA/D変換ステージStage1において第1のサンプリング操作A1を施す。好適な例では、第1のA/D変換ステージStage1はディジタル信号5aを生成すると共に、第3のA/D変換ステージStage3はディジタル信号3bを生成する。
第2のA/D変換ステージStage2において第1の変換操作Bの後に第2の変換操作Cを行って第11の変換結果D11を生成し第11の変換結果D11に対応するアナログ信号に第3のA/D変換ステージStage3において第2のサンプリング操作A2を施すと共に、第4のA/D変換ステージStage4において第1の変換操作の後に第2の変換操作Cを施して第12の変換結果D12を生成し第12の変換結果D12に対応したアナログ信号に第1のA/D変換ステージStage1において第2のサンプリング操作A2を施す。
V(1) OUT1=(2+△C/C1)×Vi−(1+△C/C1)×D×Vref
=(2×Vi−D×Vref)+(1−D×Vref)×△C/C1
また、△C/C1が1に比べて十分に小さいとして
V(1) OUT2=(2−△C/C1)×Vi−(1−△C/C1)×D×Vref
=(2×Vi−D×Vref)−(1−D×Vref)×△C/C1
である。これらの式は、近似的に
V(1) OUT1=V(1) i−△V(1)
V(1) OUT2=V(1) i+△V(1)
と書くことができる。但し、V(1) i=2×Vi−D×Vref、△V(1)=(Vi−D×Vref)×△C/C1
とおく。第1の変換操作Bにより、V(1) OUT1が期間T2に生成される。また、第2の変換操作Cにより、V(1) OUT2が期間T3に生成される。
図15は、本実施の形態に係るアナログディジタル変換器を示すブロック図である。アナログディジタル変換器11aは、第1のA/D変換ステージ131と、第2のA/D変換ステージ133と、第3のA/D変換ステージ135と、アナログ入力109と、入力スイッチ111と、巡回スイッチ113と、ディジタル演算回路145とを備える。第1〜第3のA/D変換ステージ131、133、135の各々は直列に接続されており、またステージ入力137およびステージ出力139を有する。アナログ入力109はアナログ信号を受ける。入力スイッチ111は、第1のA/D変換ステージ131のステージ入力147とアナログ入力109との間に接続されており、また第1および第2のサンプリング期間TS1、TS2中にそれぞれ第1の標本アナログ信号VS1および第2の標本アナログ信号VS2をサンプリングする。
VOUT=2×Vin−D×Vref
すなわち、この演算は、上位桁から順にA/D変換し、ゲインステージの入力を2倍して、ゲインステージのA/D変換値によって、
(1)一定値Vrefの減算、
(2)一定値Vrefの加算、
(3)ゼロを与える
のいずれかを行うことにより、ゲインステージの出力を必ず−Vref〜+Vrefの範囲におさめる。
まず、図18の(A)部に示されるように、クロックφ1、φ2、φ0dに応答して、第1のキャパシタ25および第2のキャパシタ27が入力13に接続される。クロックφ0に応答して、演算増幅回路21の反転入力21aを出力21cに接続する。クロックφ2、φ3に応答して、第3のキャパシタ33を演算増幅回路21の出力21cと接地線との間に接続する。アナログ信号Viに対応したディジタル信号VDIGNを生成する。ディジタル信号VDIGNは、所定のビット数からなるディジタル値(例えばD1、D0)を有する。また、第1のキャパシタ25および第2のキャパシタ27の各々に、入力アナログ信号Viに応じた電荷を蓄積する。第1のキャパシタ25には電荷Q1=C1×Viが蓄積されると共に、第2のキャパシタ27には電荷Q2=C2×Viが蓄積される。演算増幅回路21の出力21cは反転入力21aと接続されており、出力21cおよび反転入力21aは共に、非反転入力21bの電位と同じ値である。
クロックφ0dに応答して、第1のキャパシタ25および第2のキャパシタ27を入力13から切り離す。クロックφ1に応答して、第1のキャパシタ25の他端を変転増幅器21の出力21cに接続する。クロックφ2、φ3に応答して、第3のキャパシタ33を演算増幅回路21の出力21cと接地線との間に接続する。クロックφ0に応答して、演算増幅回路21の反転入力21aを出力21cから切り離す。図18の(B)部に示されるように、第2のキャパシタ27を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に該ディジタル信号VDIGNに応じた変換アナログ信号VA/Dを第1のキャパシタ25の他端25bに供給する。これによって、入力アナログ信号Viに関連した第1の変換値VOUT1を演算増幅回路21の出力21cに生成し、第1および第2のキャパシタ25、27の電荷を再配置する。
VOUT1=(C2×Vi+C1×Vi−C1×D×Vref)/C2
=(1+C1/C2)×Vi−D×Vref×C1/C2
となる。また、第3のキャパシタ33には、電荷VOUT1×C3が蓄積される。
クロックφ1に応答して、第2のキャパシタ27を変転増幅器21の出力21cから切り離す。クロックφ2に応答して、第1のキャパシタ25の他端を演算増幅回路21の出力21cに接続する。クロックφ2、φ3に応答して、第3のキャパシタ33の他端を変転増幅器21の出力21cに接続する。図18の(C)部に示されるように、第1および第3のキャパシタ25、33を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に第2のキャパシタ25の他端25bに変換アナログ信号VA/Dを供給することにより、第2の変換値VOUT2を演算増幅回路21の出力21cに生成する。第2の変換値VOUT2は、入力アナログ信号Viに関連している。第1および第3のキャパシタ25、33には電荷(C1+C3)×VOUT2が蓄積される。
移動電荷:C2×Vi+C1×Vi−C1×D×Vref−C2×D×Vref
第3のキャパシタの電荷:C3×VOUT1
第2のキャパシタの電荷:C1×D×Vref
の和で表され、つまり、
C2×Vi+C1×Vi−C2×D×Vref+C3×VOUT1
である。一方、第1および第3のキャパシタ25、33の全電荷は、
(C1+C3)×VOUT2
であり、電荷保存則により、両者は等しいので、
(C1+C3)×VOUT2=C2×Vi+C1×Vi−C2×D×Vref+C3×VOUT1
となる。この式に、
VOUT1=(1+C1/C2)×Vi−D×Vref×C1/C2
を代入すると、
(C1+C3)×VOUT2=(C1+C2+(1+C1/C2)×C3)×Vi−(C2+C3×C1/C2)×D×Vref
と表され、第2の変換値は
VOUT2=Vi×(C1+C2)×(1+C3/C2)/(C1+C3)
−D×Vref×(C2+C3×C1/C2)
と表される。この式を、△C3=C3−C1、△C2=C2−C1を用いて書き換えると、
VOUT2=Vi×(2+(△C2−△C3)×△C2/(2×△C1+△C3)/(C1+△C2))−D×Vref×(1+△C2×(4×△C2−3×△C3)/2/(2×C1+△C3)/(C1+△C2))
で表される。誤差の項は
(△C2−△C3)×△C2/(2×△C1+△C3)/(C1+△C2)
である。例えば△C2/C1=0.01、△C3/C1=0.01であるとすると、誤差の項の寄与は0.0001程度になる。つまり、容量値のばらつきが1%程度であっても、本実施の形態に係る変換回路を用いると、容量値のばらつきの寄与が0.01%程度にまで小さくでき、この結果、この変換回路を用いると、13ビット精度から14ビット精度のアナログディジタル変換器が実現できる。
VOUT1=(1+C2/C1)×Vi−D×Vref×C2/C1
である。△C2=C2−C1とすると、
VOUT1=(2+△C2/C1)×Vi−D×Vref×(1+△C2/C1)
と書き換えられる。△C2/C1=0.01であるとすると、誤差の項の寄与は1%となる。
第1のA/D変換ステージ131に第1の標本アナログ信号VS1を受けて、第1の標本アナログ信号VS1にサンプリング操作Aを施す。好適な実施例では、第1のA/D変換ステージStage1は、第1の標本アナログ信号VS1に対応するディジタル信号1aを生成する。
第1のA/D変換ステージ131においてサンプリングされたアナログ信号に第1の変換操作Bを施す。
第1の変換操作による第1の変換値に第2の変換操作Cを施すと共に、第2の変換操作Cによる第2の変換値に対応するアナログ信号に第2のA/D変換ステージ133においてサンプリング操作を施す。好適な実施例では、第2のA/D変換ステージ133はディジタル信号2aを生成する。
第1のA/D変換ステージ131に第2の標本アナログ信号Rを受けて、第2の標本アナログ信号Rにサンプリング操作Aを施すと共に、第2のA/D変換ステージ133においてサンプリングされたアナログ信号に第1の変換操作Bを施す。好適な実施例では、第1のA/D変換ステージ131は、第2の標本アナログ信号Rに対応するディジタル信号1bを生成する。
第1のA/D変換ステージ131においてサンプリングされたアナログ信号に第1の変換操作Bを施して第1のA/D変換ステージ131のための第1の変換値を生成すると共に、第2のA/D変換ステージ133において第1の変換操作Bの後に第2の変換操作Cを施して第2のA/D変換ステージ133のための第2の変換値を生成し第3のA/D変換ステージ135において第2の変換値に対応したアナログ信号にサンプリング操作Aを施す。好適な実施例では、第3のA/D変換ステージ135はディジタル信号3aを生成する。
第1のA/D変換ステージ131において第1の変換操作Bの後に第2の変換操作Cを施して第1のA/D変換ステージ131のための第2の変換値を生成し第2の変換値に対応したアナログ信号に第2のA/D変換ステージ135においてサンプリング操作Aを施す。好適な実施例では、第2のA/D変換ステージ133はディジタル信号2bを生成する。さらに、第3のA/D変換ステージ135においてサンプリングされたアナログ信号に第1の変換操作Bを施して第3のA/D変換ステージ135のための第1の変換値を生成する。
第2のA/D変換ステージ135においてサンプリングされたアナログ信号に第1の変換操作Bを施して第2のA/D変換ステージ133のための第1の変換値を生成すると共に、第3のA/D変換ステージ135において第2の変換操作Bを施して第3のA/D変換ステージ135において第2の変換値を生成し第2の変換値に対応したアナログ信号に第1のA/D変換ステージ131においてサンプリング操作Aを施す。好適な実施例では、第1のA/D変換ステージ131はディジタル信号4aを生成する。
引き続いて、ステップS5、S5、S7を順に繰り返すことによって、残りのディジタル信号5a〜13a、3b〜13bを生成する。このA/D変換器11aによれば、各A/D変換ステージのキャパシタのミスマッチを補償を行うと共に、繰り返しにより所望のビット数のA/D変換を行うことがでいる。
VSHO1=VOP−VON
=(AIN−Aref)×CS1/CS2+VOFFSET+VCI
と表される。
VSHO2=VOP−VON=VOFFSET+VCI
と表される。これらの2つの信号、つまり、出力値VSHO1および出力値VSHO2は、図19に示される信号「S」および「R」として利用される。信号「S」および「R」がA/D変換される。
引き続いて、添付図面を参照しながら、本発明の第4の実施の形態に係るA/D変換ステージ、アナログディジタル変換器、A/D変換ステージおける変換誤差を示す信号を生成する方法、およびアナログ信号に対応したディジタル信号を生成する方法に係る実施の形態を説明する。
入力アナログ信号Viの範囲 ディジタル信号
(1)−Vref/4>Vi、 −1(D1=0、D0=0)
(2)Vref/4≧Vi≧−Vref/4、0(D1=0、D0=1)
(3)Vi>+Vref/4、 +1(D1=1、D0=1)
となる。サブA/D変換回路が入力アナログ信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成できる。この変換回路によれば、入力アナログ信号を所定の2つの基準信号と比較するので、3値のディジタル信号が得られる。サブA/D変換回路41は、図23に示されるように、例えば第1の期間T1中に活性化されることが好ましい。
(1)条件(−Vref/4>Vi)を満たすときVA/D=Vrefを提供する。
(2)条件(Vref/4≧Vi≧−Vref/4)を満たすときVA/D=0を提供する。
(3)条件(Vi>+Vref/4)を満たすときVA/D=−Vrefを提供する。
VOUT=2×Vin−D×Vref
すなわち、この演算は、上位桁から順にA/D変換し、ゲインステージの入力を2倍して、ゲインステージのA/D変換値によって、
(1)一定値Vrefの減算、
(2)一定値Vrefの加算、
(3)ゼロを与える
のいずれかを行うことにより、ゲインステージの出力を必ず−Vref〜+Vrefの範囲におさめる。
第2の期間T2に制御信号VSWCONT0に応じた所定の電圧をキャパシタ端25aに提供する。第3の期間T3にキャパシタ端27aに基準電位線に接続する。第4〜第6の期間T4〜T6にキャパシタ端27aに参照電圧VRを提供する。第5及び第3の期間T5、T3にキャパシタ端25aに参照電圧VRを提供する。
第2の期間T2に制御信号VSWCONT0に応じた所定の電圧を第2のキャパシタ27の一端27aに提供する。第3の期間T3にキャパシタ端27aに基準電位線に接続する。第3の期間T3にキャパシタ端25aに参照電圧VRを提供する。第4の期間T4にキャパシタ端27aに参照電圧VRを提供する。
第2の期間T2に制御信号VSWCONT0に応じた所定の電圧をキャパシタ端27aに提供する。第5及び第6の期間T5、T6にキャパシタ端27aに参照信号VRを提供する。第5の期間T5にキャパシタ端25aに参照信号VRを提供する。
・サンプリング操作A:
第1のキャパシタ25および第2のキャパシタ27に、入力アナログ信号Viに応じた電荷Q1=C1×Vi、Q2=C2×Viを蓄積する。
・変換操作B:
第1のキャパシタ25を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号VA/DをD/A変換器DACSWを用いてキャパシタ端27bに供給することによって、変換値VOUTを出力21cに生成すると共に第1および第2のキャパシタ25、27の電荷を再配置する。第1のキャパシタ25の電荷は、C1×VOUTである。第2のキャパシタ27から第1のキャパシタ25に電荷△Q=C2×Vi−D×Vref×C2が移動して、第1のキャパシタ25に蓄積された電荷は電荷保存則によりC1×Vi+△Qである。この電荷はC1×VOUTに等しいので、VOUT=(1+C2/C1)×Vi−D×Vref×C2/C1である。
・第1のミスマッチ補正操作M1:
演算増幅回路21の出力21cと反転入力21aとを接続すると共にキャパシタ他端27bを、例えば接地線39に接続し、キャパシタ端25bに参照電圧VRを加えることによって、出力21cに第1の変換値VOUT1を生成すると共に第1及び第2のキャパシタ25、27に電荷を配置する。第2のキャパシタ27の蓄積電荷はゼロである。第1のキャパシタ25の蓄積電荷はVR×C1である。
・第2のミスマッチ補正操作M2:
演算増幅回路21の出力21cと反転入力21aとの間に第1のキャパシタ25を接続すると共に、キャパシタ端27bに参照電圧VRを加えることによって、出力21cに第2の変換値VOUT2を生成すると共に第1及び第2のキャパシタ25、27に電荷を再配置する。第2のキャパシタから第1のキャパシタ25への移動電荷は△Q1=−VR×C2であり、電荷保存則により、第1のキャパシタ25の蓄積電荷はC1×VOUT2である。したがって、
VOUT2=(1−C2/C1)×VR=m×VR
である。ここで、m=△C2/C1である。(△C2=C2−C1)
これらの2つのステップM1、M2によって生成される第2の変換値VOUT2には、第1および第2のキャパシタ25、27のミスマッチに起因する誤差mが含まれており、この誤差mは、第2の変換値VOUT2により直接に提供される。
・第1の有限利得補正操作G1:
キャパシタ端25b、27bに参照電圧VRを加えると共に演算増幅回路21の出力21cと反転入力21cとを接続することによって、出力21cに第1の変換値VOUT1を生成すると共に第1及び第2のキャパシタ25、27に電荷を配置する。第1及び第2のキャパシタ25、27の蓄積電荷は、それぞれ、VR×C1およびVR×C2で表される。演算増幅回路21の利得Aが有限値であるので、反転入力21aと非反転入力21bとの間の電位差△Vはゼロではなく、演算増幅回路21の入力キャパシタCiの影響が無視できない。このため、入力キャパシタには電荷Ci×△Vが充電される。
・第2の有限利得補正操作G2:
演算増幅回路21の出力21cと反転入力21aとの間に第1のキャパシタ25を接続すると共に、キャパシタ端27bに参照電圧VRを加えることによって、出力21cに第2の変換値VOUT2を生成すると共に第1及び第2のキャパシタ25、27に電荷を再配置する。演算増幅回路21の利得Aが有限値であるので、VOUT2=−A×△Vという関係にある。
反転入力21aのノードにおいて電荷保存則を適用すると、
VOUT2=−1/(1+(C1+C2+Ci)/(C2×A))×VR
となる。利得が大きいので、この式を一次項まで展開して
=−(1−(C1+C2+Ci)/(C2×A))×VR
=−(1−g)×VR
となる。これら2つのステップG1、G2により生成される第2の変換値VOUT2には、変転増幅器21の有限利得Aに起因する誤差gが含まれており、この誤差gは、第2の変換値を示す電圧と参照電圧VRとの差として近似的に表される。
VOUT=(C1+C2)/C2×(1−(C1+C2+Ci)/(C2×A))×Vi−C1/C2×(1−(C1+C2+Ci)/(C2×A))×VR×D
と表される。
e=(m−2×g)×Vi−(m−g)×VR×D
と表される。この誤差値はディジタル値として提供される。誤差値を全ステージ、あるいは必要なステージおいて求める。このディジタル値の誤差補正値を出力から差し引けば誤差の補正が行える。この演算のための回路は、図28を参照しながら後ほど説明される。
VSHO1=VOP−VON=(AIN−Aref)×CS1/CS2+VOFFSET+VCI
VSHO2=VOP−VON=VOFFSET+VCI
と表される。これらの信号、出力値VSHO1、VSHO2は、図21に示される信号「S」および「R」として利用される。信号「S」および「R」がA/D変換されると、それぞれの変換値DS、DRは、次のように表される。
DS=D((AIN−Aref)×CS1/CS2+VOFFSET+VCI)
=D((AIN−Aref)×CS1/CS2)+D(VOFFSET)+D(VCI)
DR=D(VOFFSET+VCI)=D(VOFFSET)+D(VCI)
「D」は、A/D変換を施すことを示す演算子である。
・ステップS1:A/D変換ステージ151に第1の標本アナログ信号Sを受けて、第1の標本アナログ信号Sにサンプリング操作Aを施す。A/D変換ステージ151はディジタル信号a11を生成する。
・ステップS2:A/D変換ステージ151においてサンプリングされたアナログ信号に変換操作Bを施して第1の変換結果を生成し、この第1の変換結果に対応するアナログ信号にA/D変換ステージ153においてサンプリング操作Aを施す。A/D変換ステージ151はディジタル信号a12を生成する。
・ステップS3:A/D変換ステージ151に第2の標本アナログ信号Rを受けて、第2の標本アナログ信号Rにサンプリング操作Aを施すと共に、A/D変換ステージ153においてサンプリングされたアナログ信号に変換操作Bを施して第2の変換結果を生成し、この第2の変換結果に対応するアナログ信号にA/D変換ステージ155においてサンプリング操作Aを施す。A/D変換ステージ153はディジタル信号b11を生成する。A/D変換ステージ151はディジタル信号a13を生成する。
これらのステップにより、第1および第2の標本アナログ信号S、RがA/D変換ステージに取り込まれた。これら2つの標本アナログ信号を順にA/D変換ステージ151に提供することによって、引き続いて説明されるように、4つのA/D変換ステージのいずれもがサンプリング操作Aおよび変換操作Bのいずれかを行う手順につなげることができる。
・ステップS5:A/D変換ステージ157においてサンプリングされたアナログ信号に変換操作Bを施して第5の変換結果を生成し第5の変換結果に対応するアナログ信号にA/D変換ステージ151においてサンプリング操作Aを施すと共に、A/D変換ステージ153においてサンプリングされたアナログ信号に変換操作Bを施して第6の変換結果を生成し第6の変換結果に対応するアナログ信号にA/D変換ステージ155においてサンプリング操作Aを施す。A/D変換ステージ151はディジタル信号a15を生成する。A/D変換ステージ155はディジタル信号b13を生成する。
Claims (32)
- 各々がステージ入力およびステージ出力を有しており直列に接続された第1〜第NのA/D変換ステージと、
アナログ信号を受けるアナログ入力と、
前記第1のA/D変換ステージの前記ステージ入力と前記アナログ入力との間に接続されており、第1および第2のサンプリング期間中にそれぞれ第1および第2の標本アナログ信号をサンプリングするための入力スイッチと、
前記第1のA/D変換ステージの前記ステージ入力と前記第NのA/D変換ステージの前記ステージ出力との間に接続されており、前記第NのA/D変換ステージから前記第1のA/D変換ステージへの経路を前記第1および第2のサンプリング期間と異なる巡回期間中に提供するための巡回スイッチと、
前記第1〜第NのA/D変換ステージの各々からの変換結果を受けて、アナログ/ディジタル変換結果を示すA/D変換ディジタルコードを生成するディジタル演算回路と
を備え、
前記第1〜第NのA/D変換ステージの各々は、
前記変換結果を示し所定のビット数からなるディジタル信号を前記ステージ入力からの信号に応答して生成するサブA/D変換回路と、
前記ディジタル信号に応じた制御信号を生成する制御回路と、
前記制御信号に応じた所定の電圧を生成するD/A変換器と、
前記ステージ入力からの信号を受ける第1の入力、該信号および前記所定の電圧を受ける第2の入力、および前記ステージ出力に接続された出力を有するゲインステージと
を含み、
前記第1〜第NのA/D変換ステージの数Nは4である、ことを特徴とするアナログディジタル変換器。 - 前記第1〜第NのA/D変換ステージの数Nは4であり、
前記ゲインステージは、第1および第2のキャパシタ並びに演算増幅回路を有しており、
前記ゲインステージは、前記ステージ入力からの電荷を前記第1および第2のキャパシタに格納し、前記第1および第2のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第1および第2のキャパシタに前記電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する、ことを特徴とする請求項1に記載されたアナログディジタル変換器。 - 前記ゲインステージは、
前記第1のキャパシタの一端を第1の期間に前記ステージ入力に接続するための第1のスイッチと、
前記第2のキャパシタの一端を前記第1の期間に前記ステージ入力に接続するための第2のスイッチと、
前記第1の期間と異なる第2の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第3のスイッチと、
を含み、
前記演算増幅回路の反転入力は、前記第2の期間に前記第1のキャパシタの他端および前記第2のキャパシタの他端に接続され、前記演算増幅回路の出力は前記ステージ出力に接続され、
前記D/A変換器は、前記所定の電圧を前記第2の期間に前記第2のキャパシタの前記一端に提供する、ことを特徴とする請求項2に記載されたアナログディジタル変換器。 - 前記ゲインステージは、第1および第2のキャパシタ並びに演算増幅回路を有しており、
前記ゲインステージは、前記ステージ入力からの電荷を前記第1および第2のキャパシタに格納し、また、前記ステージ入力からの電荷を前記第1および第2のキャパシタのいずれか一方に再び格納し、さらに、前記第1および第2のキャパシタのいずれか一方に前記所定の電圧を受けることによって前記第1および第2のキャパシタ並びに前記演算増幅回路を用い前記電荷の再配置を行い、またさらに、前記第1および第2のキャパシタのいずれか他方に前記所定の電圧を受けることによって前記第1および第2のキャパシタにおいて前記再配置された電荷の再配置を行うと共に前記演算増幅回路の出力に前記演算値を生成する、ことを特徴とする請求項1に記載されたアナログディジタル変換器。 - 前記ゲインステージは、
前記第1のキャパシタの一端を第1の期間に前記ステージ入力に接続するための第1のスイッチと、
前記第2のキャパシタの一端を前記第1の期間に前記ステージ入力に接続するための第2のスイッチと、
前記第1の期間と異なる第2の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第3のスイッチと、
前記第1のキャパシタの他端と前記演算増幅回路の反転入力との間に接続されており、前記第1の期間と前記第2の期間との間の第3の期間に前記第1のキャパシタの前記他端を前記反転入力から切り離すための第4のスイッチと、
前記第2のキャパシタの一端と前記演算増幅回路の前記出力との間に接続されており、前記第1〜第3の期間と異なる第4の期間に前記第2のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第5のスイッチと
を含み、
前記演算増幅回路の前記反転入力は、前記第2の期間に前記第1のキャパシタの他端および前記第2のキャパシタの他端に接続され、前記演算増幅回路の前記出力は前記ステージ出力に接続され、
前記D/A変換器は、前記所定の電圧を前記第2の期間に前記第2のキャパシタの前記一端に提供すると共に、前記所定の電圧を前記第4の期間に前記第1のキャパシタの前記一端に提供する、ことを特徴とする請求項4に記載されたアナログディジタル変換器。 - 前記ディジタル演算回路は、
前記第1および第2の標本アナログ信号にそれぞれ対応しており前記第1〜第4のA/D変換ステージからのディジタル信号からなる第1および第2のデータ群を格納するための第1〜第4の記憶回路と、
前記第1〜第4の記憶回路に接続されており、前記第1のデータ群の前記ディジタル信号を用いて前記第1の標本アナログ信号に対応する第1のディジタルコードを生成する第1の回路と、
前記第1〜第4の記憶回路に接続されており、前記第2のデータ群の前記ディジタル信号を用いて前記第2の標本アナログ信号に対応する第2のディジタルコードを生成する第2の回路と、
前記第1および第2のディジタルコードの一方を用いて前記第1および第2のディジタルコードの他方を補正して前記A/D変換ディジタルコードを生成する補正回路と
を含む、ことを特徴とする請求項2〜請求項5のいずれか一項に記載されたアナログディジタル変換器。 - 各A/D変換ステージにおける前記ゲインステージは、前記第1のキャパシタおよび前記第2のキャパシタのキャパシタンスミスマッチを示すミスマッチ値を前記演算増幅回路の出力に生成し、
前記第1〜第4のA/D変換ステージの各々は、前記巡回期間中に、前記ミスマッチ値のための演算値を生成する、ことを特徴とする請求項2に記載されたアナログディジタル変換器。 - 前記ゲインステージは、第1および第2のミスマッチ補正操作を有し、
前記第1のミスマッチ補正操作において、前記演算増幅回路の入力および前記出力並びに前記第2のキャパシタを互いに接続して等電位化すると共に、前記D/A変換器から参照信号を前記第1のキャパシタに受けることによって前記第1のキャパシタに電荷を蓄積し、
前記第2のミスマッチ補正操作において、前記D/A変換器から前記参照信号を前記第2のキャパシタに受けることによって前記第1および第2のキャパシタにおいて電荷の再配置を行い前記演算増幅回路の前記出力に前記ミスマッチ値を生成する、ことを特徴とする請求項7に記載されたアナログディジタル変換器。 - 前記第1および第2のキャパシタは、前記アナログ信号のサンプリングのための第1の期間に前記ステージ入力に接続され、
前記D/A変換器は、前記アナログ信号の処理のための第2の期間に前記所定の電圧を前記第2のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に前記第2のキャパシタの一端に基準電位線に接続し、前記第3の期間に前記第1のキャパシタの前記一端に参照電圧を提供すると共に、キャパシタミスマッチの補償用の信号を処理するための第4の期間に前記第2のキャパシタの前記一端に前記参照電圧を提供し、
前記ゲインステージは、
前記第1および第3の期間に前記演算増幅回路の前記出力に反転入力を接続するためのフィードバックスイッチと、
前記第2および第4の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチと
を備える、ことを特徴とする請求項7に記載されたアナログディジタル変換器。 - 各A/D変換ステージにおける前記ゲインステージは、前記演算増幅回路の有限利得を示す利得誤差値を前記演算増幅回路の出力に生成し、
前記第1〜第4のA/D変換ステージの各々は、前記巡回期間中に、前記利得誤差値のための演算値を生成する、ことを特徴とする請求項2に記載されたアナログディジタル変換器。 - 前記ゲインステージは、第1および第2の有限利得補正操作を有し、
前記第1の有限利得補正操作において、前記演算増幅回路の入力および前記出力を接続して等電位化すると共に、前記D/A変換器から参照信号を前記第1および第2のキャパシタに受けることによって前記第1および第2のキャパシタに電荷を蓄積し、
前記第2の有限利得補正操作において、前記演算増幅回路の前記入力および前記出力に前記第1のキャパシタを接続すると共に前記D/A変換器から前記参照信号を前記第2のキャパシタに受けることによって前記第1および第2のキャパシタにおいて電荷の再配置を行い前記演算増幅回路の前記出力に前記利得誤差値を生成する、ことを特徴とする請求項10に記載されたアナログディジタル変換器。 - 前記第1および第2のキャパシタは、前記アナログ信号のサンプリングのための第1の期間に前記ステージ入力に接続され、
前記D/A変換器は、前記アナログ信号の処理のための第2の期間に前記所定の電圧を前記第2のキャパシタの一端に提供し、有限利得の補償のための信号を受けるための第3の期間および有限利得の補償のための信号を処理するための第4の期間に前記第2のキャパシタの前記一端に参照信号を提供すると共に、前記第3の期間に前記第1のキャパシタの一端に前記参照信号を提供し、
前記ゲインステージは、
前記第1および第3の期間に前記演算増幅回路の前記出力に反転入力を接続するためのフィードバックスイッチと、
前記第2および第4の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチと
を備える、ことを特徴とする請求項10に記載されたアナログディジタル変換器。 - 前記第1〜第4のA/D変換ステージの各々は、
前記第1および第2のキャパシタは、前記アナログ信号のサンプリングのための第1の期間に前記ステージ入力に接続され、
前記D/A変換器は、前記アナログ信号の処理のための第2の期間に前記所定の電圧を前記第2のキャパシタの一端に提供し、キャパシタミスマッチの補償用の信号を受けるための第3の期間に前記第2のキャパシタの前記一端に基準電位線に接続し、キャパシタミスマッチの補償用の信号を処理するための第4の期間、有限利得の補正用の信号を受けるための第5の期間および有限利得の補正用の信号を処理するための第6の期間に前記第2のキャパシタの前記一端に参照電圧を提供すると共に、前記第5の期間および前記第3の期間に前記第1のキャパシタの一端に前記参照電圧を提供し、
前記ゲインステージは、
前記第1、第3および第5の期間に前記演算増幅回路の前記出力に反転入力を接続するためのフィードバックスイッチと、
前記第2、第4および第6の期間に前記第1のキャパシタの前記一端を前記演算増幅回路の前記出力に接続するための第1のスイッチと
を備える、ことを特徴とする請求項2に記載されたアナログディジタル変換器。 - 前記ディジタル誤差補正回路は、前記アナログ入力に前記アナログ信号を提供するサンプル/ホールド回路のオフセット、前記サンプル/ホールド回路の前記帰還スイッチによるノイズ、前記第1〜第4のA/D変換ステージにおけるキャパシタミスマッチ、および前記第1〜第4のA/D変換ステージにおける前記ゲインステージの有限利得、の少なくとも一つに起因する誤差を表す補正ディジタルコードを生成すると共に、前記第1〜第4のA/D変換ステージからのディジタル信号から生成され前記アナログ信号に対応するディジタルコードを前記補正ディジタルコードを用いて補正する、ことを特徴とする請求項7〜請求項13のいずれか一項に記載されたアナログディジタル変換器。
- 前記サブA/D変換回路は、前記ステージ入力からの信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む、ことを特徴とする請求項1〜請求項14のいずれか一項に記載されたアナログディジタル変換器。
- 前記サブA/D変換回路は、前記ステージ入力からの信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成する、ことを特徴とする請求項1〜請求項15のいずれか一項に記載されたアナログディジタル変換器。
- 入力アナログ信号を受ける入力と前記アナログ入力に前記アナログ信号を提供する出力とを有するサンプル/ホールド回路を更に備え、
前記サンプル/ホールド回路は、反転入力および非反転出力を有する演算増幅回路と、前記反転入力と前記非反転出力との間に接続された帰還スイッチとを含む、ことを特徴とする請求項1〜請求項16のいずれか一項に記載されたアナログディジタル変換器。 - 前記第1および第2の標本アナログ信号のいずれか一方は、前記入力アナログ信号に対応しており、
前記サンプル/ホールド回路の前記帰還スイッチは、前記第1および第2のサンプリング期間のいずれか一方の全期間中に開かれる、ことを特徴とする請求項17に記載されたアナログディジタル変換器。 - 前記サンプル/ホールド回路の前記帰還スイッチは、前記第1および第2のサンプリング期間のいずれか他方の期間の一部分において閉じられ、
前記第1および第2の標本アナログ信号のいずれか他方は、前記サンプル/ホールド回路の前記帰還スイッチが開かれた後に提供される、ことを特徴とする請求項18に記載されたアナログディジタル変換器。 - 前記サンプル/ホールド回路の前記演算増幅回路は、非反転入力および反転出力をさらに有しており、
前記サンプル/ホールド回路は、前記演算増幅回路の前記非反転入力と前記演算増幅回路の前記反転出力との間に接続された別の帰還スイッチを含む、ことを特徴とする請求項17〜請求項19のいずれか一項に記載されたアナログディジタル変換器。 - 第1〜第4のA/D変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記第1〜第4のA/D変換ステージの各々は第1および第2のキャパシタ並びに演算増幅回路を含み、
当該方法は、
(a)前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に所定の変換操作を施して第1の変換結果を生成し前記第1の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて所定のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第2の変換結果を生成し前記第2の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、
(b)前記第4のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第3の変換結果を生成し前記第3の変換結果に対応するアナログ信号に前記第1のA/D変換ステージにおいて前記所定のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第4の変換結果を生成し前記第4の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、
(c)前記ステップ(a)および前記ステップ(b)を繰り返すステップと
を備え、
前記所定のサンプリング操作は、
前記第1のキャパシタおよび前記第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含み、
前記所定の変換操作は、
前記第1のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、
変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップを含む、ことを特徴とする方法。 - 前記ステップ(a)および(b)に先立って、前記第1のA/D変換ステージに第1の標本アナログ信号を受けて、前記第1の標本アナログ信号に前記所定のサンプリング操作を施すステップと、
前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第5の変換結果を生成し前記第5の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと、
前記第1のA/D変換ステージに第2の標本アナログ信号を受けて、前記第2の標本アナログ信号に前記所定のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記所定の変換操作を施して第6の変換結果を生成し前記第6の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記所定のサンプリング操作を施すステップと
を備える、ことを特徴とする請求項21に記載された方法。 - 演算増幅回路を含むサンプル/ホールド回路への信号のサンプリング動作を行った後に前記サンプル/ホールド回路を保持動作状態すると共に、保持した信号を前記第1および第2の標本アナログ信号の一方として提供するステップと、
前記演算増幅回路の入力と前記演算増幅回路の出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル/ホールド回路を保持動作状態にすると共に、保持した信号を前記第1および第2の標本アナログ信号の他方として提供するステップと
を備える、ことを特徴とする請求項21または請求項22に記載された方法。 - 第1〜第4のA/D変換ステージを用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記第1〜第4のA/D変換ステージの各々は第1および第2のキャパシタ並びに演算増幅回路を含み、
当該方法は、
(a)前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に第1の変換操作を施して第1の変換結果を生成し前記第1の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第1のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して第2の変換結果を生成し前記第2の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記第1のサンプリング操作を施すステップと、
(b)前記第1のA/D変換ステージにおいて前記第1の変換操作の後に第2の変換操作を行って第3の変換結果を生成し前記第3の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第2のサンプリング操作を施すと共に、前記第3のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を行って第4の変換結果を生成し前記第4の変換結果に対応したアナログ信号に前記第4のA/D変換ステージにおいて前記第2のサンプリング操作を施すステップと、
(c)前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記1の変換操作を施して第5の変換結果を生成し前記第5の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて前記第1のサンプリング操作を施すと共に、前記第4のA/D変換ステージにおいて前記第1の変換操作を施して第6の変換結果を生成し前記第6の変換結果に対応するアナログ信号に前記第1のA/D変換ステージにおいて前記第1のサンプリング操作を施すステップと、
(d)前記第2のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を行って第7の変換結果を生成し前記第7の変換結果に対応するアナログ信号に前記第3A/D変換ステージにおいて前記第2のサンプリング操作を施すと共に、前記第4のA/D変換ステージにおいて前記第1の変換操作の後の前記第2の変換操作を施して第8の変換結果を生成し前記第8の変換結果に対応したアナログ信号に前記第1のA/D変換ステージにおいて前記第2のサンプリング操作を施すステップと
を備え、
前記第1のサンプリング操作は、
前記第1のキャパシタおよび前記第2のキャパシタに、第1の入力アナログ信号に応じた電荷を蓄積するステップを含み、
前記第2のサンプリング操作は、
前記第1および第2のキャパシタの前記電荷の再配置に先立って、前記第1のキャパシタおよび前記第2のキャパシタのいずれか一方の前記電荷を保持すると共に、前記第1のキャパシタおよび前記第2のキャパシタのいずれか他方に第2のアナログ信号に応じた電荷のサンプリングを行うステップ
を含み、
前記第1の変換操作は、
前記第1のキャパシタを前記演算増幅回路の前記出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、次段のA/D変換ステージのための第1の入力アナログ信号に対応した第1の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップ
を含み、
前記第2の変換操作は、
前記第2のキャパシタを前記演算増幅回路の前記出力と前記演算増幅回路の前記反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第1のキャパシタの前記他端に供給することによって、次段のA/D変換ステージのための第2の入力アナログ信号に対応した第2の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップ
を含む、ことを特徴とする方法。 - 前記ステップ(a)〜前記ステップ(d)を順に繰り返すステップを更に備える、ことを特徴とする請求項24に記載された方法。
- 前記ステップ(a)〜(d)に先立って、前記第1のA/D変換ステージに第1の標本アナログ信号を受けて、前記第1の標本アナログ信号に前記第1及び第2のサンプリング操作を順に施すステップと、
前記第1のA/D変換ステージにおいてサンプリングされたアナログ信号に第1の変換操作を施して第9の変換結果を生成し前記第9の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第1のサンプリング操作を施すステップと、
前記第1のA/D変換ステージにおいて前記第1の変換操作の後に第2の変換操作を施して第10の変換結果を生成し前記第10の変換結果に対応するアナログ信号に前記第2のA/D変換ステージにおいて第2のサンプリング操作を施すステップと、
前記第1のA/D変換ステージに第2の標本アナログ信号を受けて、前記第2の標本アナログ信号に前記第1のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいてサンプリングされたアナログ信号に前記第1の変換操作を施して第11の変換結果を生成し前記第11の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて第1のサンプリング操作を施すステップと、
前記第1のA/D変換ステージにおいて前記第2の標本アナログ信号に前記第2のサンプリング操作を施すと共に、前記第2のA/D変換ステージにおいて前記第1の変換操作の後に前記第2の変換操作を施して第12の変換結果を生成し前記第12の変換結果に対応するアナログ信号に前記第3のA/D変換ステージにおいて第2のサンプリング操作を施すステップと
を備える、ことを特徴とする請求項24または請求項25に記載された方法。 - 演算増幅回路を含むサンプル/ホールド回路への信号のサンプリング動作を行った後に前記サンプル/ホールド回路を保持動作状態すると共に、前記第1および第2の標本アナログ信号の一方を発生するステップと、
前記演算増幅回路の入力と出力との間に接続されたスイッチを閉じて該閉じたスイッチを開いた後に前記サンプル/ホールド回路を保持動作状態にすると共に、前記第1および第2の標本アナログ信号の他方を発生するステップと
を備える、ことを特徴とする請求項24〜請求項26のいずれか一項に記載された方法。 - ループ状に接続された4個のA/D変換ステージSTG1、STG2、STG3、STG4を用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記A/D変換ステージの各々は第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含むと共に、当該A/D変換ステージにおけるディジタル値を示す信号を生成し、
当該方法は、
(a)前記A/D変換ステージSTG1において、前記演算増幅回路の出力と前記反転入力とを接続し前記第2のキャパシタの他端を基準電位線に接続すると共に前記第1のキャパシタの他端に参照電圧を加えることによって、前記第1および第2のキャパシタに電荷を配置し、
さらに、前記A/D変換ステージSTG2内のアナログ信号に所定の変換操作を行って該アナログ信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において所定のサンプリング操作を行うステップと、
(b)前記ステップ(a)の後に、前記A/D変換ステージSTG1において、前記演算増幅回路の出力と前記反転入力との間に前記第1のキャパシタを接続すると共に、前記第2のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に変換値を生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行うステップと、
(c)前記A/D変換ステージSTG2においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG4においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG1に提供して前記A/D変換ステージSTG1において前記所定のサンプリング操作を行うステップと、
(d)前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行い、さらに、前記A/D変換ステージSTG1においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において所定のサンプリング操作を行うステップと
を備え、
前記所定のサンプリング操作は、
前記第1のキャパシタおよび前記第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップを含み、
前記所定の変換操作は、
前記第1のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、前記演算増幅回路の前記出力に変換値を生成すると共に前記第1および第2のキャパシタの前記電荷を再配置するステップ
を含む、ことを特徴とする方法。 - 前記A/D変換ステージSTG1〜STG4の内のいずれかのA/D変換ステージの入力にサンプル/ホールド回路が接続されており、
前記ステップ(a)における前記アナログ信号は、前記サンプル/ホールド回路から入力された標本アナログ信号に関係している、ことを特徴とする請求項28に記載された方法。 - アナログ信号に対応したディジタル信号を生成するためのA/D変換ステージにおける変換誤差を示す信号を生成する方法であって、前記A/D変換ステージは第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含み、該変換誤差は該演算増幅回路の利得に関連する誤差を含み、
当該方法は、
(a)前記第2のキャパシタの他端および前記第1のキャパシタの他端に参照電圧を加えると共に前記演算増幅回路の出力と前記反転入力とを接続することによって、前記演算増幅回路の前記出力に第1の変換値を生成すると共に前記第1および第2のキャパシタに電荷を配置するステップと、
(b)前記演算増幅回路の出力と前記反転入力との間に前記第1のキャパシタを接続すると共に前記第2のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に第2の変換値を生成すると共に前記第1および第2のキャパシタに電荷を再配置するステップと
を含む、ことを特徴とする方法。 - ループ状に接続された4個のA/D変換ステージSTG1、STG2、STG3、STG4を用いて、アナログ信号に対応したディジタル信号を生成する方法であって、前記A/D変換ステージの各々は第1および第2のキャパシタと該第1および第2のキャパシタの一端に接続された反転入力を有する演算増幅回路とを含むと共に、当該A/D変換ステージにおけるディジタル値を示す信号を生成し、
当該方法は、
(a)前記A/D変換ステージSTG1において、前記第2のキャパシタの他端および前記第1のキャパシタの他端に参照電圧を加えると共に前記演算増幅回路の出力と前記反転入力とを接続することによって、前記第1および第2のキャパシタに電荷を配置し、
さらに、前記A/D変換ステージSTG2内のアナログ信号に所定の変換操作を行って該アナログ信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において所定のサンプリング操作を行うステップと、
(b)前記ステップ(a)の後に、前記A/D変換ステージSTG1において、前記演算増幅回路の出力と前記反転入力との間に前記第1のキャパシタを接続すると共に前記第2のキャパシタの他端に前記参照電圧を加えることによって、前記演算増幅回路の前記出力に変換値を生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において前記所定のサンプリング操作を行い、
さらに、前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行うステップと、
(c)前記A/D変換ステージSTG2においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG3に提供して前記A/D変換ステージSTG3において前記所定のサンプリング操作を行い、
さらに、前記A/D変換ステージSTG4においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG1に提供して前記A/D変換ステージSTG1において前記所定のサンプリング操作を行うステップと、
(d)前記A/D変換ステージSTG3においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG4に提供して前記A/D変換ステージSTG4において前記所定のサンプリング操作を行い、
さらに、前記A/D変換ステージSTG1においてサンプリングされた信号に前記所定の変換操作を行って該サンプリングされた信号に対応する変換値を前記演算増幅回路の前記出力に生成すると共に、この変換値を前記A/D変換ステージSTG2に提供して前記A/D変換ステージSTG2において前記所定のサンプリング操作を行うステップと
を備え、
前記所定のサンプリング操作は、
前記第1のキャパシタおよび前記第2のキャパシタに、入力アナログ信号に応じた電荷を蓄積するステップ
を含み、
前記所定の変換操作は、
前記第1のキャパシタを前記演算増幅回路の出力と前記演算増幅回路の反転入力との間に接続すると共に当該A/D変換ステージにおけるA/D変換結果を示すディジタル信号に応じた変換アナログ信号を前記第2のキャパシタの前記他端に供給することによって、前記演算増幅回路の前記出力に変換値を生成すると共に、前記第1および第2のキャパシタの前記電荷を再配置するステップ
を含む、ことを特徴とする方法。 - 前記A/D変換ステージSTG1〜STG4の内のいずれか一つのA/D変換ステージの入力にサンプル/ホールド回路が接続されており、
前記ステップ(a)における前記アナログ信号は、前記サンプル/ホールド回路から入力された標本アナログ信号に関係している、ことを特徴とする請求項31に記載された方法。
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