KR101758310B1 - 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서 - Google Patents

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Abstract

본 발명에 따른 이미지 센서는 복수의 행과 복수의 열을 갖는 매트릭스 형상으로 배열되며, 각각이 입사광 세기를 전기적인 영상 신호로 변환하여 출력하는 복수의 화소들을 포함하는 화소 어레이; 및 상기 화소 어레이의 출력 신호를 디지털 신호로 변환하는 제1 아날로그 디지털 변환을 수행하고, 상기 화소 어레이의 출력 신호 및 상기 디지털 신호를 이용하여 레지듀(residue)를 얻고, 상기 레지듀를 이용하여 제2 아날로그 디지털 변환을 수행하는 확장 아날로그 디지털 컨버터를 포함한다.

Description

아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서{Analog Digital Converter and Image Sensor Having The Same}
본 발명은 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서에 관한 것으로, 보다 구체적으로는 퍼포먼스 개선을 위한 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서에 관한 것이다.
이미지 센서에 사용되는 아날로그 디지털 컨버터(ADC: Analog Digital Converter)는 고속(high speed), 고해상(high resolution) 및 저전력(low power)을 위한 성능이 요구된다.
하지만, 일반적인 아날로그 디지털 컨버터는 고해상을 구현하기 위해 긴 변환 시간(conversion time)이 요구되어, 이를 단축시키려면 고전력(high power)을 소모하여 문제가 있다.
따라서, 본 발명이 해결하려는 과제는 고속, 고해상 및 저전력의 성능을 모두 만족시키기 위한 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서를 제공하는 것이다.
본 발명의 일 실시예에 따른 이미지 센서는 복수의 행과 복수의 열을 갖는 매트릭스 형상으로 배열되며, 각각이 입사광 세기를 전기적인 영상 신호로 변환하여 출력하는 복수의 화소들을 포함하는 화소 어레이; 및 상기 화소 어레이의 출력 신호를 디지털 신호로 변환하는 제1 아날로그 디지털 변환을 수행하고, 상기 화소 어레이의 출력 신호 및 상기 디지털 신호를 이용하여 레지듀(residue)를 얻고, 상기 레지듀를 이용하여 제2 아날로그 디지털 변환을 수행하는 확장 아날로그 디지털 컨버터를 포함할 수 있다.
또한, 상기 확장 아날로그 디지털 컨버터는 상기 화소 어레이의 출력 신호를 디지털 신호로 변환하는 제1 아날로그 디지털 컨버터; 상기 화소 어레이의 출력 신호 및 상기 제1 아날로그 디지털 컨버터의 디지털 변환 신호를 이용하여 상기 레지듀를 얻기 위한 제1 가산기; 및 상기 레지듀를 입력받아 디지털 변환을 수행하는 제2 아날로그 디지털 컨버터를 포함할 수 있다.
또한, 상기 확장 아날로그 디지털 컨버터는 상기 제1 아날로그 디지털 컨버터의 디지털 변환 신호 및 상기 제2 아날로그 디지털 컨버터의 디지털 변환 신호를 가산하기 위한 제2 가산기를 더 포함할 수 있다.
또한, 상기 확장 아날로그 디지털 컨버터는 상기 화소 어레이의 출력 신호 또는 제1 기준 신호를 입력받아 이를 적분하기 위한 적분기; 및 상기 적분기의 출력 신호를 입력받아 적어도 하나의 비교 신호에 기초하여 디지털 신호로 변환하여 출력하기 위한 비교 블락을 포함할 수 있다.
또한, 상기 확장 아날로그 디지털 컨버터는 상기 비교 블락의 출력 신호를 디지털 아날로그 변환하기 위한 디지털 아날로그 블락을 더 포함할 수 있다.
또한, 상기 확장 아날로그 디지털 컨버터는 상기 비교 블락의 출력 신호를 누적 계산하기 위한 디지털 필터를 더 포함할 수 있다.
또한, 상기 이미지 센서는 상기 제1 기준 신호 및 상기 적어도 하나의 비교 신호를 발생하는 레퍼런스 제너레이터를 더 포함할 수 있다.
또한, 상기 확장 아날로그 디지털 컨버터는 상기 화소 어레이의 출력 신호 또는 상기 제1 기준 신호 중 어느 하나를 선택하여 출력하는 멀티플렉서를 더 포함할 수 있다.
또한, 상기 확장 아날로그 디지털 컨버터는 상기 디지털 아날로그 블락의 출력 신호를 입력받아 부호 반전하여 상기 적분기의 입력 터미널로 출력하는 가산 블락을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 아날로그 디지털 컨버터는 화소 어레이의 출력 신호 또는 제1 기준 신호 중 어느 하나를 선택하여 출력하는 멀티플렉서; 상기 멀티플렉서의 출력 신호를 입력받아 이를 적분하기 위한 적분기; 상기 적분기의 출력 신호를 입력받아 적어도 하나의 비교 신호에 기초하여 디지털 신호로 변환한 제1 출력 신호를 출력하기 위한 비교 블락; 상기 비교 블락의 제1 출력 신호를 디지털 아날로그 변환하기 위한 디지털 아날로그 블락; 상기 디지털 아날로그 블락의 출력 신호를 입력받아 부호 반전하여 상기 적분기의 입력 터미널로 출력하는 가산 블락; 및 상기 비교 블락의 제1 출력 신호를 누적 계산하기 위한 디지털 필터를 포함할 수 있다.
또한, 상기 적분기는 상기 멀티플렉서의 출력 터미널이 적어도 하나의 커패시터를 경유하여 입력 터미널에 연결된 증폭기를 포함하고, 상기 증폭기의 입력 터미널과 출력 터미널은 적어도 하나의 스위치와 적어도 하나의 커패시터가 병렬로 연결되어 있으며, 상기 적어도 하나의 커패시터의 2개의 터미널 중 적어도 하나의 터미널은 상기 증폭기의 입력 터미널 또는 상기 증폭기의 출력 터미널에 연결될 수 있다.
또한, 상기 멀티플렉서의 출력 터미널은 제1 스위치를 경유하여 상기 적어도 하나의 커패시터와 연결될 수 있다.
또한, 상기 적어도 하나의 커패시터의 터미널들 중 상기 증폭기의 입력 터미널을 제외한 터미널들에 스위칭 신호에 따라 제2 기준 신호가 입력될 수 있다.
또한, 상기 적분기는 상기 적어도 하나의 스위치의 동작 및 상기 스위칭 신호에 따라 상기 멀티 플렉서의 출력 신호를 적분할 수 있다.
또한, 상기 적분기는 입력 터미널로 입력되는 상기 가산 블락의 출력 피드백 신호와 상기 화소 어레이의 출력 신호를 연산하여 레지듀(residue)를 얻을 수 있다.
또한, 상기 비교 블락은 상기 적분기를 통해 얻은 레지듀를 디지털 신호로 변환한 제2 출력 신호를 출력하며, 상기 디지털 필터는 상기 비교 블락의 제1 출력 신호 및 상기 제2 출력 신호를 누적 연산할 수 있다.
상기 비교 블락은 레퍼런스 제너레이터로부터 상기 적어도 하나의 비교 신호를 입력받고, 상기 적어도 하나의 비교 신호는 상기 비교 블락이 상기 제1 출력 신호를 변환하는 경우와 상기 비교 블락이 상기 제2 출력 신호를 변환하는 경우에 다른 크기의 신호에 해당할 수 있다.
본 발명의 일 실시예에 의한 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서에 따르면 고속, 고해상 및 저전력의 성능을 모두 충족시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 이미지센서를 설명하기 위한 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다.
도 3a 및 도 3b는 도 2의 ADC를 설명하기 위한 개념도를 나타낸다.
도 4는 도 3a에 도시된 EC-ADC의 구체적인 일 실시예를 나타내는 도면이다.
도 5는 도 4에 도시된 EC-ADC의 동작을 설명하기 위한 스위치 제어 신호를 나타내는 도면이다.
도 6a 내지 도 6c는 도 5에 도시된 스위치 제어 신호에 따른 EC-ADC 동작을 설명하기 위한 도면이다.
도 7은 도 4에 도시된 비교 블락의 일 실시예를 나타내는 도면이다.
도 8은 도 7의 비교 블락의 동작을 설명하기 위한 도면이다.
도 9는 도 1에 도시된 레퍼런스 제너레이터가 출력하는 출력 신호들을 나타내는 도면이다.
도 1O은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기구성 요소들은 상기용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 이미지센서를 설명하기 위한 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 이미지 센서(100)는 화소 어레이(Pixel Array, 110), 로우 드라이버(Row Driver, 120), 확장 아날로그 디지털 컨버터(Extended Analog Digital Converter; 이하 EC-ADC, 140), 레퍼런스 제너레이터(Reference Generator, 160) 및 타이밍 제너레이터(Timing Generator, 170), 제어 레지스터 블락(Control Register Block, 180) 및 버퍼(Buffer, 190)를 포함한다.
상기 이미지 센서(100)는 이미지 프로세서(200)의 제어에 의해 렌즈(500)를 통해 촬상된 물체(object, 400)를 센싱하고, 상기 이미지 프로세서(200)는 상기 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(Display Unit, 300)에 출력할 수 있다. 이때, 디스플레이 유닛(300)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 상기 디스플레이 유닛(300)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.
이때, 상기 이미지 프로세서(200)는 카메라 컨트롤러(Camera Controller; 210), 이미지 신호 프로세서(Image Signal Processor; 220) 및 PC I/F(230)를 포함한다. 상기 카메라 컨트롤러(210)은 상기 제어 레지스터 블락(180)을 제어한다. 이때, 상기 카메라 컨트롤러(210)은 I2C(Inter-Integrated Circuit)를 이용하여 이미지 센서(100), 즉, 상기 제어 레지스터 블락(180)을 제어할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이미지 신호 프로세서(220)는 상기 버퍼(190)의 출력 신호인 이미지 데이터를 입력받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 PC I/F(230)를 통해 디스플레이 유닛(300)으로 출력한다.
상기 이미지 신호 프로세서(220)는 도 1에서는 이미지 프로세서(200) 내부에 위치하는 것으로 도시하였으나, 이는 당업자에 의해 설계 변경이 가능하다. 예컨대, 상기 이미지 신호 프로세서(220)는 상기 이미지 센서(100) 내부에 위치할 수도 있다.
화소 어레이(110)는 다수의 광 감지 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등의 광 감지 소자를 포함한다. 화소 어레이(110)는 다수의 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 영상 신호를 생성한다.
타이밍 제너레이터(170)는 로우 드라이버(120), EC-ADC(140) 및 레퍼런스 제너레이터(160) 각각에 제어 신호를 출력하여 상기 로우 드라이버(120), EC-ADC(140) 및 레퍼런스 제너레이터(160)의 동작을 제어할 수 있으며, 제어 레지스터 블락(180)은 레퍼런스 제너레이터(160), 타이밍 제너레이터(170) 및 버퍼(190) 각각에 제어 신호를 출력하여 동작을 제어할 수 있다. 이때, 상기 제어 레지스터 블락(180)은 상기 카메라 컨트롤러(210)의 제어를 받아 동작한다.
상기 제어 레지스터 블락(180)은 상기 레퍼런스 제너레이터(160)에 제어 신호를 출력하여, 상기 레퍼런스 제너레이터(160)가 출력하는 기준 전압의 범위(range)를 제어할 수 있다. 예컨대, 상기 기준 전압의 범위는 상기 제어 레지스터 블락(180)에 의하여 1V에서 0.5V로 제어될 수 있고, 1V에서 0.5V로 기준 전압의 범위가 1/2로 제어되는 경우, 상기 EC-ADC(140)의 게인(gain)은 2배가 될 수 있다.
로우 드라이버(120)는 화소 어레이(110)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 행 선택 신호를 생성할 수 있다. 그리고, 화소 어레이(110)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 리셋 신호와 영상 신호를 EC-ADC(140)로 출력한다.
상기 EC-ADC(140)는 입력받은 리셋 신호와 영상 신호를 상관 이중 샘플링을 수행할 수 있으며, 상기 레퍼런스 제너레이터(160)로부터 제공된 기준 신호들과 상관 이중 샘플링된 신호를 이용하여 결과 신호를 출력하고, 상기 결과 신호를 카운팅하여 버퍼(190)로 출력한다.
상기 EC-ADC(140)는 2단 이상의 아날로그 디지털 변환을 수행하는 복수의 블락들을 포함할 수 있으며, 레지듀(residue)를 이용하여 아날로그 디지털 변환을 수행할 수 있다. 이에 대한 보다 구체적인 설명은 도 3a 내지 도 8에서 하기로 한다.
버퍼(190)는 상기 EC-ADC(140)로부터 출력된 디지털 신호를 임시 저장한 후 센싱하고 증폭하여 출력한다. 이때, 상기 버퍼(190)는 임시 저장을 위해 각 열에 하나씩 포함된 복수의 컬럼 메모리 블락(예컨대, SRAM) 및 상기 EC-ADC(140)로부터 출력된 디지털 신호를 센싱하고 증폭하기 위한 센스 앰프(SA)를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 이미지 센서를 보다 구체적으로 나타내기 위한 도면이다. 도 2를 참고하면, 상기 이미지 센서(100)는 픽셀 어레이(110), 로우 드라이버(120), 아날로그 디지털 컨버터(140), 레퍼런스 제너레이터(160), 타이밍 제너레이터(170), 버퍼(190)를 포함한다.
픽셀 어레이(110)는 각각이 다수의 행(row) 라인들 및 다수의 컬럼(column) 라인들과 접속되는 매트릭스 형태의 다수의 픽셀(111)들을 포함할 수 있다.
로우 드라이버(120)는 타이밍 제너레이터(170)에서 생성된 행 제어신호(예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(110)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다.
EC-ADC(140)는 픽셀 어레이(110)를 구성하는 컬럼 라인들 중에서 어느 하나의 컬럼 라인에 접속된 단위 픽셀로부터 출력되는 픽셀 신호에 대해 상관 이중 샘플링을 수행할 수 있으며, 상기 레퍼런스 제너레이터(160)로부터 제공된 기준 신호들과 상관 이중 샘플링된 신호를 이용하여 결과 신호를 출력하고, 상기 결과 신호를 카운팅하여 버퍼(190)로 출력할 수 있다. 상기 레퍼런스 제너레이터(160)는 타이밍 제너레이터(170)에서 발생된 제어신호에 기초해 동작할 수 있다.
상기 버퍼(190)는 컬럼 메모리 블록(191) 및 센스 앰프(192)를 포함하고, 상기 컬럼 메모리 블록(191)은 복수의 메모리(193)들을 포함한다.
상기 메모리(193)들은 상기 타이밍 제너레이터(170)에서 발생된 제어신호에 기초하여, 상기 컬럼 메모리 블록(191) 내부 또는 타이밍 제너레이터(170) 내부에 위치한 메모리 컨트롤러(미도시)에 의해 발생된 메모리 제어 신호에 따라 동작할 수 있으며, 상기 메모리(193)는 SRAM에 해당할 수 있다.
상기 컬럼 메모리 블록(191)은 상기 메모리 제어 신호에 따라, 상기 EC-ADC(140)로부터 출력된 디지털 신호를 임시 저장한 후 센스 앰프(192)로 출력하며, 상기 센스 앰프(192)는 이를 센싱하고 증폭해 출력한다.
도 3a 및 도 3b는 도 2의 ADC를 설명하기 위한 개념도를 나타낸다. 도 3a를 참고하면, 상기 EC-ADC(140)는 제1 ADC(142), 제1 DAC(144), 제1 가산기(145), 증폭기(146), 제2 ADC(148) 및 제2 가산기(149)를 포함한다.
상기 제1 ADC(142)는 화소 어레이(110)로부터 출력된 신호를 입력받아 디지털 변환하여 제1 DAC(144)로 출력할 수 있으며, 상기 제1 DAC(144)는 상기 제1 ADC(142)로부터 입력받은 신호를 아날로그 변환하여 제1 가산기(145)로 출력할 수 있다.
상기 제1 가산기(145)는 상기 제1 DAC(144)로부터 출력된 신호와 상기 화소 어레이(110)로부터 출력된 신호를 가산하여 증폭기(146)로 출력하고, 상기 증폭기(146)는 이를 증폭하여 제2 ADC(148)로 출력하며, 상기 제2 ADC(148)는 상기 증폭기(146)의 출력 신호를 디지털 변환하여 출력한다.
이때, 상기 제1 ADC(142)는 N비트 ADC 중에서 3비트 ADC에 해당할 수 있으며, 상기 제1 DAC(144)는 N비트 DAC 중에서 3비트 DAC에 해당할 수 있다. 하지만, 본 발명의 범위가 이에 한정되는 것은 아니며, 도 8 및 도 9에서는 상기 제1 ADC(142)는 2비트 ADC로서 설명된다.
보다 구체적으로, 도 3b를 참고하면, 상기 제1 ADC(142) 및 제1 가산기(145)로 입력되는 아날로그 신호가 0.9V(이때, 입력되는 아날로그 신호의 최대 크기는 1V)에 해당하는 경우, 상기 제1 ADC(142)는 0.9V를 디지털 신호로 변환하기 때문에 111 값을 출력하게 된다.
제1 DAC(144)는 상기 디지털 신호 값 111을 입력받아 아날로그 신호로 변환하기 때문에, 0.875V에 해당하는 값을 출력한다.
상기 제1 가산기(145)는 입력되는 아날로그 신호 0.9V와 상기 제1 DAC(144)에서 출력된 0.875V에 음의 부호를 취하여 가산하여 출력한다. 예컨대, 상기 가산기(145)는 0.9V+(-0.875V)=0.025V(예컨대, residue)에 해당하는 아날로그 값을 증폭기(146)에 출력하고, 상기 증폭기(146)는 이를 증폭하여 제2 ADC(148)에 출력한다. 이때, 상기 증폭기(146)가 3비트 증폭기에 해당하는 경우에는 0.025V × 8 = 0.2V를 출력한다.
상기 제2 ADC(148)는 상기 0.2V를 입력받아 디지털 신호로 변환한다. 예컨대, 상기 제2 ADC(148)가 M비트 ADC 중에서 3비트 ADC에 해당할 수 있으며, 이 경우, 0.2V를 디지털 신호로 변환하기 때문에 001 값을 출력하게 된다. 하지만, 본 발명의 범위가 이에 한정되는 것은 아니며, 도 8 및 도 9에서는 상기 제2 ADC(148)가 2비트 ADC인 경우로서 설명된다.
상기 제2 가산기(149)는 상기 제1 ADC(142) 및 제2 ADC(148)의 디지털 신호 출력 값을 가산하여 출력한다. 이때, 제1 ADC(142)가 N비트 ADC이면서 신호 출력 값이 X이고, 제2 ADC(148)가 M비트 ADC이면서 신호 출력 값이 Y일 경우, 상기 제2 가산기(149)는 출력 값을 2M×X + Y로 계산하여 출력할 수 있다.
위의 경우, 제1 ADC(142)가 3비트 ADC이면서 신호 출력 값이 111이고, 제2 ADC(148)가 3비트 ADC이면서 신호 출력 값이 001이기 때문에, N=3, X=7, M=3, Y=1에 해당하여, 상기 제2 가산기(149)는 출력 값을 23×7 + 1로 계산하여 출력할 수 있다.
도 4는 도 3a에 도시된 EC-ADC의 구체적인 일 실시예를 나타내는 도면이고, 도 5는 도 4에 도시된 EC-ADC의 동작을 설명하기 위한 스위치 제어 신호를 나타내는 도면이다. 도 6a 내지 도 6c는 도 5에 도시된 스위치 제어 신호에 따른 EC-ADC 동작을 설명하기 위한 도면이다. 도 7은 도 4에 도시된 비교 블락의 일 실시예를 나타내는 도면이고, 도 8은 도 7의 비교 블락의 동작을 설명하기 위한 도면이다.
도 4를 참고하면, 상기 EC-ADC(140)는 멀티플렉서(151), 증폭기(146), 비교 블락(155), DAC 블락(157), 가산 블락(153) 및 디지털 필터(159)를 포함한다. 상기 멀티플렉서(151), 증폭기(146)의 포지티브 단자 및 비교 블락(155)은 제1 스위치(SW1) 내지 제8 스위치(SW8) 및 제1 커패시터(C1) 내지 제3 커패시터(C3)를 경유하여 서로 접속된다. 또한, 상기 증폭기(146)의 네거티브 단자에는 제1 기준 신호(VCM)가 입력된다. 이때, 상기 증폭기(146), 상기 제1 스위치(SW1) 내지 제8 스위치(SW8) 및 상기 제1 커패시터(C1) 내지 제3 커패시터(C3)는 상기 제1 스위치(SW1) 내지 제8 스위치(SW8)의 스위칭에 따라 적분기로 동작할 수 있다.
도 3a 및 도 4에 도시된 제1 노드(N1) 및 제2 노드(N2)는 서로 동일한 노드에 해당하고, 제1 제어 신호(p1) 내지 제5 제어 신호(p5)에 따라, 상기 제1 노드(N1)에 상기 DAC 블락(157)의 반전된 출력 신호(-V_Out)가 제4 커패시터(C4)를 경유하여 입력된다. 상기 제1 노드(N1) 및 제2 노드(N2)는 각각 제2 스위치(SW2) 및 제3 스위치(SW3)을 경유하여 제2 기준 신호(Vref)가 입력된다.
보다 구체적으로, 도 5 및 도 6a 내지 도 6c를 참고하면, 제1 구간(1 period)에서, 리셋 제어 신호(prst) 및 제2 제어 신호(p2)는 하이 레벨에 해당하고, 제1 제어 신호(p1), 제3 제어 신호(p3) 내지 제5 제어 신호(p5)는 로우 레벨에 해당한다.
도 6a는 제1 구간(1 period)에서 상기 EC-ADC(140)의 일부를 나타낸다. 도 6a를 참고하면, 리셋 제어 신호(prst) 및 제2 제어 신호(p2)가 하이 레벨에 해당하기 때문에 제2 스위치(SW2), 제6 스위치(SW6) 및 제8 스위치(SW8)가 클로즈되고, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)가 모두 공통 노드가 된다.
따라서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)의 전압은 모두 동일하다.
도 6b는 제2 구간(2 period)에서 상기 EC-ADC(140)의 일부를 나타낸다. 도 6b를 참고하면, 제1 제어 신호(p1)가 하이 레벨에 해당하기 때문에 제1 스위치(SW1) 및 제3 스위치(SW3)가 클로즈되고, 멀티플렉서(151)는 제3 제어 신호(p3)가 로우 레벨에 해당하여 V_In을 출력하며, 따라서, 제1 커패시터(C1)에는 V_In이 충전된다. 이때, V_In은 도 1의 화소 어레이(110)의 출력 신호에 해당할 수 있다.
도 6c는 제3 구간(3 period)에서 상기 EC-ADC(140)의 일부를 나타낸다. 도 6c를 참고하면, 제2 제어 신호(p2)가 하이 레벨에 해당하기 때문에 제2 스위치(SW2) 및 제5 스위치(SW5)가 클로즈되고, 도 6c에 도시된 회로는 적분기로 동작한다.
이때, 제2 구간(2 period) 및 제3 구간(3 period)을 하나의 클락으로 볼 경우, 도 3a의 제1 ADC(142)가 N비트 ADC일 경우, 2N 클락 동작한다.
제4 구간(4 period) 및 제5 구간(5 period)은 제3 제어 신호(p3)가 하이 레벨이다. 따라서, 멀티플렉서(151)에서 제1 기준 신호(VCM)가 출력되고, 상기 2N 클락 구간 동안에 계산된 적분 결과 값(예컨대, residue)이 피드백되어, 도 3a의 제2 ADC(148)의 동작을 위한 준비가 이루어진다.
제6 구간(6 period) 및 제7 구간(7 period)은 도 3a의 제2 ADC(148)의 동작 구간에 해당하며, 도 3a의 제2 ADC(148)가 M비트 ADC일 경우, M클락 동작한다.
제6 구간(6 period) 및 제7 구간(7 period)은 다시 제3 제어 신호(p3)가 로우 레벨이 되며, 멀티플렉서(151)에서 V_In 신호가 출력되며, 상기 적분 결과 값(예컨대, residue)이 이용되어 제2 구간(2 period) 및 제3 구간(3 period)의 동작과 동일한 동작이 수행된다.
다시 도 4를 참고하면, 비교 블락(155)은 증폭기(146)에 의해 제2 노드(N2)에 출력된 전압을 타이밍 제너레이터(170)로부터 입력되는 입력 클락(CLK) 및 레퍼런스 제너레이터(160)로부터 입력되는 비교 신호들(VCOM 및 -VCOM)에 기초하여 디지털 값으로 변환하여 출력한다.
예컨대, 상기 비교 블락(155)은 적어도 하나의 변환 블락으로 구성될 수 있고, 도 7을 참고하면, 상기 비교 블락(155)은 제1 변환 블락(1551) 및 제2 변환 블락(1552)을 포함한다.
상기 제1 변환 블락(1551) 및 제2 변환 블락(1552)은 클락 신호(CLK), 비교 신호들(VCOM 및 -VCOM) 및 제2 노드(N2)의 전압 신호를 입력받아 상기 비교 신호들(VCOM 및 -VCOM)에 기초하여 상기 제2 노드(N2)의 전압 신호를 디지털 변환한 신호(D1 및 D0)를 출력한다.
도 8을 참고하면, 도 3a의 제1 ADC(142) 및 제2 ADC(148)가 2비트 ADC에 해당하고 비교 신호들(Vcom 및 -VCOM)이 0.25V 및 -0.25V일 경우에, 상기 제2 노드(N2)의 전압 신호가 0.25V 및 -0.25V를 기준으로 어느 범위에 위치해 있는지에 따라 디지털 변환한 신호(D1 및 D0)를 출력한다.
예컨대, 상기 제2 노드(N2)의 전압 신호가 0.27V일 경우에는 0.27V는 0.25V 및 -0.25V보다 높으므로, D1=1 및 D0=1에 해당하고, 상기 제2 노드(N2)의 전압 신호가 0.2V일 경우에는 0.2V는 0.25V보다 낮고 -0.25V보다 높으므로, D1=0 및 D0=1에 해당하고, 상기 제2 노드(N2)의 전압 신호가 -0.27V일 경우에는 -0.27V는 0.25V 및 -0.25V보다 낮으므로, D1=0 및 D0=0에 해당한다.
DAC 블락(157)은 상기 비교 블락(155)의 출력 디지털 값을 입력받아 아날로그 신호로 변환한 신호(V_Out)를 출력한다.
디지털 필터(159)는 상기 비교 블락(155)의 출력 디지털 값을 누적 계산할 수 있다. 예컨대, 상기 EC-ADC(140)는 상기 비교 블락(155)으로부터 D1=0 및 D0=0을 입력받는 경우, 0을 취할 수 있고, D1=0 및 D0=1을 입력받는 경우, 1을 취할 수 있으며, D1=1 및 D0=1를 입력받는 경우, 2를 취할 수 있다.
상기 디지털 필터(159)는 상기 비교 블락(155)으로부터 입력되는 디지털 변환한 신호(D1 및 D0)에 기초하여 취한 0, 1, 또는 2 값을 특정 클락 수에 따라 누적 계산할 수 있다. 이때, 상기 특정 클락 수는 상기 EC-ADC(140)가 몇 비트 ADC인지에 따라 결정될 수 있다.
도 4를 참고하면, 상기 EC-ADC(140)는 가산 블락(153)을 포함하며, 상기 가산 블락(153)은 상기 DAC 블락(157)의 출력 신호(V_Out)를 입력받아 부호 반전하여 제1 제어 신호(p1) 내지 제5 제어 신호(p5)에 따라 제1 노드(N1)로 신호를 출력한다.
예컨대, 도 4 및 도 5를 참고하면, 상기 가산 블락(153)은 제1 제어 신호(p1) 및 제4 제어 신호(p4)가 하이 레벨인 제2 구간(2 period) 및 제4 구간(4 period)에 상기 제1 노드(N1)로 상기 DAC 블락(157)의 출력 신호의 부호 반전 신호(-V_Out)를 전달한다.
결과적으로, 제2 구간(2 period) 및 제3 구간(3 period)을 포함하는 2N 클락 구간에는 상기 EC-ADC(140)는 도 3a의 제1 ADC(142)와 같은 역할을 수행하며, 제6 구간(6 period) 및 제7 구간(7 period)을 포함하는 M 클락 구간에는 상기 EC-ADC(140)는 도 3a의 제2 ADC(148)와 같은 역할을 수행하게 된다.
도 9는 도 1에 도시된 레퍼런스 제너레이터가 출력하는 출력 신호들을 나타내는 도면이다. 도 1, 도 3a, 도 3b, 도 4, 도 5 및 도 9를 참고하면, 상기 레퍼런스 제너레이터(160)는 제1 기준 신호(VCM), 제2 기준 신호(Vref) 및 비교 신호(±Vcom)를 발생하여, 상기 EC-ADC(140)에 제공한다. 이때, 도 3a의 제1 ADC(142) 및 제2 ADC(148)는 도 8과 같이, 2비트 ADC에 해당할 수 있다.
이때, 상기 제1 기준 신호(VCM), 및 비교 신호(±Vcom)는 비교 블락(155)에 입력되며, 상기 제2 기준 신호(Vref)는 포지티브 신호(VrefH) 및 네거티브 신호(VrefL)를 포함하며, 상기 EC-ADC(140)의 전압 범위를 결정하는 신호에 해당할 수 있다. 예컨대, 도 3b와 같이 전압 범위가 1V일 경우, 상기 포지티브 신호(VrefH)는 0.5V 및 네거티브 신호(VrefL)는 -0.5V에 해당할 수 있다.
또한, 상기 비교 신호(±Vcom)는 도 5의 2N클락 구간 내에서와 M클락 구간 내에서 다르게 입력될 수 있고, 포지티브 신호 및 네거티브 신호를 포함할 수 있다. 도 9를 참고하면, 상기 비교 신호(±Vcom)는 2N클락 구간 내에서 포지티브 신호 0.25V(Vcom1) 및 네거티브 신호 -0.25V(-Vcom1)를 포함할 수 있고, M클락 구간 내에서 포지티브 신호 0.125V(Vcom2) 및 네거티브 신호 -0.125V(-Vcom2)를 포함할 수 있다.
이때, 포지티브 신호(Vcom1, Vcom2) 및 네거티브 신호(-Vcom1, -Vcom2)는 제1 기준 신호(VCM)를 기준으로 결정될 수 있다.
도 1O은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다. 도 10을 참조하면, 상기 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, IPTV 또는 스마트 폰으로 구현될 수 있다.
상기 전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.
어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, 상기 CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다.
어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.
전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 상기 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서
110: 화소 어레이
120: 로우 드라이버
140: EC-ADC
160: 레퍼런스 제너레이터
170: 타이밍 제너레이터
180: 제어 레지스터 블락
190: 버퍼
200: 이미지 프로세서
210: 카메라 컨트롤러
220: 이미지 신호 프로세서
230: PC/IF
300: 디스플레이 유닛
400: object
500: 렌즈

Claims (10)

  1. 복수의 행과 복수의 열을 갖는 매트릭스 형상으로 배열되며, 각각이 입사광 세기를 전기적인 영상 신호로 변환하여 출력하는 복수의 화소들을 포함하는 화소 어레이; 및
    상기 화소 어레이의 출력 신호를 디지털 신호로 변환하는 제1 아날로그 디지털 변환을 수행하고, 상기 화소 어레이의 출력 신호 및 상기 디지털 신호를 이용하여 레지듀(residue)를 얻고, 상기 레지듀를 이용하여 제2 아날로그 디지털 변환을 수행하는 확장 아날로그 디지털 컨버터를 포함하며,
    상기 확장 아날로그 디지털 컨버터는,
    상기 화소 어레이의 출력 신호 또는 제1 기준 신호를 입력받아 이를 적분하기 위한 적분기;
    상기 적분기의 출력 신호를 입력받아 적어도 하나의 비교 신호에 기초하여 디지털 신호로 변환하여 출력하기 위한 비교 블락;
    상기 비교 블락의 출력 신호를 디지털 아날로그 변환하기 위한 디지털 아날로그 블락; 및
    상기 디지털 아날로그 블락의 출력 신호를 입력받아 부호 반전하여 상기 적분기의 입력 터미널로 출력하는 가산 블락을 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 이미지 센서는
    상기 제1 기준 신호와 상기 적어도 하나의 비교 신호를 생성하는 레퍼런스 제너레이터를 더 포함하는 이미지 센서.
  3. 제2항에 있어서, 상기 확장 아날로그 디지털 컨버터는
    상기 화소 어레이의 출력 신호 및 상기 제1 기준 신호 중 하나의 신호를 선택적으로 출력하는 멀티플렉서를 더 포함하는 이미지 센서.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 확장 아날로그 디지털 컨버터는
    상기 비교 블락의 출력 신호를 누적 계산하기 위한 디지털 필터를 더 포함하는 이미지 센서.
  7. 삭제
  8. 화소 어레이의 출력 신호 또는 제1 기준 신호 중 어느 하나를 선택하여 출력하는 멀티플렉서;
    상기 멀티플렉서의 출력 신호를 입력받아 이를 적분하기 위한 적분기;
    상기 적분기의 출력 신호를 입력받아 적어도 하나의 비교 신호에 기초하여 디지털 신호로 변환한 제1 출력 신호를 출력하기 위한 비교 블락;
    상기 비교 블락의 제1 출력 신호를 디지털 아날로그 변환하기 위한 디지털 아날로그 블락;
    상기 디지털 아날로그 블락의 출력 신호를 입력받아 부호 반전하여 상기 적분기의 입력 터미널로 출력하는 가산 블락; 및
    상기 비교 블락의 제1 출력 신호를 누적 계산하기 위한 디지털 필터를 포함하는 아날로그 디지털 컨버터.
  9. 제8항에 있어서, 상기 적분기는
    입력 터미널로 입력되는 상기 가산 블락의 출력 피드백 신호와 상기 화소 어레이의 출력 신호를 연산하여 레지듀(residue)를 얻는 아날로그 디지털 컨버터.
  10. 제9항에 있어서, 상기 비교 블락은
    상기 적분기를 통해 얻은 레지듀를 디지털 신호로 변환한 제2 출력 신호를 출력하며,
    상기 디지털 필터는
    상기 비교 블락의 제1 출력 신호 및 상기 제2 출력 신호를 누적 연산하는 아날로그 디지털 컨버터.
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