KR102215751B1 - 데이터 전송 효율을 높일 수 있는 이미지 센서, 이의 작동 방법, 및 이를 포함하는 이미지 처리 시스템 - Google Patents

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Abstract

데이터 전송 효율을 높일 수 있는 이미지 센서가 개시된다. 상기 이미지 센서는 각각이 복수의 1-비트 신호들 각각을 저장하는 복수의 1-비트 저장 장치들과, 상기 복수의 1-비트 저장 장치들에 저장된 상기 복수의 1-비트 신호들을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호를 생성하고 상기 가중합 신호를 데이터 버스로 전송하는 신호 생성기와, 복수의 기준 신호들 각각과 상기 가중합 신호를 비교하여 복수의 디지털 신호들을 생성하는 비교기 어레이를 포함한다.

Description

데이터 전송 효율을 높일 수 있는 이미지 센서, 이의 작동 방법, 및 이를 포함하는 이미지 처리 시스템{IMAGE SENSOR FOR IMPROVING DATA TRANSFER EFFEIENCY, METHOD THEREOF, AND IMAGE PROCESSING SYSTEM INCLUDING SAME}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 데이터 전송 효율을 높일 수 있는 이미지 센서, 이의 작동 방법, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템에 관한 것이다.
이미지 센서(image sensor)는 광학 이미지(optical image)를 전기적인 신호들로 변환하는 장치이다.
상기 이미지 센서는 CCD(charged coupled device) 이미지 센서와 CMOS (complementary metal-oxide-semiconductor (CMOS)) 이미지 센서로 분류된다.
CMOS 이미지 센서(또는 CMOS 이미지 센서 칩)는 CMOS 반도체 공정을 이용하여 제조되는 액티브 픽셀 센서(active pixel sensor)의 일종이다. 상기 CMOS 이미지 센서는 복수의 픽셀들을 포함하는 픽셀 어레이를 포함한다.
상기 복수의 픽셀들 각각은 광신호를 아날로그 전기 신호로 변환하는 광전 변환 소자와, 상기 아날로그 전기 신호를 디지털 신호로 변환하는 부가적인 회로를 포함한다.
CMOS 이미지 센서에 의해 처리된 화질(image quality)을 결정하는 주요 요소들은 픽셀들(pixels)의 개수, 아날로그-디지털 변환기의 해상도(resolution), 및 높은 프레임 레이트(high frame rate)이다. 상기 주요 요소들은 데이터 버스의 데이터 전송 효율과 상관 관계가 있다.
데이터 버스의 데이터 전송 효율을 증가시키는 방법으로서 데이터의 전송 주파수를 높이는 방법이 사용될 수 있다. 그러나, 상기 전송 주파수가 높아지면, 전송되는 데이터의 간섭(interference)으로 인해 수신기에서 수신된 데이터를 복원하는데 문제가 있을 수 있다.
또한, 아날로그-디지털 변환기의 해상도의 증가와 멀티-채널 데이터 버스가 사용됨에 따라, 상기 아날로그-디지털 변환기와 상기 멀티-채널 데이터 버스를 구현하는데 필요한 실리콘 영역(silicon area)이 증가한다. 이에 따라 CMOS 이미지 센서 칩의 다이 사이즈(die size)이 증가한다.
따라서, 그로스 다이(gross die) 또는 넷 다이(net die)를 증가시키기 위해, 상기 실리콘 영역을 감소시켜 상기 다이 사이즈를 감소시킬 필요가 있다. 여기서, 그로스 다이 또는 넷 다이는 웨이퍼 1장에 포함될 수 있는 반도체 칩의 개수로 정의될 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 데이터 버스를 통해 전송되는 데이터의 전송 효율을 높임과 동시에 상기 데이터 버스를 구현하는데 필요한 실리콘 영역을 감소시킬 수 있는 전체적으로 다이 사이즈를 감소시킬 수 있는 이미지 센서, 이의 작동 방법, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 이미지 센서의 작동 방법은 복수의 1-비트 신호들 각각을 복수의 1-비트 저장 장치들 각각에 저장하는 단계와, 상기 복수의 1-비트 저장 장치들에 저장된 상기 복수의 1-비트 신호들을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호를 생성하는 단계와, 복수의 기준 신호들 각각과 상기 가중합 신호를 비교하여 복수의 디지털 신호들을 생성하는 단계를 포함한다.
실시 예들에 따라, 상기 복수의 1-비트 신호들 각각은 복수의 픽셀들 각각으로부터 출력된 픽셀 신호에 기초하여 생성될 수 있다.
실시 예들에 따라, 상기 작동 방법은 복수의 픽셀들 중에서 픽셀별로 출력된 픽셀 신호를 디지털 코드로 변환하는 단계를 더 포함하고, 상기 복수의 1-비트 신호들 각각은 상기 픽셀별로 대응되는 디지털 코드에서 동일한 비트 위치에 존재하는 비트 신호일 수 있다.
실시 예들에 따라, 상기 복수의 1-비트 신호들은 동일한 픽셀로부터 출력된 픽셀 신호에 기초하여 생성될 수 있다.
실시 예들에 따라, 상기 복수의 1-비트 신호들은 상기 픽셀 신호에 관련된 디지털 코드에 포함되고 서로 인접한 1-비트 신호들일 수 있다.
상기 가중합 신호를 생성하는 단계는 복수의 가중합 계수들을 조절하는 단계와, 조절의 결과와 상기 복수의 1-비트 신호들을 이용하여 상기 가중합 신호를 생성하는 단계를 포함한다.
상기 복수의 1-비트 신호들의 개수는 상기 복수의 디지털 신호들의 개수와 동일할 수 있다.
실시 예들에 따라, 상기 가중합 신호를 생성하는 단계는 하나의 컬럼 어드레스를 디코드하여 복수의 컬럼 선택 신호들을 동시에 활성화하는 단계와, 상기 복수의 컬럼 선택 신호들과 상기 복수의 1-비트 신호들을 이용하여, 상기 가중합 신호를 생성하는 단계를 포함하고, 상기 복수의 1-비트 신호들의 개수와 상기 복수의 컬럼 선택 신호들의 개수는 동일할 수 있다.
실시 예들에 따라, 상기 가중합 신호를 생성하는 단계는 컬럼 어드레스를 디코드하여 컬럼 선택 신호를 활성화하는 단계와, 상기 컬럼 선택 신호와 상기 복수의 1-비트 신호들을 이용하여, 상기 가중합 신호를 생성하는 단계를 포함한다.
상기 복수의 1-비트 신호들의 개수가 T개일 때, 상기 복수의 기준 신호들의 개수는 2T-1개이고, 상기 T는 2 이상의 자연수이다.
상기 복수의 1-비트 신호들의 개수가 T일 때, 상기 레벨들의 개수는 2T개이고, 상기 T는 2 이상의 자연수이다.
상기 레벨들의 개수는 상기 복수의 기준 신호들의 개수보다 크다.
본 발명의 실시 예에 따른 이미지 센서는 각각이 복수의 1-비트 신호들 각각을 저장하는 복수의 1-비트 저장 장치들과, 상기 복수의 1-비트 저장 장치들에 저장된 상기 복수의 1-비트 신호들을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호를 생성하고 상기 가중합 신호를 데이터 버스로 전송하는 신호 생성기와, 복수의 기준 신호들 각각과 상기 가중합 신호를 비교하여 복수의 디지털 신호들을 생성하는 비교기 어레이를 포함한다.
실시 예에 따라 상기 이미지 센서는 각각이 복수의 픽셀 신호들 각각을 생성하는 복수의 픽셀들과, 각각이 상기 복수의 픽셀 신호들 각각을 디지털 코드들 각각으로 변환하는 아날로그-디지털 변환기들을 더 포함하고, 상기 복수의 1-비트 신호들 각각은 상기 디지털 코드들 각각의 일부이고 상기 디지털 코드들 각각에서 동일한 비트 위치에 존재하는 비트 신호이다.
다른 실시 예에 따라 상기 이미지 센서는 픽셀 신호를 출력하는 픽셀과, 상기 픽셀 신호를 디지털 코드로 변환하는 아날로그-디지털 변환기를 더 포함하고, 상기 복수의 1-비트 신호들은 상기 디지털 코드의 일부이고 상기 디지털 코드에서 서로 인접한 비트 신호들이다.
본 발명의 실시 예에 따른 이미지 처리 시스템은 이미지 센서와, 상기 이미지 센서의 작동을 제어하는 프로세서를 포함한다. 상기 이미지 센서는 각각이 복수의 1-비트 신호들 각각을 저장하는 복수의 1-비트 저장 장치들과, 상기 복수의 1-비트 저장 장치들에 저장된 상기 복수의 1-비트 신호들을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호를 생성하는 신호 생성기와, 복수의 기준 신호들 각각과 상기 가중합 신호를 비교하여 복수의 디지털 신호들을 생성하는 비교기 어레이를 포함한다.
상기 이미지 처리 시스템은 상기 이미지 센서와 상기 프로세서 사이에 접속된 CSI(camera serial interface)를 더 포함한다.
본 발명의 실시 예에 따른 이미지 센서는 데이터 버스를 통해 전송되는 데이터의 전송 효율을 높임과 동시에 상기 데이터 버스를 구현하는데 필요한 실리콘 영역을 감소시킬 수 있는 효과가 있다. 따라서, 상기 이미지 센서의 전체적으로 다이 사이즈를 감소시킬 수 있는 효과가 있다.
본 발명의 이미지 센서는, 하나의 비트를 대응되는 하나의 데이터 버스를 통해 순차적으로 전송하는 방식이 아니라, 대응되는 하나의 데이터 버스를 통해 2 이상의 비트들에 상응하는 가중합 신호를 전송할 수 있는 효과가 있다. 따라서, 이미지 센서에 구현된 데이터 버스의 데이터 전송 효율이 증가하는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센서의 블록도를 나타낸다.
도 2는 도 1에 도시된 신호 생성기의 회로도를 나타낸다.
도 3은 도 1에 도시된 컬럼 어드레스 디코더의 출력 파형의 실시 예를 나타낸다.
도 4는 도 2에 도시된 신호 생성기의 작동을 설명하기 위한 개념도이다.
도 5는 도 1에 도시된 비교기 어레이의 일 실시 예를 나타내는 블록도이다.
도 6은 도 5에 도시된 비교기 어레이의 작동을 설명하기 위한 신호 파형들을 나타낸다.
도 7은 도 1에 도시된 비교기 어레이의 다른 실시 예를 나타내는 블록도이다.
도 8은 본 발명의 다른 실시 예에 따른 이미지 센서의 블록도를 나타낸다.
도 9는 도 8에 도시된 신호 생성기의 회로도를 나타낸다.
도 10은 본 발명의 또 다른 실시 예에 따른 이미지 센서의 블록도를 나타낸다.
도 11은 도 10에 도시된 신호 생성기의 회로도를 나타낸다.
도 12는 도 10에 도시된 컬럼 어드레스 디코더의 출력 파형의 실시 예를 나타낸다.
도 13은 본 발명의 또 다른 실시 예에 따른 이미지 센서의 블록도를 나타낸다.
도 14는 도 13에 도시된 신호 생성기의 회로도를 나타낸다.
도 15는 본 발명의 일 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 16은 본 발명의 실시 예에 따른 이미지 센서의 작동을 설명하기 위한 플로우차트를 나타낸다.
도 17은 본 발명의 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 작동, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 작동, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센서의 블록도를 나타낸다.
도 1을 참조하면, 이미지 센서(또는 이미지 센서 칩; 100A)는 픽셀 어레이 (110), 아날로그-디지털 변환기(analog-to-digital converter(ADC)) 블록(130), 메모리 블록(150), 신호 처리 블록(170A), 비교기 어레이 블록(190A), 및 컬럼 어드레스 디코더(195A)를 포함한다.
픽셀 어레이(110)는 복수의 픽셀들(111)을 포함한다. 복수의 픽셀들(111) 각각은 광전 변환 소자(photoelectric conversion element)와, 상기 광전 변환 소자의 출력 신호를 처리할 수 있는 픽셀 신호 처리 회로를 포함한다.
예컨대, 광전 변환 소자는 포토다이오드(photodiode), 포토트랜지스터 (phototransistor), 핀드 포토다이오드(pinned photodiode), 또는 포토게이트 (photogate)로 구현될 수 있다. 예컨대, 상기 포토다이오드는 유기 포토다이오드 (organic photodiode)로 구현될 수 있다.
복수의 픽셀들(111) 각각은 아날로그 픽셀 신호들(P1~Pm. m은 자연수) 각각을 대응되는 컬럼 라인을 통해 ADC 블록(130)으로 출력할 수 있다.
ADC 블록(130)은 아날로그 픽셀 신호들(P1~Pm) 각각에 대해 아날로그-디지털 변환을 수행할 수 있다.
ADC 블록(130)은 복수의 ADC들(ADC_1~ADC_m)을 포함하고, 각각의 ADC (ADC_1~ADC_m)는 각각의 아날로그 픽셀 신호(P1~Pm)를 각각의 n-비트 신호들 (D[n:1])로 변환할 수 있다. 여기서, n은 2 이상의 자연수이다.
다시 말하면, 각각의 ADC(ADC_1~ADC_m)는 각각의 아날로그 픽셀 신호 (P1~Pm)를 각각의 n-비트 디지털 코드(D[n:1])로 변환할 수 있다.
메모리 블록(150)은 복수의 메모리들(151_1~151_m)을 포함한다.
각 메모리(151_1~151_m)는 각 ADC(ADC_1~ADC_m)로부터 출력된 n-비트 신호들(D[n:1])을 저장할 수 있는 구조를 갖는다. 예컨대, 각 메모리(151_1~151_m)는 n개의 1-비트 저장 장치들을 포함할 수 있다. 상기 1-비트 저장 장치들 각각은 SRAM (static random access memory), 래치(latch), 또는 플립-플롭(flip-flop)으로 구현될 수 있다.
신호 처리 블록(170A)은 복수의 신호 생성기들(171_1~171_k,172_1~172_k, ..., 173_1~173_k)과 복수의 데이터 버스들(175_1A, 175_2A, 176_1A, 176_2A, ..., 177_1A, 및 177_2A)을 포함한다.
신호 생성기(171-1)는, 제1메모리(151_1)로부터 출력된 n-비트 신호들 (D[n:1]) 중에서 첫 번째 비트 신호(D1_1), 제2메모리(151_2)로부터 출력된 n-비트 신호들(D[n:1]) 중에서 첫 번째 비트 신호(D1_2), 및 컬럼 선택 신호들(CSL1과 CSL2)을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 (weighted sum) 신호들(WS1i와 WS1ib)을 생성하고, 생성된 가중합 신호들(WS1i와 WS1ib)을 데이터 버스 쌍(175_1A와 175_2A)을 통해 비교기 어레이(191_1)로 전송할 수 있다.
즉, 신호 생성기(171-1)는, 각 메모리(151_1과 151_2)로부터 출력된 각 n-비트 신호들(D[n:1]) 중에서 동일한 비트 위치(예컨대, 첫 번째 비트 위치)에 존재하는 비트 신호를 이용하여 가중합 신호들(WS1i와 WS1ib)을 생성할 수 있다.
신호 생성기(172-1)는, 제1메모리(151_1)로부터 출력된 n-비트 신호들 (D[n:1]) 중에서 두 번째 비트 신호(D2_1), 제2메모리(151_2)로부터 출력된 n-비트 신호들(D[n:1]) 중에서 두 번째 비트 신호(D2_2), 및 컬럼 선택 신호들(CSL1과 CSL2)을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호들(WS2i와 WS2ib)을 생성하고 생성된 가중합 신호들(WS2i와 WS2ib)을 데이터 버스 쌍(176_1A와 176_2A)을 통해 비교기 어레이(191_2)로 전송할 수 있다.
즉, 신호 생성기(172-1)는, 각 메모리(151_1과 151_2)로부터 출력된 각 n-비트 신호들(D[n:1]) 중에서 동일한 비트 위치(예컨대, 두 번째 비트 위치)에 존재하는 비트 신호를 이용하여 가중합 신호들(WS2i와 WS2ib)을 생성할 수 있다.
신호 생성기(173-1)는, 제1메모리(151_1)로부터 출력된 n-비트 신호들 (D[n:1]) 중에서 n번째 비트 신호(Dn_1), 제2메모리(151_2)로부터 출력된 n-비트 신호들(D[n:1]) 중에서 n번째 비트 신호(Dn_2), 및 컬럼 선택 신호들(CSL1과 CSL2)을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호들 (WSni와 WSnib)을 생성하고 생성된 가중합 신호들(WSni와 WSnib)을 데이터 버스 쌍(177_1A와 177_2A)을 통해 비교기 어레이(191_3)로 전송할 수 있다.
즉, 신호 생성기(173-1)는, 각 메모리(151_1과 151_2)로부터 출력된 각 n-비트 신호들(D[n:1]) 중에서 동일한 비트 위치(예컨대, n번째 비트 위치)에 존재하는 비트 신호를 이용하여 가중합 신호들(WSni와 WSnib)을 생성할 수 있다.
예컨대, 가중합 신호들(WS1i와 WS1ib, WS2i와 WS2ib, ..., WSni와 WSnib)은 병렬적으로 또는 동시에 생성될 수 있다. 예컨대, 가중합 신호들(WS1i와 WS1ib, WS2i와 WS2ib, ..., WSni와 WSnib) 각각은 전압 또는 전류일 수 있다.
신호 생성기(171_k)는, 제(m-1)메모리(151_(m-1))로부터 출력된 n-비트 신호들(D[n:1]) 중에서 첫 번째 비트 신호(D1_(m-1)), 제m메모리(151_m)로부터 출력된 n-비트 신호들(D[n:1]) 중에서 첫 번째 비트 신호(D1_m), 및 컬럼 선택 신호들(CSLm-1과 CSLm)을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호들(WS1i와 WS1ib)을 생성하고 생성된 가중합 신호들(WS1i와 WS1ib)을 데이터 버스 쌍(175_1A와 175_2A)을 통해 비교기 어레이(191_1)로 전송할 수 있다.
신호 생성기(172_k)는, 제(m-1)메모리(151_(m-1))로부터 출력된 n-비트 신호들(D[n:1]) 중에서 두 번째 비트 신호(D2_(m-1)), 제m메모리(151_m)로부터 출력된 n-비트 신호들(D[n:1]) 중에서 두 번째 비트 신호(D2_m), 및 컬럼 선택 신호들 (CSLm-1과 CSLm)을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호들(WS2i와 WS2ib)을 생성하고 생성된 가중합 신호들(WS2i와 WS2ib)을 데이터 버스 쌍(176_1A와 176_2A)을 통해 비교기 어레이(191_2)로 전송할 수 있다.
신호 생성기(173_k)는, 제(m-1)메모리(151_(m-1))로부터 출력된 n-비트 신호들(D[n:1]) 중에서 n번째 비트 신호(Dn_(m-1)), 제m메모리(151_m)로부터 출력된 n-비트 신호들(D[n:1]) 중에서 n번째 비트 신호(Dn_m), 및 컬럼 선택 신호들(CSLm-1과 CSLm)을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호들(WSni와 WSnib)을 생성하고 생성된 가중합 신호들(WSni와 WSnib)을 데이터 버스 쌍(177_1A와 177_2A)을 통해 비교기 어레이(191_3)로 전송할 수 있다.
도 1에서는 설명의 편의를 위해 대응되는 2개의 메모리들로부터 출력된 비트 신호들과 2개의 컬럼 선택 신호들을 이용하여 가중합 신호들을 생성하는 실시 예에 도시되어 있으나, 실시 예들에 따라 본 발명의 실시 예에 따른 이미지 센서는 3 개의 메모리들로부터 출력된 비트 신호들과 3개의 컬럼 선택 신호들을 이용하여 가중합 신호들을 생성하는 구조로 변경될 수 있다.
비교기 어레이 블록(190A)은 복수의 기준 신호들과 가중합 신호들를 비교하여 복수의 디지털 신호들을 생성할 수 있다.
비교기 어레이 블록(190A)은 복수의 비교기 어레이들(191_1, 191_2, ...191_n)을 포함한다.
비교기 어레이(191_1)는, 복수의 기준 신호들과 가중합 신호들(WS1i와 WS1ib)을 이용하여, 2개의 비트 신호들(D1_1과 D1_2, D1_3과 D1_4, ..., D1_(m-1)과 D1_m)에 해당하는 2개의 디지털 신호들(DS1_1과 DS1_2)을 생성할 수 있다.
비교기 어레이(191_2)는, 상기 복수의 기준 신호들과 가중합 신호들(WS2i와 WS2ib)을 이용하여, 2개의 비트 신호들(D2_1과 D2_2, D2_3과 D2_4, ..., D2_(m-1)과 D2_m)에 해당하는 2개의 디지털 신호들(DS2_1과 DS2_2)을 생성할 수 있다.
비교기 어레이(191_3)는, 상기 복수의 기준 신호들과 가중합 신호들(WSni와 WSnib)을 이용하여, 2개의 비트 신호들(Dn_1과 Dn_2, Dn_3과 Dn_4, ..., Dn_(m-1)과 Dn_m)에 해당하는 2개의 디지털 신호들(DSn_1과 DSn_2)을 생성할 수 있다.
컬럼 어드레스 디코더(195A)는 시점마다 입력되는 컬럼 어드레스(CADD)에 응답하여 해당하는 2개의 컬럼 선택 어드레스들을 동시에 활성화시킬 수 있다.
도 2는 도 1에 도시된 신호 생성기의 회로도를 나타내고, 도 3은 도 1에 도시된 컬럼 어드레스 디코더의 출력 파형의 실시 예를 나타내고, 도 4는 도 2에 도시된 신호 생성기의 작동을 설명하기 위한 개념도이다.
각 신호 생성기(171_1~171_k, 172_1~172_k, ..., 173_1~173_k)의 구조와 작동은 실질적으로 동일하므로, 설명의 편의를 위해 하나의 신호 생성기(171_1)의 구조와 작동이 대표적으로 설명된다.
신호 생성기(171_1)는 두 개의 차동 증폭기들(DA1과 DA2)을 포함한다.
각 차동 증폭기(DA1과 DA2)는, 각 제어 신호(CTRL1과 CTRL2)에 응답하여, 스윙 레벨(swing level)을 조절할 수 있는 각 제어 회로(CS1과 CS2)를 포함한다. 예컨대, 각 제어 신호(CTRL1과 CTRL2)는 이미지 센서(100A)의 작동을 제어할 수 있는 타이밍 생성기(미도시)로부터 출력될 수 있다.
예컨대, 각 제어 회로(CS1과 CS2)는 각 차동 증폭기(DA1과 DA2)의 바이어스 (bias) 전류를 제어하는 기능을 수행할 수 있다.
도 3에 도시된 바와 같이, 쌍을 이루는 2개의 컬럼 선택 신호들(CSL1과 CSL2, CLS3과 CSL4, ..., 및 CSL(m-1)과 CSLm)은 제1시점(T1)에 컬럼 어드레스 (CADD1)에 응답하여 동시에 활성화되고, 제2시점(T2)에 입력되는 컬럼 어드레스 (CADD2)에 응답하여 동시에 활성화되고, 제s시점(Ts)에 입력되는 컬럼 어드레스 (CADDs)에 응답하여 동시에 활성화된다. 여기서, s는 자연수이다.
설명의 편의를 위해, 각 시점(T1, T2, ..., Ts)에서 각 데이터 버스(175_1A와 175_2A)는 1.5Io에 해당하는 전류가 공급되고 있다고 가정한다.
도 4에 예시적으로 도시된 바와 같이, 제1메모리(151_1)로부터 출력된 n-비트 신호들(D[n:1]) 중에서 첫 번째 비트 신호(D1_1)가 로우(논리적으로(logically) 0) 이고, 제2메모리 (151_2)로부터 출력된 n-비트 신호들(D[n:1]) 중에서 첫 번째 비트 신호(D1_2)가 로우일 때, D1b_1은 하이 (논리적으로 1)이고 D1b_2는 하이 이다.
이때, 각 NMOS 트랜지스터(N2, N3, N5, 및 N6)는 각 신호(D1b_1, CSL1, D1b_2, 및 CSL2)에 따라 턴-온되고 각 NMOS 트랜지스터(N1과 N4)는 각 신호(D1_1과 D1_2)에 따라 턴-오프되므로, 데이터 버스(175_1A)에 흐르는 가중합 전류(WS1i)는 0으로 되고 데이터 버스(175_2A)에 흐르는 가중합 전류(WS1ib)는 1.5Io를 유지한다.
제1메모리(151_1)로부터 출력된 n-비트 신호들 (D[n:1]) 중에서 첫 번째 비트 신호(D1_1)가 로우 이고, 제2메모리(151_2)로부터 출력된 n-비트 신호들 (D[n:1]) 중에서 첫 번째 비트 신호(D1_2)가 하이일 때, D1b_1은 하이이고 D1b_2는 로우 이다.
이때, 각 NMOS 트랜지스터(N2, N3, N4, 및 N6)는 각 신호(D1b_1, CSL1, D1_2, 및 CSL2)에 따라 턴-온되고 각 NMOS 트랜지스터(N1과 N5)는 각 신호(D1_1과 D1b_2)에 따라 턴-오프되므로, 데이터 버스(175_1A)에 흐르는 가중합 전류(WS1i)는 0.5Io으로 되고 데이터 버스(175_2A)에 흐르는 가중합 전류(WS1ib)는 1.0Io으로 된다.
제1메모리(151_1)로부터 출력된 n-비트 신호들 (D[n:1]) 중에서 첫 번째 비트 신호(D1_1)가 하이이고, 제2메모리(151_2)로부터 출력된 n-비트 신호들(D[n:1]) 중에서 첫 번째 비트 신호(D1_2)가 로우일 때, D1b_1은 로우이고 D1b_2는 하이이다.
이때, 각 NMOS 트랜지스터(N1, N3, N5, 및 N6)는 각 신호(D1_1, CSL1, D1b_2, 및 CSL2)에 따라 턴-온되고 각 NMOS 트랜지스터(N2과 N4)는 각 신호(D1b_1과 D1_2)에 따라 턴-오프되므로, 데이터 버스(175_1A)에 흐르는 가중합 전류(WS1i)는 1.0Io으로 되고 데이터 버스(175_2A)에 흐르는 가중합 전류(WS1ib)는 0.5Io으로 된다.
제1메모리(151_1)로부터 출력된 n-비트 신호들 (D[n:1]) 중에서 첫 번째 비트 신호(D1_1)가 하이이고, 제2메모리(151_2)로부터 출력된 n-비트 신호들(D[n:1]) 중에서 첫 번째 비트 신호(D1_2)가 하이일 때, D1b_1은 로우이고 D1b_2는 로우이다.
이때, 각 NMOS 트랜지스터(N1, N3, N4, 및 N6)는 각 신호(D1_1, CSL1, D1_2, 및 CSL2)에 따라 턴-온되고 각 NMOS 트랜지스터(N2과 N5)는 각 신호(D1b_1과 D1b_2)에 따라 턴-오프되므로, 데이터 버스(175_1A)에 흐르는 가중합 전류(WS1i)는 1.5Io으로 되고 데이터 버스(175_2A)에 흐르는 가중합 전류(WS1ib)는 0으로 된다.
도 4에 예시적으로 도시된 바와 같이, 각 가중합 전류(WS1i와 WS1ib)는, 제1메모리(151_1)로부터 첫 번째 비트 신호(D1_1)의 레벨과 제2메모리(151_2)로부터 출력된 첫 번째 비트 신호(D1_2)의 레벨에 따라, 4개의 레벨들 중에서 어느 하나의 레벨로 결정될 수 있다.
도 5는 도 1에 도시된 비교기 어레이의 일 실시 예를 나타내는 블록도이고, 도 6은 도 5에 도시된 비교기 어레이의 작동을 설명하기 위한 신호 파형들을 나타낸다.
각 비교기 어레이(191_1, 191_2, ..., 191_3)의 구조와 작동은 실질적으로 동일하므로, 설명의 편의를 위해 하나의 비교기 어레이(191_1)의 구조와 작동이 대표적으로 설명된다.
비교기 어레이(191_1)의 일 실시 예에 따른 비교기 어레이(191_1A)는 복수의 비교기들(201, 203, 및 205)과 디코더(207)를 포함한다. 예컨대, 복수의 비교기들 (201, 203, 및 205) 각각은 전압 비교기 또는 전류 비교기로 구현될 수 있다.
비교기(201)는 가중합 신호(WS1i)와 제1기준 신호(Iref1)를 비교하고 제1비교 신호(CS1)를 출력한다.
비교기(203)는 가중합 신호(WS1i)와 제2기준 신호(Iref2)를 비교하고 제2비교 신호(CS2)를 출력한다.
비교기(205)는 가중합 신호(WS1i)와 제3기준 신호(Iref3)를 비교하고 제3비교 신호(CS3)를 출력한다.
예컨대, 도 6에 도시된 바와 같이 가중합 신호(WS1i)가 제1레벨(SL1=15.Io)일 때, 각 비교 신호(CS1, CS2, 및 CS3)는 하이 레벨이다. 가중합 신호(WS1i)가 제2레벨(SL1=1.0Io)일 때, 제1비교 신호(CS1)는 로우 레벨이고 각 비교 신호(CS2, 및 CS3)는 하이 레벨이다. 가중합 신호(WS1i)가 제3레벨(SL3=0.5Io)일 때, 각 비교 신호(CS1과 CS2)는 로우 레벨이고 제3비교 신호(CS3)는 하이 레벨이다. 가중합 신호 (WS1i)가 제4레벨(SL4=0)일 때, 각 비교 신호(CS1, CS2, 및 CS3)는 로우 레벨이다.
디코더(207)는 각 비교 신호(CS1, CS2, 및 CS3)의 레벨을 디코드하고, 디코드 결과에 따라 대응하는 2개의 비트 신호들(D1_1과 D1_2)에 상응하는 디지털 신호들(DS1_1과 DS1_2)을 출력할 수 있다.
예컨대, 각 비교 신호(CS2, 및 CS3)가 하이 레벨일 때 디코더(207)는 각각이 하이 레벨을 갖는 2개의 비트 신호들(D1_1과 D1_2)을 생성할 수 있고, 각 비교 신호(CS2, 및 CS3)가 로우 레벨일 때 디코더(207)는 각각이 로우 레벨을 갖는 2개의 비트 신호들(D1_1과 D1_2)을 생성할 수 있다.
도 7은 도 1에 도시된 비교기 어레이의 다른 실시 예를 나타내는 블록도이다.
각 비교기 어레이(191_1, 191_2, ..., 191_3)의 구조와 작동은 실질적으로 동일하므로, 설명의 편의를 위해 하나의 비교기 어레이(191_1)의 구조와 작동이 대표적으로 설명된다.
비교기 어레이(191_1)의 다른 실시 예에 따른 비교기 어레이(191_1B)는 복수의 비교기들(202, 204, 및 206)과 디코더(207)를 포함한다. 예컨대, 복수의 비교기들(202, 204, 및 206) 각각은 전압 비교기 또는 전류 비교기로 구현될 수 있다.
비교기(202)는 가중합 신호들(WS1i과 WS1ib)의 차이(예컨대, WS1i-WS1ib)와 제1기준 신호들(Iref1과 Iref1b)의 차이를 비교하고 제1비교 신호(CS1)를 출력한다. 이때, 제1기준 신호들(Iref1과 Iref1b)은 차동 신호들일 수 있다.
비교기(204)는 가중합 신호들(WS1i과 WS1ib)의 차이와 제2기준 신호들 (Iref2와 Iref2b)의 차이를 비교하고 제2비교 신호(CS2)를 출력한다. 이때, 제2기준 신호들(Iref2와 Iref2b)은 차동 신호들일 수 있다.
비교기(206)는 가중합 신호들(WS1i과 WS1ib)의 차이와 제3기준 신호들 (Iref3과 Iref3b)의 차이를 비교하고 제3비교 신호(CS3)를 출력한다. 이때, 제3기준 신호들(Iref3과 Iref3b)은 차동 신호들일 수 있다.
예컨대, 도 6에 도시된 바와 같이 가중합 신호들(WS1i과 WS1ib)의 차이(예컨대, WS1i-WS1ib)가 제1레벨(SL1=+1.5IO)일 때, 각 비교 신호(CS1, CS2, 및 CS3)는 하이 레벨이다.
가중합 신호들(WS1i과 WS1ib)의 차이가 제2레벨(SL2=+0.5IO)일 때, 제1비교 신호(CS1)는 로우 레벨이고 각 비교 신호(CS2, 및 CS3)는 하이 레벨이다.
가중합 신호들(WS1i과 WS1ib)의 차이가 제3레벨(SL3=-0.5Io)일 때, 각 비교 신호(CS1과 CS2)는 로우 레벨이고 제3비교 신호(CS3)는 하이 레벨이다. 가중합 신호들(WS1i과 WS1ib)의 차이가 제4레벨(SL4=-1.5Io)일 때, 각 비교 신호(CS1, CS2, 및 CS3)는 로우 레벨이다.
디코더(207)는 각 비교 신호(CS1, CS2, 및 CS3)의 레벨을 디코드하고, 디코드 결과에 따라 대응하는 2개의 비트 신호들(D1_1과 D1_2)에 상응하는 디지털 신호들(DS1_1과 DS1_2)을 출력할 수 있다.
예컨대, 각 비교 신호(CS2, 및 CS3)가 하이 레벨일 때, 디코더(207)는 각각이 하이 레벨을 갖는 2개의 비트 신호들(D1_1과 D1_2)을 생성할 수 있고, 각 비교 신호(CS2, 및 CS3)가 로우 레벨일 때, 디코더(207)는 각각이 로우 레벨을 갖는 2개의 비트 신호들(D1_1과 D1_2)을 생성할 수 있다.
도 1부터 도 7을 참조하여 설명한 바와 같이, 복수의 메모리들 (151_1~151_m) 중에서 T(T는 2 이상의 자연수)개의 메모리들 각각으로부터 출력된 1-비트 신호를 이용하여 적어도 하나의 가중합 신호를 생성할 때, 상기 가중합 신호는 2T개의 레벨들 중에서 어느 하나의 레벨로 결정되고, 각 비교기 어레이는 2T-1개의 비교기들을 포함할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 이미지 센서의 블록도를 나타낸다.
도 8을 참조하면, 이미지 센서(100B)는 픽셀 어레이(110), ADC 블록(130), 메모리 블록(150), 신호 처리 블록(170B), 비교기 어레이 블록(190B), 및 컬럼 어드레스 디코더(195B)를 포함한다.
신호 처리 블록(170B)은 복수의 신호 생성기들(271_1~271_m, ..., 272_1~272_m)과 복수의 데이터 버스들(275_1, 275_2, ..., 276_1 및 276_2)을 포함한다.
신호 생성기(271_1)는, 제1메모리(151_1)로부터 출력된 첫 번째 비트 신호 (D1_1)와 두 번째 비트 신호(D2_1), 및 컬럼 선택 신호들(CSL1과 CSL2)을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호들(WS1i와 WS1ib)을 생성하고 생성된 가중합 신호들(WS1i와 WS1ib)을 데이터 버스 쌍(275_1과 275_2)을 통해 비교기 어레이(291_1)로 전송할 수 있다.
신호 생성기(272_1)는, 제1메모리(151_1)로부터 출력된 (n-1)번째 비트 신호 (D(n-1)_1)와 n번째 비트(Dn_1), 및 컬럼 선택 신호들(CSL1과 CSL2)을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호들(WS2i와 WS2ib)을 생성하고 생성된 가중합 신호들(WS2i와 WS2ib)을 데이터 버스 쌍(276_1과 276_2)을 통해 비교기 어레이(292_2)로 전송할 수 있다.
신호 생성기(271_m)는, 제m메모리(151_m)로부터 출력된 첫 번째 비트 신호 (D1_m)와 두 번째 비트 신호(D2_m), 및 컬럼 선택 신호들(CSLm-1과 CSLm)을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호들(WSoi와 WSoib)을 생성하고 생성된 가중합 신호들(WSoi와 WSoib)을 데이터 버스 쌍(275_1과 275_2)을 통해 비교기 어레이(291_1)로 전송할 수 있다.
신호 생성기(272_m)는, 제m메모리(151_m)로부터 출력된 (n-1)번째 비트 신호 (D(n-1)_m)와 n번째 비트 신호(Dn_m), 및 컬럼 선택 신호들(CSLm-1과 CSLm)을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호들(WSoi와 WSoib)을 생성하고 생성된 가중합 신호들(WSoi와 WSoib)을 데이터 버스 쌍(276_1과 276_2)을 통해 비교기 어레이(292_2)로 전송할 수 있다.
각 비교기 어레이(292_1, ..., 291_2)의 구조와 작동은 도 5에 도시된 비교기 어레이(191_1A)의 구조와 작동 또는 도 7에 도시된 비교기 어레이(191_1B)의 구조와 작동과 실질적으로 동일하다.
상술한 바와 같이 복수의 신호 생성기들(271_1~271_m, ..., 272_1~272_m) 각각은 대응되는 하나의 메모리(251_1~251_m)로부터 출력된 T(T는 2 이상의 자연수)개의 1-비트 신호들을 이용하여 2T개의 레벨들 중에서 어느 하나의 레벨을 갖는 대응되는 가중합 신호들을 생성할 수 있다.
비교기 어레이 블록(190B)은 복수의 기준 신호들과 가중합 신호들를 비교하여 복수의 디지털 신호들을 생성할 수 있다.
비교기 어레이 블록(190B)은 복수의 비교기 어레이들(291_1, ...292_1)을 포함한다.
비교기 어레이(291_1)는, 복수의 기준 신호들과 가중합 신호들(WS1i와 WS1ib)을 이용하여, 대응되는 하나의 메모리(251_1~251_m)로부터 출력된 2개의 비트 신호들(D1_1과 D2_1, D1_2과 D2_2, ..., D1_m과 D2_m)에 해당하는 2개의 디지털 신호들(DS1과 DS2)을 생성할 수 있다.
비교기 어레이(291_2)는, 상기 복수의 기준 신호들과 가중합 신호들(WSoi와 WSoib)을 이용하여, 대응되는 하나의 메모리(251_1~251_m)로부터 출력된 2개의 비트 신호들(D(n-1)_1과 Dn_1, D(n-1)_2과 Dn_2, ..., D(n-1)_m과 Dn_m)에 해당하는 2개의 디지털 신호들(DS(n-1)과 DSn)을 생성할 수 있다.
컬럼 어드레스 디코더(195B)는 시점마다 입력되는 컬럼 어드레스(CADD)에 응답하여 해당하는 2개의 컬럼 선택 어드레스들을 동시에 활성화시킬 수 있다.
도 9는 도 8에 도시된 신호 생성기의 회로도를 나타낸다.
각 신호 생성기(271_1~171_m, ..., 272_1~272_m)의 구조와 작동은 실질적으로 동일하므로, 설명의 편의를 위해 하나의 신호 생성기(271_1)의 구조와 작동이 대표적으로 설명된다.
신호 생성기(271_1)는 두 개의 차동 증폭기들(DA1과 DA2)을 포함한다.
일부의 입력 신호들(D2_1과 D2b_1)을 제외하면, 도 9에 도시된 신호 생성기(271_1)의 구조와 작동은 도 2에 도시된 신호 생성기(171_1)의 구조와 작동과 실질적으로 동일하다.
도 10은 본 발명의 또 다른 실시 예에 따른 이미지 센서의 블록도를 나타내고, 도 12는 도 10에 도시된 컬럼 어드레스 디코더의 출력 파형의 실시 예를 나타낸다.
컬럼 어드레스 디코더(195C)를 제외하면, 도 10의 이미지 센서(100C)의 구조와 작동은 도 1의 이미지 센서(100A)의 구조와 작동은 실질적으로 동일하다.
즉, 컬럼 어드레스 디코더(195C)는, 도 12에 도시된 바와 같이, 각 시점(T1, T2, ..., Ts)에 입력되는 컬럼 어드레스(CADD1, CADD2, ..., CADDs)에 응답하여 홀수 번째 컬럼 선택 신호(CSL1, CSL3, ..., CLSm-1)를 순차적으로 활성화시킨다.
도 11은 도 10에 도시된 신호 생성기의 회로도를 나타낸다.
각 트랜지스터(N3와 N6)가 하나의 컬럼 선택 신호(CSL1)에 응답하여 작동하는 것을 제외하면, 도 11에 도시된 신호 생성기(171_1)의 구조와 작동은 도 2에 도시된 신호 생성기(171_1)의 구조와 작동과 실질적으로 동일하다.
도 13은 본 발명의 또 다른 실시 예에 따른 이미지 센서의 블록도를 나타낸다.
컬럼 어드레스 디코더(195D)를 제외하면, 도 13의 이미지 센서(100D)의 구조와 작동은 도 8의 이미지 센서(100B)의 구조와 작동은 실질적으로 동일하다.
도 14는 도 13에 도시된 신호 생성기의 회로도를 나타낸다.
각 트랜지스터(N3와 N6)가 하나의 컬럼 선택 신호(CSL1)에 응답하여 작동하는 것을 제외하면, 도 14에 도시된 신호 생성기(271_1)의 구조와 작동은 도 9에 도시된 신호 생성기(271_1)의 구조와 작동과 실질적으로 동일하다.
도 15는 본 발명의 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다. 도 1부터 도 15를 참조하면, 이미지 처리 시스템(300)은 이미지 센서(100A, 100B, 100C, 또는 100D, 집합적으로(collectively); 100), 프로세서(310), 디스플레이(400), 및 저장 장치(storage; 500)를 포함한다.
이미지 처리 시스템(300)은 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰(smartphone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷 (internet of everything(IoE)) 장치, 또는 e-북(e-book)으로 구현될 수 있다.
이미지 센서(100)는 CMOS 이미지 센서 칩으로 구현될 수 있다.
프로세서(310)는 각 구성 요소(100, 400, 및 500)의 작동을 제어할 수 있다. 프로세서(310)는 집적 회로, 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor(AP)), 또는 모바일 AP로 구현될 수 있다.
이미지 센서(100)는 직렬 인터페이스, 예컨대 MIPI의 CSI(camera serial interface)를 통해 처리된 이미지 데이터를 프로세서(310)로 전송할 수 있다.
예컨대, 프로세서(310)의 CSI 호스트(313)는 CSI를 통하여 이미지 센서(100)의 CSI 장치(101)와 시리얼 통신할 수 있다.
프로세서(310)는 DSI(display serial interface)를 통해 이미지 데이터를 디스플레이(400)로 전송할 수 있다.
예컨대, 프로세서(310)의 DSI 호스트(311)는 DSI를 통하여 디스플레이(400)의 DSI 장치(101)와 시리얼 통신할 수 있다.
프로세서(310)는 저장 장치(500)에 이미지 데이터를 저장하거나 저장 장치 (500)로부터 이미지 데이터를 리드(read)할 수 있다.
도 16은 본 발명의 실시 예에 따른 이미지 센서의 작동을 설명하기 위한 플로우차트를 나타낸다.
도 1부터 도 16을 참조하면, 각 ADC(ADC_1~ADC_m)로부터 출력된 n-비트 디지털 코드는 각 메모리(151_1~151_m)에 저장될 수 있다. 즉, 각 1-비트 신호는 각 메모리(151_1~151_m)의 1-비트 저장 장치에 저장될 수 있다(S110).
각 신호 생성기는 상기 복수의 1-비트 저장 장치들에 저장된 상기 복수의 1-비트 신호들을 이용하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호(들)를 생성할 수 있다(S120).
상기 각 신호 생성기는 생성된 가중합 신호(들)를 데이터 버스(들)로 전송할 수 있다(S130).
각 비교기 블록은 복수의 기준 신호들 각각과 상기 가중합 신호를 비교하여 복수의 디지털 신호들을 생성할 수 있다(S140).
실시 예에 따라, 도 1과 도 10을 참조하여 설명한 바와 같이, 상기 복수의 1-비트 신호들 각각은 복수의 픽셀들 각각으로부터 출력된 픽셀 신호에 기초하여 생성될 수 있다. 각 ADC(ADC_1~ADC_m)는 복수의 픽셀들(111) 중에서 픽셀별로 출력된 픽셀 신호(P1~Pm)를 디지털 코드(D[n:1])로 변환할 수 있다.
상기 복수의 1-비트 신호들 각각은 상기 픽셀별로 대응되는 디지털 코드에서 동일한 비트 위치에 존재하는 비트 신호이다.
다른 실시 예에 따라, 도 8과 도 13을 참조하여 설명한 바와 같이, 상기 복수의 1-비트 신호들은 동일한 픽셀로부터 출력된 픽셀 신호에 기초하여 생성될 수 있다. 이때, 상기 복수의 1-비트 신호들은 상기 픽셀 신호에 관련된 디지털 코드에 포함되고 서로 인접한 1-비트 신호들일 수 있다.
이미지 센서(100)는, 프로세서(310)의 제어에 따라, 대응되는 신호 생성기 (171_1 또는 271_1)에 포함된 각 제어 회로(CS1과 CS2)의 복수의 가중합 계수들을 조절할 수 있다. 예컨대, 각 제어 회로(CS1과 CS2)의 복수의 가중합 계수들은 각 제어 신호(CTRL1과 CTRL2)에 기초하여 조절 또는 결정될 수 있다.
대응되는 신호 생성기 (171_1 또는 271_1)는 조절의 결과와 상기 복수의 1-비트 신호들을 이용하여 가중합 신호(들)을 생성할 수 있다.
도 17은 본 발명의 다른 실시 예에 따른 이미지 처리 시스템의 블록도를 나타낸다.
도 1부터 도 17을 참조하면, 이미지 처리 시스템(900)은 MIPI®(mobile industry processor interface)를 사용(또는 지원)할 수 있는 휴대용 전자 장치로 구현될 수 있다.
이미지 처리 시스템(900)은 애플리케이션 프로세서(application processor (AP); 910), CMOS 이미지 센서(100), 및 디스플레이(400)를 포함한다.
AP(910)에 구현된 CSI(camera serial interface) 호스트(913)는 카메라 시리얼 인터페이스(CSI)를 통하여 CMOS 이미지 센서(100)의 CSI 장치(101)와 시리얼 통신할 수 있다. 실시 예에 따라, CSI 호스트(913)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(101)에는 시리얼라이저(SER)가 구현될 수 있다.
CMOS 이미지 센서(100)는 도 1부터 도 14를 참조하여 설명된 CMOS 이미지 센서(100A, 100B, 100C, 또는 100D)를 의미할 수 있다.
AP(910)에 구현된 DSI(display serial interface(DSI)) 호스트(911)는 디스플레이 시리얼 인터페이스(DSI)를 통하여 디스플레이(400)의 DSI 장치(510)와 시리얼 통신할 수 있다. 실시 예에 따라, DSI 호스트(911)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(510)에는 디시리얼라이저(DES)가 구현될 수 있다. 디시리얼라이저(DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.
이미지 처리 시스템(900)은 AP(910)와 통신할 수 있는 RF(radio frequency) 칩(940)을 더 포함할 수 있다. AP(910)의 PHY(physical layer; 915)와 RF 칩(940)의 PHY(941)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
AP(910)에 포함된 CPU(917)은 CMOS 이미지 센서(100)와 디스플레이(400)의 작동을 제어할 수 있고, DSI 호스트(911), CSI 호스트(913), 및 PHY(315)의 작동을 제어할 수 있다.
이미지 처리 시스템(900)은 GPS 수신기(950), DRAM(dynamic random access memory)과 같은 메모리(951), NAND 플래시 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(953), 마이크(955), 또는 스피커(957)를 더 포함할 수 있다.
이미지 처리 시스템(900)은 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 959), WLAN (Wireless LAN; 961), UWB(ultra-wideband; 963), 또는 LTETM(long term evolution; 965) 등을 이용하여 외부 장치와 통신할 수 있다. 이미지 처리 시스템(900)은 블루투스, NFC, 또는 WiFi를 이용하여 외부 장치와 통신할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100A, 100B, 100C, 및 100D; 이미지 센서
110; 픽셀 어레이
111; 픽셀
130; 아날로그-디지털 변환기(ADC) 블록
150: 메모리 블록
151_1~151_m; 메모리
170A와 170B; 신호 처리 블록
171_1~171_k, 172_1~172_k, 173_1~173_k, 271_1~271_m, 272_1~272_m; 신호 생성기
190A와 190B; 비교기 어레이 블록
191_1~191_3, 191_1~191_2; 비교기 어레이
195A, 195B, 195C, 및 195D; 컬럼 어드레스 디코더

Claims (20)

  1. 복수의 1-비트 신호들 각각을 복수의 1-비트 저장 장치들 각각에 저장하는 단계;
    상기 복수의 1-비트 저장 장치들 중 적어도 2개의 서로 다른 1-비트 저장 장치들에 각각 저장된 적어도 2개의 1-비트 신호들의 값들에 기초하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합(weighted sum) 신호를 생성하는 단계; 및
    서로 다른 레벨을 갖는 복수의 기준 신호들 각각과 상기 가중합 신호를 비교하여 복수의 디지털 신호들을 생성하는 단계를 포함하되,
    상기 복수의 1-비트 신호들은 동일한 픽셀로부터 출력된 픽셀 신호에 기초하여 생성되고,
    상기 복수의 1-비트 신호들은 상기 픽셀 신호에 관련된 디지털 코드에 포함되고 서로 인접한 1-비트 신호들이고,
    상기 레벨들의 개수는 상기 복수의 기준 신호들의 개수보다 큰 이미지 센서의 작동 방법.
  2. 제1항에 있어서,
    상기 복수의 1-비트 신호들 각각은 복수의 픽셀들 각각으로부터 출력된 픽셀 신호에 기초하여 생성되는 이미지 센서의 작동 방법.
  3. 제1항에 있어서,
    복수의 픽셀들 중에서 픽셀별로 출력된 픽셀 신호를 디지털 코드로 변환하는 단계를 더 포함하고,
    상기 복수의 1-비트 신호들 각각은 상기 픽셀별로 대응되는 디지털 코드에서 동일한 비트 위치에 존재하는 비트 신호인 이미지 센서의 작동 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 가중합 신호를 생성하는 단계는,
    복수의 가중합 계수들을 조절하는 단계; 및
    조절의 결과와 상기 복수의 1-비트 신호들을 이용하여 상기 가중합 신호를 생성하는 단계를 포함하는 이미지 센서의 작동 방법.
  6. 제1항에 있어서,
    상기 복수의 1-비트 신호들의 개수는 상기 복수의 디지털 신호들의 개수와 동일한 이미지 센서의 작동 방법.
  7. 제1항에 있어서, 상기 가중합 신호를 생성하는 단계는,
    하나의 컬럼 어드레스를 디코드하여 복수의 컬럼 선택 신호들을 동시에 활성화하는 단계; 및
    상기 복수의 컬럼 선택 신호들과 상기 복수의 1-비트 신호들을 이용하여, 상기 가중합 신호를 생성하는 단계를 포함하고,
    상기 복수의 1-비트 신호들의 개수와 상기 복수의 컬럼 선택 신호들의 개수는 동일한 이미지 센서의 작동 방법.
  8. 제1항에 있어서, 상기 가중합 신호를 생성하는 단계는,
    컬럼 어드레스를 디코드하여 컬럼 선택 신호를 활성화하는 단계; 및
    상기 컬럼 선택 신호와 상기 복수의 1-비트 신호들을 이용하여, 상기 가중합 신호를 생성하는 단계를 포함하는 이미지 센서의 작동 방법.
  9. 제1항에 있어서,
    상기 복수의 1-비트 신호들의 개수가 T개일 때,
    상기 복수의 기준 신호들의 개수는 2T-1개이고, 상기 T는 2 이상의 자연수인 이미지 센서의 작동 방법.
  10. 제1항에 있어서,
    상기 복수의 1-비트 신호들의 개수가 T일 때,
    상기 레벨들의 개수는 2T개이고, 상기 T는 2 이상의 자연수인 이미지 센서의 작동 방법.
  11. 삭제
  12. 각각이 복수의 1-비트 신호들 각각을 저장하는 복수의 1-비트 저장 장치들;
    상기 복수의 1-비트 저장 장치들 중 적어도 2개의 서로 다른 1-비트 저장 장치들에 각각 저장된 적어도 2개의 1-비트 신호들의 값들에 기초하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호를 생성하고 상기 가중합 신호를 데이터 버스로 전송하는 신호 생성기; 및
    서로 다른 레벨을 갖는 복수의 기준 신호들 각각과 상기 가중합 신호를 비교하여 복수의 디지털 신호들을 생성하는 비교기 어레이를 포함하되,
    상기 비교기 어레이는,
    각각이 상기 복수의 기준 신호들 각각과 상기 가중합 신호를 비교하는 복수의 비교기들; 및
    상기 복수의 비교기들의 비교 신호들을 디코드하여 상기 복수의 디지털 신호들을 생성하는 디코더를 포함하는 이미지 센서.
  13. 제12항에 있어서,
    각각이 복수의 픽셀 신호들 각각을 생성하는 복수의 픽셀들; 및
    각각이 상기 복수의 픽셀 신호들 각각을 디지털 코드들 각각으로 변환하는 아날로그-디지털 변환기들을 더 포함하고,
    상기 복수의 1-비트 신호들 각각은 상기 디지털 코드들 각각의 일부이고 상기 디지털 코드들 각각에서 동일한 비트 위치에 존재하는 비트 신호인 이미지 센서.
  14. 제13항에 있어서,
    하나의 컬럼 어드레스를 디코드하여 복수의 컬럼 선택 신호들을 동시에 활성화하는 컬럼 어드레스 디코더를 포함하고,
    상기 신호 생성기는, 상기 복수의 컬럼 선택 신호들과 상기 복수의 1-비트 신호들을 이용하여, 상기 가중합 신호를 생성하는 이미지 센서.
  15. 제12항에 있어서,
    픽셀 신호를 출력하는 픽셀; 및
    상기 픽셀 신호를 디지털 코드로 변환하는 아날로그-디지털 변환기를 더 포함하고,
    상기 복수의 1-비트 신호들은 상기 디지털 코드의 일부이고 상기 디지털 코드에서 서로 인접한 비트 신호들인 이미지 센서.
  16. 삭제
  17. 이미지 센서; 및
    상기 이미지 센서의 작동을 제어하는 프로세서를 포함하며,
    상기 이미지 센서는,
    각각이 복수의 1-비트 신호들 각각을 저장하는 복수의 1-비트 저장 장치들;
    상기 복수의 1-비트 저장 장치들 중 적어도 2개의 서로 다른 1-비트 저장 장치들에 각각 저장된 적어도 2개의 1-비트 신호들의 값들에 기초하여, 3개 이상의 레벨들 중에서 어느 하나의 레벨을 갖는 가중합 신호를 생성하는 신호 생성기; 및
    서로 다른 레벨을 갖는 복수의 기준 신호들 각각과 상기 가중합 신호를 비교하여 복수의 디지털 신호들을 생성하는 비교기 어레이를 포함하되,
    상기 복수의 1-비트 신호들은 동일한 픽셀로부터 출력된 픽셀 신호에 기초하여 생성되고,
    상기 복수의 1-비트 신호들은 상기 픽셀 신호에 관련된 디지털 코드에 포함되고 서로 인접한 1-비트 신호들인 이미지 처리 시스템.
  18. 제17항에 있어서,
    상기 이미지 센서와 상기 프로세서 사이에 접속된 CSI(camera serial interface)를 더 포함하는 이미지 처리 시스템.
  19. 제17항에 있어서,
    각각이 복수의 픽셀 신호들 각각을 생성하는 복수의 픽셀들; 및
    각각이 상기 복수의 픽셀 신호들 각각을 디지털 코드들 각각으로 변환하는 아날로그-디지털 변환기들을 더 포함하고,
    상기 복수의 1-비트 신호들 각각은 상기 디지털 코드들 각각의 일부이고 상기 디지털 코드들 각각에서 동일한 비트 위치에 존재하는 비트 신호인 이미지 처리 시스템.
  20. 제17항에 있어서,
    하나의 컬럼 어드레스를 디코드하여 복수의 컬럼 선택 신호들을 동시에 생성하는 컬럼 어드레스 디코더를 더 포함하고,
    상기 신호 생성기는 상기 복수의 컬럼 선택 신호들과 상기 복수의 1-비트 신호들을 이용하여 상기 가중합 신호를 생성하는 이미지 처리 시스템.
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