KR101003112B1 - 메모리 장치의 칼럼 제어방법 - Google Patents

메모리 장치의 칼럼 제어방법 Download PDF

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Abstract

본 발명은 동일한 메모리 칩을 DDR 및 SDR 방식으로 동작시키기 위한 메모리 장치의 칼럼 제어방법에 관한 것이다. 본 발명에 따라, 메모리 칩의 셀 블럭은 다수의 뱅크로 분할되며, 상기 각 뱅크는 다수의 홀수 블럭과 다수의 짝수 블럭으로 분할된 메모리 장치의 칼럼 제어방법이 제공되며: 이 제어방법은, 메모리 장치가 DDR 방식으로 동작할 경우에는, 상기 다수의 홀수 블럭과 상기 다수의 짝수 블럭을 동시에 액티브 동작시키며, 상기 메모리 장치가 SDR 방식으로 동작할 경우에는, 상기 다수의 홀수 블럭과 상기 다수의 짝수 블럭을 교대로 액티브 동작시킨다.

Description

메모리 장치의 칼럼 제어방법{Method for controlling column of memory device}
도 1은 256M의 메모리 칩을 도시한 구조도.
도 2는 도 1에 도시한 하나의 뱅크를 나타낸 도면.
도 3은 본 발명에 따른 메모리 장치의 칼럼 제어방법에 있어서 SDR의 동작 방식을 설명하기 위한 도면.
도 4는 본 발명에 따른 메모리 장치의 칼럼 제어방법에 있어서 DDR의 동작 방식을 설명하기 위한 도면.
도 5는 본 발명에 따른 메모리 장치의 칼럼 제어방법에 있어서 칼럼 어드레스 신호의 제어블럭을 나타낸 도면.
도 6 및 도 7은 도 5에 도시한 블럭을 도시한 회로도.
도 8은 본 발명에 따른 메모리 장치의 칼럼 제어방법에 있어서 메모리 장치의 리드 동작을 도시한 파형도.
도 9는 본 발명에 따른 메모리 장치의 칼럼 제어방법에 있어서 메모리 장치의 라이트 동작을 도시한 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
110,120,130,140: 뱅크
111,112,113,114,311,312,313,314,411,412,413,414: 짝수 블럭
121,122,123,124,321,322,323,324,421,422,423,424: 홀수 블럭
211,212,213,214,215,216,217,218: 감지 증폭부
221,222,223,224,225,226,227,228: 라이트 드라이버부
231,232: 스위칭부 241,242: 제어부
51,52: 반가산기 53,54: 스위칭수단
본 발명은 메모리 장치의 칼럼 제어방법에 관한 것으로, 보다 상세하게는, 동일한 메모리 칩을 DDR 및 SDR 방식으로 동작시키기 위한 메모리 장치의 칼럼 제어방법에 관한 것이다.
일반적으로 메모리 장치의 액티브 동작은, 클럭 신호의 상승 에지(rising edge) 및 하강 에지(falling edge) 모두에 각각 응답하여 메모리 셀의 데이터를 입출력하는 DDR 방식과, 클럭 신호의 상승 에지 또는 하강 에지 중 하나에만 응답하여 메모리 셀의 데이터를 입출력하는 SDR 방식으로 구분할 수 있다. 이러한 DDR 및 SDR 방식으로 동작하는 메모리 장치를 동일한 하나의 메모리 칩에 구현하여 사용할 경우, DDR 방식과 SDR 방식이 각각 다르므로 메모리 셀의 칼럼을 제어할 필요가 있다.
따라서, 본 발명은 상기한 바와 같은 선행 기술에 따른 메모리 장치의 칼럼 제어방법에 내재되었던 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은, 동일한 메모리 칩을 DDR 및 SDR 방식으로 원할하게 동작시킬 수 있는 메모리 장치의 칼럼 제어방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일면에 따라, 메모리 칩의 셀 블럭은 다수의 뱅크로 분할되며, 상기 각 뱅크는 다수의 홀수 블럭과 다수의 짝수 블럭으로 분할된 메모리 장치의 칼럼 제어방법이 제공되며: 이 제어방법은, 메모리 장치가 DDR 방식으로 동작할 경우에는, 상기 다수의 홀수 블럭과 상기 다수의 짝수 블럭을 동시에 액티브 동작시키며, 상기 메모리 장치가 SDR 방식으로 동작할 경우에는, 상기 다수의 홀수 블럭과 상기 다수의 짝수 블럭을 교대로 액티브 동작시키는 것을 특징으로 한다.
본 발명의 다른 일면에 따라, 상기 메모리 장치가 SDR 방식으로 동작할 경우, 상기 다수의 홀수 블럭과 상기 다수의 짝수 블럭의 액티브 동작 우선 순위는 외부에서 인가되는 칼럼 어드레스 신호에 의해 결정된다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 1은 256M 메모리 칩을 간략히 도시한 구조도이다.
256M의 메모리 칩은 4개의 64M 뱅크(110,120,130,140)로 분할되며, 각 뱅크 (110,120,130,140)는 4개의 짝수 블럭(111,112,113,114)과 4개의 홀수 블럭(121, 122,123,124)으로 분할된다. 여기서, 4개의 짝수 블럭(111,112,113,114)과 4개의 홀수 블럭(121,122,123,124)은 다양한 형태로 분할될 수 있으나, 각 짝수 블럭(111,112,113,114)은 서로 인접하게 배치되도록 분할되고 각 홀수 블럭(121,122, 123,124) 또한 서로 인접하게 배치되도록 분할됨이 바람직하다.
도 2는 도 1에 도시한 4개의 뱅크(110,120,130,140) 중 하나의 뱅크를 보다 상세하게 나타낸 도면이다.
상기 각 뱅크(110,120,130,140)를 분할하는 4개의 짝수 블럭(111,112,113, 114)과 4개의 홀수 블럭(121,122,123,124)은, 로컬 라인(lio)에 의해 각각 감지 증폭부(211,212,213,214,215,216,217,218) 및 라이트 드라이버부(221,222,223,224, 225,226,227,228)와 연결된다. 이러한 감지 증폭부(211,212,213,214,215,216,217, 218)와 라이트 드라이버부(221,222,223,224,225,226,227,228)는 스위칭부(231,231)에 의해 접지단자와 연결되며, 상기 스위칭부(231,232)는 제어부(241,242)에 의해 인에이블된다. 아울러, 상기 감지 증폭부(211,212,213,214,215,216,217,218)와 라이트 드라이버부(221,222,223,224,225,226,227,228)는 글로벌 라인(gio)에 의해 DQ 패드(도시안됨)와 연결된다.
이러한 메모리 장치가 SDR 방식과 DDR 방식으로 액티브 동작을 수행할 경우에 대하여 설명하기로 한다.
우선, 메모리 장치가 SDR 방식으로 액티브 동작을 수행할 경우, 메모리 장치에 커맨드 신호와 칼럼 어드레스 신호가 인가된다. 그러면, 짝수 블럭(111,112, 113,114)과 홀수 블럭(121,122,123,124)이 교대로 인에이블되어 액티브 동작을 수행한다. 다시 말해, 상기 칼럼 어드레스 신호에 의해 짝수 블럭(111,112,113,114)이 먼저 액티브 동작을 수행하면, 이 후 홀수 블럭(121,122,123,124)이 액티브 동작을 수행하고, 다시 짝수 블럭(111,112,113,114)이 액티브 동작을 수행하는 동작을 교대로 한다. 반대로, 홀수 블럭(121,122,123,124)이 먼저 액티브 동작을 수행하면, 이어서 짝수 블럭(111,112,113,114)이 액티브 동작을 수행하는 동작을 교대로 한다.
예컨데, 메모리 장치가 SDR 방식으로 리드 동작을 수행할 경우, 리드 커맨드 신호와 칼럼 어드레스 신호가 메모리 장치에 인가되며, 상기 메모리 장치의 짝수 블럭(111,112,113,114)과 홀수 블럭(121,122,123,124)은 교대로 인에이블된다. 즉, 칼럼 어드레스 신호에 의한 칼럼 펄스신호(yi)가 짝수 블럭(111,112,113,114)과 홀수 블럭(121,122,123,124)에 인가되면, 짝수 블럭(111,112,113,114)과 홀수 블럭(121,122,123,124)은 인에이블된다. 여기서, 칼럼 펄스신호(yi)는 메모리 장치가 액티브 동작을 수행할 경우 감지 증폭부(211,212,213,214,215,216,217,218)와 라이트 드라이버부(221,222,223, 224,225,226,227,228)를 인에이블시킴으로써 메모리 장치의 비트 라인을 인에이블시키는 신호이다. 이렇게 짝수 블럭(111,112,113, 114) 또는 홀수 블럭(121,122,123,124)이 인에이블될 경우, 메모리 셀의 데이터는 비트 라인을 통해 비트 라인 감지 증폭기에 인가된다. 이러한 비트 라인 감지 증폭기는 셀 데이터를 디벨롭(develop)시켜 로컬 라인(lio)을 거쳐 감지 증폭부(211, 212,213,214,215,216, 217,218)에 전달한다. 이 때, 칼럼 펄스신호(yi)가 제어부 (241,242)에 인가되며, 제어부(241,242)의 출력신호에 의해 스위칭부(231,232)는 인에이블된다. 그 결과, 감지 증폭부(211,212,213,214,215,216,217,218)는 셀 데이터를 다시 디벨롭시켜 글로벌 라인(gio)에 전달하며, 상기 데이터는 DQ 패드를 통해 출력된다. 이러한 동작을 통해 메모리 장치가 SDR 방식으로 리드 동작을 수행한다.
또한, 메모리 장치가 SDR 방식으로 라이트 동작을 수행할 경우, 메모리 장치에 라이트 커맨드 신호와 칼럼 어드레스 신호가 인가된다. 그러면, DQ 패드를 통해 입력되는 데이터 글로벌 라인(gio)을 거쳐 라이트 드라이버부(221,222,223,224, 225,226,227,228)에 인가된다. 이 때, 칼럼 펄스신호(yi)가 제어부(241,242)에 인가되며, 제어부(241,242)의 출력신호에 의해 스위칭부(231,232)는 인에이블된다. 그 결과, 라이트 드라이버부(221,222,223,224,225,226,227,228)는 데이터를 로컬 라인(lio)과 비트 라인을 통해 짝수 블럭(111,112,113,114)과 홀수 블럭(221,222, 223,224)의 메모리 셀에 전달한다. 이 때, 짝수 블럭(111,112,113,114)과 홀수 블럭(221,222,223,224)은 칼럼 어드레스 신호에 의해 교대로 데이터를 수신한다. 다시 말해, 라이트 드라이버부(221,222,223,224,225,226,227,228)는 데이터를 짝수 블럭(111,112,113,114)에 전달하여 메모리 셀에 데이터를 저장한 다음 홀수 블럭(121,122,123,124)에 데이터를 전달하여 메모리 셀에 저장한다. 또는, 반대로 라이트 드라이버부(221,222,223,224,225,226,227,228)는 데이터를 홀수 블럭(121, 122,123,124)에 전달하여 메모리 셀에 데이터를 저장한 다음 짝수 블럭(111,112, 113,114)에 데이터를 전달하여 메모리 셀에 저장한다. 이러한 동작을 통패 메모리 장치가 SDR 방식으로 라이트 동작을 수행한다.
다음, 메모리 장치가 DDR 방식으로 액티브 동작을 수행할 경우, 메모리 장치에 커맨드 신호와 칼럼 어드레스 신호가 인가된다. 그러면, 짝수 블럭(111,112, 113,114)과 홀수 블럭(121,122,123,124)이 동시에 인에이블되어 액티브 동작을 수행한다. 다시 말해, 상기 칼럼 어드레스 신호에 의해 짝수 블럭(111,112,113,114)과 홀수 블럭(121,122,123,124)이 교대로 액티브 동작을 수행하는 SDR 방식과는 달리, 짝수 블럭(111,112,113,114)과 홀수 블럭(121,122,123,124)이 동시에 인에이블되어 액티브 동작을 수행한다.
예컨데, 메모리 장치가 DDR 방식으로 리드 동작을 수행할 경우, 리드 커맨드 신호와 칼럼 어드레스 신호가 메모리 장치에 인가되며, 상기 메모리 장치의 짝수 블럭(111,112,113,114)과 홀수 블럭(121,122,123,124)이 동시에 인에이블된다. 즉, 칼럼 어드레스 신호에 의한 칼럼 펄스신호(yi)가 짝수 블럭(111,112,113,114)과 홀수 블럭(121,122,123,124)에 인가되면, 짝수 블럭(111,112,113,114)과 홀수 블럭(121,122,123,124)은 동시에 인에이블된다. 이렇게 짝수 블럭(111,112,113,114)과 홀수 블럭(121,122,123,124)이 인에이블될 경우, 메모리 셀의 데이터는 비트 라인을 통해 비트 라인 감지 증폭기에 인가된다. 이러한 비트 라인 감지 증폭기는 셀 데이터를 디벨롭시켜 로컬 라인(lio)을 거쳐 감지 증폭부(211,212,213,214,215, 216,217,218)에 전달한다. 이 때, 칼럼 펄스신호(yi)가 제어부(241,242)에 인가되며, 제어부(241,242)의 출력신호에 의해 스위칭부(231,232)는 인에이블된다. 그 결과, 감지 증폭부(211,212,213,214,215,216,217,218)는 셀 데이터를 다시 디벨롭 시켜 글로벌 라인(gio)에 전달하며, 상기 데이터는 DQ 패드를 통해 출력된다. 이러한 동작을 통해 메모리 장치가 DDR 방식으로 리드 동작을 수행한다.
또한, 메모리 장치가 DDR 방식으로 라이트 동작을 수행할 경우, 메모리 장치에 라이트 커맨드 신호와 칼럼 어드레스 신호가 인가된다. 그러면, DQ 패드를 통해 입력되는 데이터는, 글로벌 라인(gio)을 거쳐 라이트 드라이버부(221,222,223, 224,225,226,227,228)에 인가된다. 이 때, 칼럼 펄스신호(yi)가 제어부(241,242)에 인가되며, 제어부(241,242)의 출력신호에 의해 스위칭부(231,232)는 인에이블된다. 그 결과, 라이트 드라이버부(221,222,223,224,225,226,227,228)는 데이터를 로컬 라인(lio)과 비트 라인을 통해 짝수 블럭(111,112,113,114)과 홀수 블럭(221, 222,223,224)의 메모리 셀에 전달한다. 이 때, 짝수 블럭(111,112,113,114)과 홀수 블럭(221,222,223,224)은 칼럼 어드레스 신호에 의해 동시에 데이터를 수신한다. 다시 말해, 라이트 드라이버부(221,222,223,224,225,226,227,228)는, 데이터를 짝수 블럭(111,112,113,114)의 메모리 셀과 홀수 블럭(121,122,123,124)의 메모리 셀에 동시에 전달하며, 상기 데이터는 동시에 메모리 셀에 저장된다. 이러한 동작을 통해 메모리 장치가 DDR 방식으로 라이트 동작을 수행한다.
이하, 일 예를 통해 메모리 장치가 SDR 방식과 DDR 방식으로 액티브 동작을 수행할 경우를 설명하기로 한다.
도 3 및 도 4는 BL(burst length)4일 경우 메모리 장치의 SDR 방식과 DDR 방식의 액티브 동작을 설명하기 위한 도면이다.
도 3에 도시한 바와 같이, 메모리 장치의 각 뱅크는 4개의 짝수 블럭(311, 312,313,314)과 4개의 홀수 블럭(321,322,323,324)으로 분할되며, 각 짝수 블럭(311,312,313,314)과 홀수 블럭(321,322,323,324)은 대응하는 글로벌 라인(gio0, gio1,gio2,…,gio14,gio15)에 연결된다. 즉, 각 글로벌 라인(gio0,gio1,gio2,…, gio14,gio15)은 쌍으로 구비되며, 한 쌍의 각 글로벌 라인(gio0,gio1,gio2,…, gio14,gio15)은 짝수 블럭(311,312,313,314)과 홀수 블럭(321,322,323,324)에 대응하여 연결된다.
이러한 구조의 메모리 장치가 SDR 방식으로 액티브 동작을 수행할 경우, 칼럼 어드레스 신호가 메모리 장치에 인가된다. 즉, 칼럼 어드레스 신호에 의해 칼럼 펄스 신호(yi)가 메모리 장치에 인가되면, 메모리 장치는 액티브 동작인 리드 동작을 수행하거나 라이트 동작을 수행한다. 다시 말해, 첫번째 칼럼 펄스신호(yi1)에 의해 짝수 블럭(311,312,313,314)이 인에이블된다. 그 결과, 짝수 블럭(311,312,313,314)에 저장된 데이터(E0,E1,E2,…,E14,E15)가 글로벌 라인(gio0, gio1,gio2,…,gio14,gio15)을 거쳐 DQ 패드(도시안됨)에 전달되거나, DQ 패드로부터 글로벌 라인(gio0,gio1,gio2,…,gio14,gio15)을 거쳐 전달된 데이터(E0,E1,E2, …,E14,E15)가 짝수 블럭(311,312,313,314)에 저장된다. 그런 다음, 두번째 칼럼 펄스신호(yi2)에 의해 홀수 블럭(321,322,323,324)이 인에이블된다. 그 결과, 홀수 블럭(321,322,323,324)에 저장된 데이터(O0,O1,O2,…,O14,O15)가 글로벌 라인(gio0,gio1,gio2,…,gio14,gio15)을 거쳐 DQ 패드에 전달되거나, DQ 패드로부터 글로벌 라인(gio0,gio1,gio2,…,gio14,gio15)을 거쳐 전달된 데이터(O0,O1,O2,…, O14,O15)가 홀수 블럭(321,322,323,324)에 저장된다.
이 후, 세번째 칼럼 펄스신호(yi3)에 의해 짝수 블럭(311,312,313,314)이 인에이블된다. 그 결과, 짝수 블럭(311,312,313,314)에 저장된 데이터(E0,E1,E2,…, E14,E15)가 글로벌 라인(gio0,gio1,gio2,…,gio14,gio15)을 거쳐 DQ 패드에 전달되거나, DQ 패드로부터 글로벌 라인(gio0,gio1,gio2,…,gio14,gio15)을 거쳐 전달된 데이터(E0,E1,E2,…,E14,E15)가 짝수 블럭(311,312,313,314)에 저장된다. 그리고 나서, 네번째 칼럼 펄스신호(yi2)에 의해 홀수 블럭(321,322,323,324)이 인에이블된다. 그 결과, 홀수 블럭(321,322,323,324)에 저장된 데이터(O0,O1,O2,…,O14, O15)가 글로벌 라인(gio0,gio1,gio2,…,gio14,gio15)을 거쳐 DQ 패드에 전달되거나, DQ 패드로부터 글로벌 라인(gio0,gio1,gio2,…,gio14,gio15)을 거쳐 전달된 데이터(O0,O1,O2,…,O14,O15)가 홀수 블럭(321,322,323,324)에 저장된다.
여기서, 짝수 블럭(311,312,313,314)이 홀수 블럭(321,322,323,324)보다 먼저 인에이블되는 것에 대해서 설명하였지만 칼럼 어드레스 신호에 따라 홀수 블럭(321,322,323,324)이 짝수 블럭(311,312,313,314)보다 먼저 인에이블될 수도 있다. 즉, 첫번째 칼럼 펄스신호(yi1)와 세번째 칼럼 펄스신호(yi3)에 의해 홀수 블럭(321,322,323,324)이 인에이블되고, 두번째 칼럼 펄스신호(yi2)와 네번째 칼럼 펄스신호(yi4)에 의해 짝수 블럭(311,312,313,314)이 인에이블될 수 있다.
이하, 도 4를 참조하여 메모리 장치가 DDR 방식으로 액티브 동작을 수행할 경우를 설명하기로 한다.
도 4에 도시한 바와 같이, 메모리 장치의 각 뱅크는, 4개의 짝수 블럭(411, 412,413,414)과 4개의 홀수 블럭(421,422,423,424)으로 분할되며, 각 짝수 블럭 (411,412,413,414)과 홀수 블럭(421,422,423,424)은 대응하는 글로벌 라인(gio0, gio1,gio2,…,gio14,gio15)에 연결된다. 즉, 각 글로벌 라인(gio0,gio1,gio2,…, gio14,gio15)은 쌍으로 구비되며, 한 쌍의 각 글로벌 라인(gio0,gio1,gio2,…, gio14,gio15)은 짝수 블럭(411,412,413,414)과 홀수 블럭(421,422,423,424)에 대응하여 연결된다.
이러한 구조의 메모리 장치가 DDR 방식으로 액티브 동작을 수행할 경우, 칼럼 어드레스 신호가 메모리 장치에 인가된다. 즉, 칼럼 어드레스 신호에 의해 칼럼 펄스신호(yi)가 메모리 장치에 인가되면, 메모리 장치는 액티브 동작인 리드 동작을 수행하거나 라이트 동작을 수행한다. 다시 말해, 첫번째 칼럼 펄스신호(yi1)에 의해 짝수 블럭(411,412,413,414)과 홀수 블럭(421,422,423,424)이 동시에 인에이블된다. 그 결과, 짝수 블럭(411,412,413,414)에 저장된 데이터(E0,E1,E2, …,E14,E15)와 홀수 블럭(421,422,423,424)에 저장된 데이터(O0,O1,O2,…,O14,O15)가 동시에 글로벌 라인(gio0,gio1,gio2,…,gio14,gio15)을 거쳐 DQ 패드(도시안됨)에 전달되거나, DQ 패드로부터 글로벌 라인(gio0,gio1,gio2,…,gio14,gio15)을 거쳐 전달된 데이터(E0,E1,E2,…,E14,E15와 O0,O1,O2,…,O14,O15)가 동시에 짝수 블럭(411,412,413,414)과 홀수 블럭(421,422,423,424)에 저장된다.
그런 다음, 두번째 칼럼 펄스신호(yi2)에 의해 짝수 블럭(411,412,413,414)과 홀수 블럭(421,422,423,424)이 동시에 인에이블된다. 그 결과, 짝수 블럭(411, 412,413,414)에 저장된 데이터(E0,E1,E2,…,E14,E15)와 홀수 블럭(421,422,423, 424)에 저장된 데이터(O0,O1,O2,…,O14,O15)가 동시에 글로벌 라인(gio0,gio1, gio2,…,gio14,gio15)을 거쳐 DQ 패드에 전달되거나, DQ 패드로부터 글로벌 라인(gio0,gio1,gio2,…,gio14,gio15)을 거쳐 전달된 데이터(E0,E1,E2,…,E14,E15와 O0,O1,O2,…,O14,O15)가 동시에 짝수 블럭(411,412,413,414)과 홀수 블럭(421,422, 423,424)에 저장된다.
이와 같은 BL4일 경우의 본 발명에 따른 메모리 장치의 칼럼 제어방법에 있어서, 메모리 장치가 SDR 방식으로 동작할 경우에는 4개의 칼럼 펄스신호(yi1,yi2, yi3,yi4)에 동기되어 짝수 블럭(311,312,313,314)과 홀수 블럭(321,322,323,324)이 교대로 액티브 동작을 수행한다. 또한, 메모리 장치가 DDR 방식으로 동작할 경우에는 2개의 칼럼 펄스신호(yi1,yi2)에 동기되어 짝수 블럭(411,412,413,414)과 홀수 블럭(421,422,423,424)이 동시에 액티브 동작을 수행한다.
도 5는 본 발명에 따른 메모리 장치의 칼럼 제어방법에 있어서, 외부에서 인가되는 칼럼 어드레스를 카운트하여 칼럼 어드레스 신호를 출력하는 제어블럭을 도시한 블럭도이다.
제어블럭은, 메모리 장치의 짝수 블럭에 칼럼 어드레스 신호(adde)를 인가하는 반가산기(51)와, 메모리 장치의 홀수 블럭에 칼럼 어드레스 신호(addo)를 인가하는 반가산기(52)를 구비하며, 이 반가산기(51,52)는 스위칭수단(53,54)에 의해 외부전원(VDD,VSS)과 연결된다. 칼럼 어드레스(addext)와 칼럼 제어신호(ca,cai)는 상기 반가산기(51,52)에 각각 전달되며, 스위칭수단(53,54)은 메모리 장치의 동작 방식을 결정하는 제어신호(dr)에 의해 인에이블된다.
이러한 제어블럭을 구비한 메모리 장치가 SDR 방식으로 동작할 경우, 제어신 호(dr)에 의해 상기 스위칭수단(53,54)은 디스에이블되며, 칼럼 어드레스 신호(adde,addo)는 칼럼 어드레스(addext)에 의해 결정된다. 즉, 칼럼 어드레스 (addext)에 의해 칼럼 어드레스 신호(adde,addo)가 결정되며, 이 칼럼 어드레스 신호(adde,addo)에 의해 메모리 장치의 짝수 블럭과 홀수 블럭은 교대로 액티브 동작을 수행한다. 아울러, 상기 칼럼 어드레스 신호(adde,addo)에 의해 짝수 블럭과 홀수 블럭 중 우선 액티브 동작을 수행하는 블럭, 즉 첫번째 칼럼 펄스신호(yi1)에 동작할 블럭이 결정된다. 한편, 메모리 장치가 DDR 방식으로 동작할 경우, 제어신호(dr)에 의해 상기 스위칭수단(53,54)은 인에이블되며, 칼럼 어드레스 신호(adde,addo)는 외부전원(VDD,VSS)에 의해 결정된다. 즉, 칼럼 어드레스 신호(adde,addo)는 외부전원(VDD,VSS) 레벨이 되며, 상기 칼럼 어드레스 신호(adde, addo)에 의해 메모리 장치의 짝수 블럭과 홀수 블럭은 동시에 액티브 동작을 수행한다.
도 6은 도 5에 도시한 메모리 장치의 짝수 블럭에 칼럼 어드레스 신호(adde)를 인가하는 반가산기(51)를 도시한 회로도이고, 도 7은 도 5에 도시한 메모리 장치의 홀수 블럭에 칼럼 어드레스 신호(addo)를 인가하는 반가산기(52)를 도시한 회로도이다.
도 6에 도시한 반가산기(51)는, 제어신호(dr)에 의해 스위칭수단(53)이 인에이블될 경우 외부전원(VDD)의 레벨을 갖는 칼럼 어드레스 신호(adde)를 출력하며, 상기 스위칭수단(53)이 디스에이블될 경우에는 칼럼 어드레스(addext) 레벨의 반전된 레벨을 갖는 칼럼 어드레스 신호(adde)를 출력한다.
한편, 도 7에 도시한 반가산기(52)는, 제어신호(dr)에 의해 스위칭수단(53)이 인에이블될 경우 외부전원(VSS) 레벨의 반전된 레벨을 갖는 칼럼 어드레스 신호(addo)를 출력하며, 상기 스위칭수단(53)이 디스에이블될 경우에는 칼럼 어드레스(addext)의 레벨을 갖는 칼럼 어드레스 신호(addo)를 출력한다.
도 8은 메모리 장치가 SDR 방식과 DDR 방식으로 BL4의 리드 동작을 수행할 경우의 동작을 도시한 파형도이다.
우선, 메모리 장치가 SDR 방식으로 리드 동작을 수행할 경우(810)에 있어서, 리드 커맨드 신호와 칼럼 어드레스가 메모리 장치에 인가되면 메모리 장치는 액티브 동작을 시작한다(t1). 그러면, 칼럼 펄스신호(yi)는 클럭(clk)의 라이징에 동기되어 하이레벨로 인에이블되며, 짝수 블럭의 칼럼 어드레스 신호(adde)와 홀수 블럭의 칼럼 어드레스 신호(addo)는 교대로 하이레벨로 인에이블된다. 그 결과, 짝수 블럭의 인에이블신호(ene)와 홀수 블럭의 인에이블신호(eno)는 상기 칼럼 펄스신호(yi)와 칼럼 어드레스 신호(adde,addo)에 동기되어 교대로 인에이블되며, 상기 인에이블신호(ene,eno)에 의해 짝수 블럭과 홀수 블럭은 교대로 리드 동작을 수행한다.
다음, 메모리 장치가 DDR 방식으로 리드 동작을 수행할 경우(820)에 있어서, 리드 커맨드 신호와 칼럼 어드레스가 메모리 장치에 인가되면 메모리 장치는 액티브 동작을 시작한다(t2). 그러면, 칼럼 펄스신호(yi)는 틀럭(clk)의 라이징에 동기되어 하이레벨로 인에이블되며, 짝수블럭의 칼럼 어드레스 신호(adde)와 홀수 블럭의 칼럼 어드레스 신호(addo)는 동시에 하이레벨로 인에이블된다. 그 결과, 짝수 블럭의 인에이블신호(ene)와 홀수 블럭의 인에이블신호(eno)는 상기 칼럼 펄스신호 (yi)와 칼럼 어드레스 신호(ade,ado)에 동기되어 동시에 인에이블되며, 상기 인에이블신호(ene,eno)에 의해 짝수 블럭과 홀수 블럭은 동시에 리드 동작을 수행한다.
도 9는 메모리 장치가 SDR 방식과 DDR 방식으로 BL4의 라이트 동작을 수행할 경우의 동작을 도시한 파형도이다.
우선, 메모리 장치가 SDR 방식으로 라이트 동작을 수행할 경우(910)에 있어서, 라이트 커맨드 신호와 칼럼 어드레스가 메모리 장치에 인가되면 메모리 장치는 액티브 동작을 시작한다(t3). 그러면, 칼럼 펄스신호(yi)는 클럭(clk)의 라이징에 동기되어 하이레벨로 인에이블되며, 짝수 블럭의 칼럼 어드레스 신호(adde)와 홀수 블럭의 칼럼 어드레스 신호(addo)는 교대로 하이레벨로 인에이블된다. 그 결과, 짝수 블럭의 인에이블신호(ene)와 홀수 블럭의 인에이블신호(eno)는 상기 칼럼 펄스신호(yi)와 칼럼 어드레스 신호(adde,addo)에 동기되어 교대로 인에이블되며, 상기 인에이블신호(ene,eno)에 의해 짝수 블럭과 홀수 블럭은 교대로 라이트 동작을 수행한다.
다음, 메모리 장치가 DDR 방식으로 라이트 동작을 수행할 경우(920)에 있어서, 라이트 커맨드 신호와 칼럼 어드레스가 메모리 장치에 인가되면 메모리 장치는 액티브 동작을 시작한다(t4). 그러면, 칼럼 펄스신호(yi)는 틀럭(clk)의 라이징에 동기되어 하이레벨로 인에이블되며, 짝수블럭의 칼럼 어드레스 신호(adde)와 홀수 블럭의 칼럼 어드레스 신호(addo)는 동시에 하이레벨로 인에이블된다. 그 결과, 짝수 블럭의 인에이블신호(ene)와 홀수 블럭의 인에이블신호(eno)는 상기 칼럼 펄 스신호(yi)와 칼럼 어드레스 신호(ade,ado)에 동기되어 동시에 인에이블되며, 상기 인에이블신호(ene,eno)에 의해 짝수 블럭과 홀수 블럭은 동시에 라이트 동작을 수행한다.
본 발명의 상기한 바와 같은 구성에 따라, 동일한 메모리 칩을 SDR 및 DDR의 동작 방식으로 원할하게 동작시킴으로써 SDR과 DDR 방식으로 동작하는 메모리 장치를 동일한 메모리 칩에 구현할 수 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (2)

  1. 메모리 칩의 셀 블럭은 다수의 뱅크로 분할되며, 상기 각 뱅크는 다수의 홀수 블럭과 다수의 짝수 블럭으로 분할된 메모리 장치의 칼럼 제어방법에 있어서,
    메모리 장치가 DDR 방식으로 동작할 경우에는, 상기 다수의 홀수 블럭과 상기 다수의 짝수 블럭을 동시에 액티브 동작시키며,
    상기 메모리 장치가 SDR 방식으로 동작할 경우에는, 상기 다수의 홀수 블럭과 상기 다수의 짝수 블럭을 교대로 액티브 동작시키며,
    상기 메모리 장치가 SDR 방식으로 동작할 경우, 상기 다수의 홀수 블럭과 상기 다수의 짝수 블럭의 액티브 동작 우선 순위는 외부에서 인가되는 칼럼 어드레스에 의해 결정되는 것을 특징으로 하는 메모리 장치의 칼럼 제어방법.
  2. 삭제
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