TWI584299B - 半導體記憶裝置及其封裝 - Google Patents

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TWI584299B
TWI584299B TW101142114A TW101142114A TWI584299B TW I584299 B TWI584299 B TW I584299B TW 101142114 A TW101142114 A TW 101142114A TW 101142114 A TW101142114 A TW 101142114A TW I584299 B TWI584299 B TW I584299B
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孫教民
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三星電子股份有限公司
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Description

半導體記憶裝置及其封裝
本申請案根據35 USC§ 119主張2012年2月28日在韓國智慧財產局申請之韓國專利申請案第10-2012-0020397號的優先權，所述申請案之全部揭露內容以引用的方式併入本文中。
本發明概念是關於半導體記憶裝置，且更特定而言，是關於具有寫入資料匯流排反相之半導體記憶裝置。
廣泛使用資料匯流排反相(data bus inversion；DBI)，以便藉由使用傳輸線來減少電力消耗。舉例而言，若記憶裝置與控制器之間的傳輸線端接至電力供應電壓Vdd，則傳輸具有低位準之信號相比傳輸具有高位準之信號消耗較多電力。因此，在待傳輸之多段資料中，若具有低位準之資料之段數大於具有高位準之資料之段數，則資料可被反相，且可另外傳輸指示所述資料是否已被反相的反相信號。接收所述資料之接收器可接收所述反相信號，藉由使用所述反相信號來判定所述資料是否已被反相，且當判定所述資料已被反相 時，將所述資料重新反相為原始資料。
一或多個實施例旨在提供可迅速執行寫入資料匯流排反相並簡化電路設計之半導體記憶裝置。
一或多個實施例旨在提供包含可迅速執行寫入資料匯流排反相並簡化電路設計之半導體記憶裝置的半導體封裝。
根據一或多個實施例，一種半導體記憶裝置包含：第一區域，多個記憶體組位於所述第一區域中；第二區域，被輸入輸入資料信號之資料端子位於所述第二區域中；以及反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，其中針對所述多個記憶體組中之每一者安置至少一個反相電路。
所述反相電路可位於所述第一區域中，且可鄰近於所述第二區域。
所述半導體記憶裝置可更包含：控制端子，所述控制端子位於所述第二區域中，且被輸入輸入控制信號；以及控制信號產生電路，所述控制信號產生電路根據模式暫存器設定信號而產生基於所述輸入控制信號之所述反相控制信號。根據所述模式暫存器設定信號，所述控制信號產生電路可將基於所述輸入控制信號之所述反相控制信號提供至所述反相電路，或將停用信號作為所述反相控制信號提供至所述反相電路，以便使所述輸入資料信號被所述反相電路正相。可針對所述多個記憶體組中之每一者安置至少一個控制信號產生電路。
所述控制信號產生電路可進一步根據所述模式暫存器設定信號而產生基於所述輸入控制信號之掩蔽控制信號，其中所述半導體記憶裝置更包含資料掩蔽電路，所述資料掩蔽電路回應於所述掩蔽控制信號而使對應於所述輸入資料信號之資料不被寫入至所述多個記憶體組。根據所述模式暫存器設定信號，所述控制信號產生電路可將基於所述輸入控制信號之所述掩蔽控制信號提供至所述資料掩蔽電路，或將停用信號作為所述掩蔽控制信號提供至所述資料掩蔽電路，以便使所述輸入資料信號不被掩蔽。根據所述模式暫存器設定信號，所述控制信號產生電路可將基於所述輸入控制信號之所述反相控制信號提供至所述反相電路，並將停用信號作為所述掩蔽控制信號提供至所述資料掩蔽電路，以便使所述輸入資料信號不被掩蔽，或將停用信號作為所述反相控制信號提供至所述反相電路，以便使所述輸入資料信號被正相，並將基於所述輸入控制信號之所述掩蔽控制信號提供至所述資料掩蔽電路。可針對所述多個記憶體組中之每一者安置至少一個資料掩蔽電路。
所述多個記憶體組中之每一者可包含按照列方向與行方向配置之記憶體子區塊，且可針對一個行之記憶體子區與安置一個反相電路。所述多個記憶體組中之每一者可包含多個記憶體胞元，且所述多個記憶體胞元中之每一者可包含開關元件與電容器。所述多個記憶體組中之每一者可包含多個記憶體胞元，且所述多個記憶體胞元中之每一者可包含開關元件與磁穿隧接面結構。
根據一或多個實施例，一種半導體記憶裝置包含：多個記憶體組，所述多個記憶體組各自包含記憶體胞元陣列；資料端子，所 述資料端子被輸入第一資料信號；反相電路，所述反相電路回應於指示所述第一資料信號是否已被反相之反相控制信號而將所述第一資料信號反相或正相，以獲得第二資料信號並輸出所述第二資料信號；以及寫入驅動電路，所述寫入驅動電路根據所述第二資料信號而驅動輸入/輸出線，以便使對應於所述第二資料信號之資料被寫入至所述記憶體胞元陣列，且安置為以一對一之方式對應於所述反相電路。
所述半導體記憶裝置可更包含：控制端子，所述控制端子被輸入輸入控制信號；以及控制信號產生電路，所述控制信號產生電路根據模式暫存器設定信號而產生基於所述輸入控制信號之反相控制信號。所述反相控制信號可與所述輸入控制信號相同。所述控制信號產生電路可安置為以一對一之方式對應於所述寫入驅動電路。
所述控制信號產生電路可進一步根據所述模式暫存器設定信號而產生基於所述輸入控制信號之掩蔽控制信號，其中所述半導體記憶裝置更包含資料掩蔽電路，所述資料掩蔽電路回應於所述掩蔽控制信號而使對應於所述第一資料信號之資料不被寫入至所述多個組。所述輸入控制信號可為指示所述第一資料信號是否已被反相之所述反相控制信號，或為指示所述第一資料信號是否已被掩蔽之所述掩蔽控制信號。所述輸入控制信號可為指示所述第一資料信號是否已被反相之資料反相信號，所述反相控制信號可為與所述輸入控制信號相同之信號，且所述掩蔽控制信號可為使所述第一資料信號不被掩蔽的停用信號。所述輸入控制信號可為指示所述第一資料信號是否已被掩蔽之掩蔽控制信號，所述反相控制信號可為使所述第一資料信號不被反相之停用信號，且所述掩蔽控制信號可為與所述輸入控制信號相同的信號。所述資料掩 蔽電路可安置為以一對一之方式對應於所述寫入驅動電路。
根據一或多個實施例，一種半導體記憶體封裝包含第一晶片，其中所述第一晶片包含：第一區域，多個記憶體組位於所述第一區域中；第二區域，被輸入輸入資料信號之資料端子位於所述第二區域中；以及反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，其中針對所述多個記憶體組中之每一者安置至少一個反相電路。
所述半導體記憶體封裝可更包含堆疊於所述第一晶片上之第二晶片。所述第一晶片可更包含穿過所述第一晶片之矽通孔，其中所述矽通孔連接至所述資料端子。
根據一或多個實施例，一種半導體記憶裝置包含：多個記憶體組，所述多個記憶體組位於第一區域中；資料端子，輸入資料信號被輸入到所述資料端子，所述資料端子位於第二區域中；以及寫入電路，所述寫入電路包含反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，其中，針對所述多個記憶體組中之每一者，至少一個寫入電路安置於所述第一區域中並安置為鄰近於對應的所述記憶體組。
所述至少一個寫入電路可緊密鄰近於所述對應的記憶體組之至少一側。
所述半導體記憶裝置可更包含控制端子，所述控制端子位於所述第二區域中，所述控制端子接收輸入控制信號，其中所述寫入電路包含控制信號產生電路，所述控制信號產生電路根據模式暫存器 設定信號而產生基於所述輸入控制信號之所述反相控制信號。
所述寫入電路可更包含資料掩蔽電路，其中所述控制信號產生電路進一步根據所述模式暫存器設定信號而產生基於所述輸入控制信號之掩蔽控制信號，且所述資料掩蔽電路回應於所述掩蔽控制信號而阻止對應於所述輸入資料信號之資料被寫入至所述多個記憶體組。
所述寫入電路可包含寫入驅動電路，所述寫入驅動電路根據所述反相電路之輸出而驅動輸入/輸出線，以將所述資料寫入至所述記憶體組。
結合附圖，自下文實施方式，將更清楚地理解本發明概念之例示性實施例。
100‧‧‧半導體記憶裝置
101‧‧‧記憶體胞元陣列
102‧‧‧時序暫存器
104‧‧‧程式設計暫存器
106‧‧‧延時/叢發長度控制單元
108‧‧‧行位址鎖存器
110‧‧‧行解碼器
112‧‧‧資料輸出暫存器
120‧‧‧位址暫存器
122‧‧‧列位址鎖存與再新計數器/列位址緩衝與再新計數器
124‧‧‧列解碼器
126‧‧‧組選擇單元
130‧‧‧感測放大器
132‧‧‧資料輸入暫存器
134‧‧‧讀取/寫入電路
200‧‧‧半導體記憶裝置
201‧‧‧半導體基板
600‧‧‧寫入電路
610‧‧‧反相電路
620‧‧‧反相驅動電路
700‧‧‧寫入電路
710‧‧‧反相電路
720‧‧‧寫入驅動電路
730‧‧‧控制信號產生電路
740‧‧‧模式暫存器
800‧‧‧寫入電路
810‧‧‧反相電路
820‧‧‧寫入驅動電路
830‧‧‧控制信號產生電路
840‧‧‧模式暫存器
850‧‧‧資料掩蔽電路
910‧‧‧反相電路
912‧‧‧反相器
914‧‧‧多工器
920‧‧‧寫入驅動電路
921‧‧‧第一反相器
922‧‧‧第二反相器
923‧‧‧第一邏輯閘
924‧‧‧第二邏輯閘
925‧‧‧第三邏輯閘
926‧‧‧第四邏輯閘
930‧‧‧控制信號產生電路
932‧‧‧解多工器
934‧‧‧第一多工器
936‧‧‧第二多工器
940‧‧‧模式暫存器
950‧‧‧資料掩蔽電路
952‧‧‧邏輯閘
1000‧‧‧半導體記憶裝置
1001‧‧‧半導體基板
1010‧‧‧記憶體胞元陣列
1020‧‧‧寫入電路
1030‧‧‧模式暫存器
1040‧‧‧第一緩衝器
1050‧‧‧第二緩衝器
1100‧‧‧寫入電路陣列
1200‧‧‧寫入電路陣列
1300‧‧‧寫入電路陣列
1400a‧‧‧半導體記憶裝置
1400b‧‧‧半導體記憶裝置
1400c‧‧‧半導體記憶裝置
1400d‧‧‧半導體記憶裝置
1400e‧‧‧半導體記憶裝置
1501‧‧‧自由磁性層
1502‧‧‧固定磁性層
1503‧‧‧絕緣層
1600‧‧‧半導體記憶體封裝
1610‧‧‧第一半導體記憶裝置
1612‧‧‧凸塊
1614‧‧‧下墊
1616‧‧‧矽通孔
1618‧‧‧上墊
1620‧‧‧第二半導體記憶裝置
1622‧‧‧凸塊
1624‧‧‧下墊
1626‧‧‧矽通孔
1628‧‧‧上墊
1630‧‧‧第三半導體記憶裝置
1632‧‧‧凸塊
1634‧‧‧下墊
1700‧‧‧電子系統
1710‧‧‧輸入裝置
1720‧‧‧輸出裝置
1730‧‧‧處理器裝置
1740‧‧‧半導體記憶裝置
1800‧‧‧記憶體系統
1810‧‧‧記憶體模組
1820‧‧‧記憶體控制器
1830‧‧‧半導體記憶裝置
1831‧‧‧主晶片
1832‧‧‧從屬晶片
1900‧‧‧計算系統
1910‧‧‧中央處理裝置
1920‧‧‧RAM
1930‧‧‧使用者介面
1940‧‧‧非揮發性記憶體
1950‧‧‧匯流排
ADD‧‧‧位址信號
ADD/COM PAD ARRAY‧‧‧位址/命令墊陣列
BANK‧‧‧記憶體組
BANK0‧‧‧記憶體組
BANK1‧‧‧記憶體組
BANK2‧‧‧記憶體組
BANK3‧‧‧記憶體組
BANK4‧‧‧記憶體組
BANK5‧‧‧記憶體組
BANK6‧‧‧記憶體組
BANK7‧‧‧記憶體組
BL‧‧‧位元線
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
BL5‧‧‧位元線
BL6‧‧‧位元線
BLB‧‧‧位元線
BLB0‧‧‧位元線
BLB1‧‧‧位元線
BLB2‧‧‧位元線
BLB3‧‧‧位元線
BLB4‧‧‧位元線
BLB5‧‧‧位元線
BLB6‧‧‧位元線
BLSA‧‧‧位元線感測放大器
BL SA ARRAY‧‧‧位元線感測放大器陣列
CAS/‧‧‧行位址選通信號
CC‧‧‧胞元/核心區域
CC1‧‧‧胞元/核心區域
CC2‧‧‧胞元/核心區域
CC3‧‧‧胞元/核心區域
CC4‧‧‧胞元/核心區域
CELL/CORE‧‧‧胞元/核心區域
CKE‧‧‧時脈啟用信號
CLK‧‧‧時脈信號
CMD/ADD‧‧‧命令/位址
COL DEC‧‧‧行解碼器
CS/‧‧‧晶片選擇信號
CTRL SIG GEN‧‧‧控制信號產生電路
CTRL SIG GEN0‧‧‧控制信號產生電路
CTRL SIG GEN1‧‧‧控制信號產生電路
CTRL SIG GEN2‧‧‧控制信號產生電路
CTRL SIG GEN3‧‧‧控制信號產生電路
CTRL SIG GEN4‧‧‧控制信號產生電路
CTRL SIG GEN5‧‧‧控制信號產生電路
CTRL SIG GEN6‧‧‧控制信號產生電路
CTRL SIG GEN7‧‧‧控制信號產生電路
DATA‧‧‧資料
DATA0‧‧‧資料
DATA1‧‧‧資料
DATA2‧‧‧資料
DATA3‧‧‧資料
DATA4‧‧‧資料
DATA5‧‧‧資料
DATA6‧‧‧資料
DATA7‧‧‧資料
DATA'‧‧‧所復原之資料
DATA'B‧‧‧所反相之資料
DATA BUS‧‧‧資料匯流排
DCON‧‧‧資料控制信號
DQ‧‧‧資料輸入/輸出端子/資料輸入墊/資料
DUMMY‧‧‧虛設子字元線
GIO‧‧‧全局輸入/輸出線
GIO0‧‧‧全局輸入/輸出線
GIO1‧‧‧全局輸入/輸出線
GIO2‧‧‧全局輸入/輸出線
GIO3‧‧‧全局輸入/輸出線
GIO4‧‧‧全局輸入/輸出線
GIO5‧‧‧全局輸入/輸出線
GIO6‧‧‧全局輸入/輸出線
GIO7‧‧‧全局輸入/輸出線
GIOB‧‧‧全局輸入/輸出線棒
GIOB0‧‧‧全局輸入/輸出線棒
GIOB1‧‧‧全局輸入/輸出線棒
GIOB2‧‧‧全局輸入/輸出線棒
GIOB3‧‧‧全局輸入/輸出線棒
GIOB4‧‧‧全局輸入/輸出線棒
GIOB5‧‧‧全局輸入/輸出線棒
GIOB6‧‧‧全局輸入/輸出線棒
GIOB7‧‧‧全局輸入/輸出線棒
H‧‧‧電壓
INPUT REGISTER‧‧‧輸入暫存器
INV‧‧‧反相器電路
INV0‧‧‧反相器電路
INV1‧‧‧反相器電路
INV2‧‧‧反相器電路
INV3‧‧‧反相器電路
INV4‧‧‧反相器電路
INV5‧‧‧反相器電路
INV6‧‧‧反相器電路
INV7‧‧‧反相器電路
I1‧‧‧第一輸入端子
I2‧‧‧第二輸入端子
I/O MUX‧‧‧輸入/輸出多工器
I/O PAD ARRAY‧‧‧輸入/輸出墊陣列
LCAS‧‧‧內部命令信號
LCBR‧‧‧再新命令
LCKE‧‧‧內部命令信號
LDCON‧‧‧內部控制信號
LIO‧‧‧局部輸入/輸出線對
LIO0‧‧‧局部輸入/輸出線
LIO1‧‧‧局部輸入/輸出線
LIO2‧‧‧局部輸入/輸出線
LIO3‧‧‧局部輸入/輸出線
LIOB0‧‧‧局部輸入/輸出線
LIOB1‧‧‧局部輸入/輸出線
LIOB2‧‧‧局部輸入/輸出線
LIOB3‧‧‧局部輸入/輸出線
LRAS‧‧‧再新命令
LWE‧‧‧內部寫入啟用信號
LWE'‧‧‧內部寫入啟用信號
LWE'B‧‧‧內部寫入啟用信號棒
LWCBR‧‧‧內部命令信號
MASK‧‧‧資料掩蔽電路
MASK0‧‧‧資料掩蔽電路
MASK1‧‧‧資料掩蔽電路
MASK2‧‧‧資料掩蔽電路
MASK3‧‧‧資料掩蔽電路
MASK4‧‧‧資料掩蔽電路
MASK5‧‧‧資料掩蔽電路
MASK6‧‧‧資料掩蔽電路
MASK7‧‧‧資料掩蔽電路
MC‧‧‧自旋轉移力矩隨機存取記憶體胞元/磁阻式隨機存取記憶體胞元
MODE REGISTER‧‧‧模式暫存器
MTJ‧‧‧磁穿隧接面
N1‧‧‧第二開關
N2‧‧‧第四開關
P1‧‧‧第一開關
P2‧‧‧第三開關
PERI‧‧‧周邊區域
Q1‧‧‧第一輸出端子
Q2‧‧‧第二輸出端子
RAS/‧‧‧列位址選通信號
ROW DEC‧‧‧列解碼器
R/W CIRCUIT‧‧‧讀取/寫入電路
R/W CIRCUIT ARRAY‧‧‧讀取/寫入電路陣列
SEL‧‧‧選擇信號
SDM‧‧‧掩蔽控制信號
SDMB‧‧‧掩蔽控制信號棒
SINV‧‧‧反相控制信號
SINVB‧‧‧反相控制信號棒
SWL0‧‧‧子字元線
SWL1‧‧‧子字元線
SWL2‧‧‧子字元線
SWL3‧‧‧子字元線
SWL4‧‧‧子字元線
SWL DRV ARRAY‧‧‧子字元線驅動器陣列
SUB-BLK‧‧‧記憶體子區塊
Tr‧‧‧電晶體
TSV‧‧‧矽通孔
Vdd‧‧‧第一電力供應電壓
Vss‧‧‧第二電力供應電壓
WE/‧‧‧寫入啟用信號
WR DRV‧‧‧寫入驅動電路
WR DRV0‧‧‧寫入驅動電路
WR DRV1‧‧‧寫入驅動電路
WR DRV2‧‧‧寫入驅動電路
WR DRV3‧‧‧寫入驅動電路
WR DRV4‧‧‧寫入驅動電路
WR DRV5‧‧‧寫入驅動電路
WR DRV6‧‧‧寫入驅動電路
WR DRV7‧‧‧寫入驅動電路
WRITE CIRCUIT‧‧‧寫入電路
WRC‧‧‧寫入電路
WRC0‧‧‧寫入電路
WRC1‧‧‧寫入電路
WRC2‧‧‧寫入電路
WRC3‧‧‧寫入電路
WRC4‧‧‧寫入電路
WRC5‧‧‧寫入電路
WRC6‧‧‧寫入電路
WRC7‧‧‧寫入電路
圖1說明根據本發明概念之實施例的半導體記憶裝置之方塊圖。
圖2說明根據本發明概念之實施例的半導體記憶裝置之架構。
圖3說明根據本發明概念之實施例的半導體記憶裝置之記憶體子區塊的電路圖。
圖4說明根據本發明概念之實施例的半導體記憶裝置之記憶體組的電路圖。
圖5說明用於解釋根據本發明概念之實施例的半導體記憶裝置之資料輸入路徑的方塊圖。
圖6說明根據本發明概念之實施例的半導體記憶裝置之寫入電路的方塊圖。
圖7說明根據本發明概念之另一實施例的半導體記憶裝置之寫入電路的方塊圖。
圖8說明根據本發明概念之另一實施例的半導體記憶裝置之寫入電路的方塊圖。
圖9A說明根據本發明概念之實施例的可包含於半導體記憶裝置之寫入電路中的控制信號產生電路與模式暫存器的電路圖。
圖9B說明根據本發明概念之實施例的可包含於半導體記憶裝置之寫入電路中的反相電路、資料掩蔽電路與寫入驅動電路的電路圖。
圖10說明根據本發明概念之另一實施例的半導體記憶裝置之方塊圖。
圖11說明根據本發明概念之實施例的半導體記憶裝置之寫入電路陣列的方塊圖。
圖12說明根據本發明概念之另一實施例的半導體記憶裝置之寫入電路陣列的方塊圖。
圖13說明根據本發明概念之另一實施例的半導體記憶裝置之寫入電路陣列的方塊圖。
圖14A至圖14E說明根據本發明概念之實施例的半導體記憶裝置之架構。
圖15說明根據本發明概念之實施例的半導體記憶裝置之記憶體胞元的電路圖。
圖16說明根據本發明概念之實施例的包含半導體記憶裝置之堆疊的半導體記憶體封裝之截面圖。
圖17說明根據本發明概念之實施例的包含半導體記憶裝置之電子系統的方塊圖。
圖18說明根據本發明概念之實施例的應用了半導體記憶裝置之記憶體系統的圖式。
圖19說明根據本發明概念之實施例的安裝有包含半導體記憶裝置之記憶體系統的計算系統的方塊圖。
現將參考圖示本發明概念之例示性實施例的附圖來更充分地描述本發明概念。然而應理解，並不欲將本發明概念之例示性實施例限於所揭露之特定形式，而是相反，本發明概念之例示性實施例應涵蓋落入本發明概念之精神與範疇內的所有修改、等效物與替代。在圖式中，相同參考數字表示相同元件。
在附圖中，為了清楚起見，可能誇示了結構之大小。
本文中所使用之術語僅出於描述特定實施例之目的，且不意欲限制本發明概念之例示性實施例。如本文中所使用，除非上下文另有清楚指示，否則單數形式「一」以及「所述」意欲亦包含複數形式。應進一步理解，術語「包括」及/或「包含」在用於本文中時，指定所敍述之特徵、整體、步驟、操作、元件及/或組件的存在，但並不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組的存在或添加。應理解，儘管本文中可使用術語第一、第二、第三等來描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用以將一個元件、 組件、區域、層或區段與另一元件、組件、區域、層或區段區分開。因而，在不背離例示性實施例之教示的情況下，下文所論述的第一元件、組件、區域、層或區段可稱為第二元件、組件、區域、層或區段。如本文中所使用，術語「及/或」包含相關聯之所列項目中之一或多者之任何及所有群組。諸如「……中之至少一者」的表達當接在元件之清單前時修飾元件之整個清單而不是修飾清單中之個別元件。
除非另外定義，否則本文中所使用之所有術語(包含技術及科學術語)具有與一般熟習例示性實施例所屬技術者通常理解之含義相同的含義。應進一步理解，術語(諸如，常用字典中所定義之術語)應被解釋為具有與其在相關技術之上下文中之含義一致的含義，且不應以理想化或過於正式的意義來解釋，除非本文明確地如此定義。
圖1說明根據本發明概念之實施例的半導體記憶裝置100之方塊圖。參看圖1，半導體記憶裝置100可包含：記憶體胞元陣列101，記憶體胞元陣列101包含多個記憶體胞元；以及用於向記憶體胞元陣列101寫入資料或自其讀取資料之各種電路區塊。
舉例而言，回應於自停用位準(例如，邏輯高位準)變為啟用位準(例如，邏輯低位準)之晶片選擇信號CS/，可啟用時序暫存器102。時序暫存器102可自外部接收命令信號，例如，時脈信號CLK、時脈啟用信號CKE、晶片選擇信號CS/、列位址選通信號RAS/、行位址選通信號CAS/、寫入啟用信號WE/以及資料控制信號DCON。時序暫存器102可藉由處理所述命令信號，來產生用於控制電路區塊之各種內部命令信號，諸 如，LCKE、LRAS、LCBR、LWE、LCAS、LWCBR以及LDCON。
時序暫存器102所產生之內部命令信號中的一些儲存於程式設計暫存器104中。舉例而言，與資料輸出有關之延時資訊或叢發長度資訊可儲存於程式設計暫存器104中。儲存於程式設計暫存器104中之內部命令信號可提供至延時/叢發長度控制單元106。延時/叢發長度控制單元106可經由行位址鎖存器108，而將用於控制所輸出之資料的延時或叢發長度之控制信號提供至資料輸出暫存器112或行解碼器110。
位址暫存器120可自外部接收位址信號ADD。列位址信號可經由列位址鎖存與再新計數器122而提供至列解碼器124。且，行位址信號可經由行位址鎖存器108而提供至行解碼器110。列位址鎖存與再新計數器122可回應於再新命令LRAS與LCBR，而產生再新位址信號，並將所述列位址信號與所述再新位址信號中之任一者提供至列解碼器124。且，位址暫存器120可將用於選擇組之組信號提供至組選擇單元126。
列解碼器124可對自列位址緩衝與再新計數器122輸入之所述列位址信號或所述再新位址信號進行解碼，且啟用記憶體胞元陣列101中之一者的字元線。行解碼器110可對行位址信號進行解碼，且對記憶體胞元陣列101的位元線執行選擇。舉例而言，行選擇線可應用於半導體記憶裝置100，且選擇可藉由使用所述行選擇線來執行。
感測放大器130可放大列解碼器124與行解碼器110所選擇之記憶體胞元的資料以獲得所放大之資料，且經由資料輸出暫存器112而將所述所放大之資料提供至資料輸入/輸出端子DQ。待寫入至 資料胞元之資料可經由資料輸入/輸出端子DQ而輸入，且可經由資料輸入暫存器132而提供至記憶體胞元陣列101。
讀取/寫入電路134可將感測放大器130所放大之資料傳輸至資料輸出暫存器112，且將自資料輸入暫存器132輸入之資料寫入至記憶體胞元陣列101。讀取/寫入電路134可回應於諸如LWE與LDCON之內部命令信號而操作。舉例而言，讀取/寫入電路134可根據內部寫入啟用信號LWE而判定是否執行寫入操作。且，讀取/寫入電路134可根據內部命令信號LDCON而執行資料掩蔽或資料反相。
半導體記憶裝置100可劃分為胞元/核心區域CELL/CORE與周邊區域PERI。如圖1所示，多個記憶體胞元陣列101包含於胞元/核心區域CELL/CORE中。且，向記憶體胞元陣列101寫入資料或自其讀取資料所需的多個感測放大器130、多個列解碼器124、多個讀取/寫入電路134以及多個行解碼器110包含於胞元/核心區域CELL/CORE中。在此情況下，如圖1所示，一個感測放大器130、一個列解碼器124、一個讀取/寫入電路134以及一個行解碼器110可對應於一個記憶體胞元陣列101。在此情況下，一個記憶體胞元陣列101可構成一個記憶體組BANK。然而，兩個或兩個以上記憶體胞元陣列101可構成一個記憶體組，或者一個列解碼器124或一個行解碼器110可對應於兩個或兩個以上記憶體胞元陣列101。
在圖1中，假設多個記憶體組BANK以及向所述多個記憶體組BANK寫入資料或自其讀取資料所需的功能電路(例如，感測放大器130、列解碼器124、讀取/寫入電路134以及行解碼器110)包含於 胞元/核心區域CELL/CORE中。且，一般而言，不同記憶體組BANK獨立執行功能，且向所述不同記憶體組BANK寫入資料或自其讀取資料所需的功能電路亦獨立執行功能。在圖1中，胞元/核心區域CELL/CORE為虛線所標記之區域。
其他功能電路(例如，未包含於胞元/核心區域CELL/CORE中之時序暫存器102、位址暫存器120、資料輸入暫存器132、資料輸出暫存器112、資料輸入/輸出端子DQ以及電壓產生器)安置於周邊區域PERI中。向具體記憶體組BANK寫入資料或自其讀取資料不需要安置於周邊區域PERI中的所述功能電路，但是操作半導體記憶裝置100需要此等功能電路。在圖1中，周邊區域PERI為除胞元/核心區域CELL/CORE之外的區域。
因此，具體記憶體組BANK或所述具體記憶體組BANK所需的功能電路可安置於胞元/核心區域CELL/CORE中，且所有記憶體組BANK所需的功能電路可安置於周邊區域PERI中。
圖2說明根據本發明概念之實施例的半導體記憶裝置200之架構。參看圖2，半導體記憶裝置200包含位於半導體基板201上的胞元/核心區域CELL/CORE與周邊區域PERI。
如圖2所示，在半導體基板201上，胞元/核心區域CELL/CORE可劃分為由周邊區域PERI環繞之四個胞元/核心區域CELL/CORE。亦即，周邊區域PERI可界定胞元/核心區域CELL/CORE。兩個記憶體組BANK可包含於周邊區域PERI所環繞之四個胞元/核心區域CELL/CORE中之每一者中。
第一記憶體組BANK0與第二記憶體組BANK1包含於四個胞元/核心區域CELL/CORE中位於左上角的胞元/核心區域CELL/CORE中。列解碼器ROW DEC可安置於所述第一記憶體組BANK0與所述第二記憶體組BANK1之間。且，讀取/寫入電路R/W CIRCUIT與行解碼器COL DEC可安置為對應於所述第一記憶體組BANK0與所述第二記憶體組BANK1中之每一者。如圖2所示，記憶體組BANK0至BANK7、多個列解碼器ROW DEC、多個讀取/寫入電路R/W CIRCUIT以及多個行解碼器COL DEC可安置於胞元/核心區域CELL/CORE中。
列解碼器ROW DEC可對應於圖1之列解碼器124，且行解碼器COL DEC可對應於圖1之行解碼器110。讀取/寫入電路R/W CIRCUIT可對應於圖1之讀取/寫入電路134。可針對記憶體組BANK0至BANK7中之每一者安置至少一個讀取/寫入電路R/W CIRCUIT。所述讀取/寫入電路R/W CIRCUIT可安置於胞元/核心區域CELL/CORE中，鄰近於周邊區域PERI，如圖2所示。儘管在圖2中，讀取/寫入電路R/W CIRCUIT面朝周邊區域PERI中的位址/命令墊(pad)陣列ADD/COM PAD Array與輸入/輸出墊(pad)陣列I/O PAD Array，但實施例不限於此。舉例而言，根據設計，讀取/寫入電路R/W CIRCUIT可按照各種其他方式安置於胞元/核心區域CELL/CORE中。舉例而言，讀取/寫入電路R/W CIRCUIT可安置於半導體基板201之邊緣，按照行方向而非按照列方向延伸，或位於圍繞一點之區域內。
且，記憶體組BANK0至BANK7中之每一者可包含記憶體子區塊SUB-BLK之陣列。在圖2中，記憶體子區塊SUB-BLK例示性 地配置為8列與8行。且，記憶體組BANK0至BANK7中之每一者可包含位元線感測放大器陣列BL SA Array以及子字元線驅動器陣列SWL DRV Array。位元線感測放大器陣列BL SA Array可按照水平方向(亦即，與行解碼器COL DEC平行之方向)配置於記憶體子區塊SUB-BLK的列之間。子字元線驅動器陣列SWL DRV Array可按照垂直方向(亦即，與列解碼器ROW DEC平行之方向)配置於記憶體子區塊SUB-BLK的行之間。下文將參考圖3詳細解釋記憶體子區塊SUB-BLK。
圖1中所說明的時序暫存器102、位址暫存器120、資料輸入暫存器132、資料輸出暫存器112以及資料輸入/輸出端子DQ可安置於周邊區域PERI中。在圖2中，位址/命令墊陣列ADD/COM PAD Array與輸入/輸出墊陣列I/O PAD Array安置於周邊區域PERI中，被輸入位址信號之位址輸入端子以及被輸入命令信號之命令輸入端子安置於所述位址/命令墊陣列ADD/COM PAD Array上，被輸入/輸出資料信號之資料輸入/輸出端子安置於所述輸入/輸出墊陣列I/O PAD Array上。位址信號與命令信號可同時輸入至安置於位址/命令墊陣列ADD/COM PAD Array上的輸入端子。
圖3說明根據本發明概念之實施例的半導體記憶裝置之記憶體子區塊的電路圖。參看圖3，兩個位元線感測放大器陣列BL SA Array安置於一個記憶體子區塊SUB-BLK的頂部與底部，且兩個子字元線驅動器陣列SWL DRV Array安置於所述記憶體子區塊SUB-BLK的左側與右側。換言之，兩個位元線感測放大器陣列BL SA Array位於記憶 體子區塊SUB-BLK的相對側上，且兩個子字元線驅動器陣列SWL DRV Array位於記憶體子區塊SUB-BLK的相對側上。
所述記憶體子區塊SUB-BLK包含按照列方向延伸之多條子字元線SWL0至SWL4，以及按照行方向延伸之多個位元線對BL0至BL6與BLB0至BLB6。所述記憶體子區塊SUB-BLK可更包含按照所述列方向延伸之虛設子字元線DUMMY。記憶體子區塊SUB-BLK包含記憶體胞元，所述記憶體胞元安置於多條子字元線SWL0至SWL4與多個位元線對BL0至BL6與BLB0至BLB6之間的交叉處。所述記憶體胞元中之每一者可安置於位元線對中之一條位元線(亦即，位元線或互補位元線)與子字元線之間的交叉處。
儘管在圖3中，所述記憶體胞元中之每一者為包含一個電晶體與一個電容器之動態隨機存取記憶體(dynamic random access memory；DRAM)，但本實施例不限於此。舉例而言，每一記憶體胞元可為如圖15所示的磁阻式隨機存取記憶體(magnetoresistive random access memory；MRAM)胞元MC或自旋轉移力矩隨機存取記憶體(spin transfer torque-random access memory；STT-RAM)胞元。MRAM胞元MC或STT-RAM胞元可包含一個電晶體Tr與至少一個磁穿隧接面(magnetic tunnel junction；MTJ)結構。MTJ結構可包含自由磁性層1501、固定磁性層1502以及安置於自由磁性層1501與固定磁性層1502之間的絕緣層1503。在此情況下，根據自由磁性層1501與固定磁性層1502之磁化方向彼此相同抑或彼此相反來儲存資料。
子字元線驅動器陣列SWL DRV Array包含用於驅動子字元線SWL0至SWL4的子字元線驅動器SWL Drv。如圖3所示，子字元 線驅動器SWL DRV可交替地安置於記憶體子區塊SUB-BLK的左側與右側，例如，偶數子字元線驅動器SWL DRV與奇數子字元線驅動器SWL DRV位於所述記憶體子區塊SUB-BLK的相對側上。
位元線感測放大器陣列BL SA Array包含位元線感測放大器BLSA，位元線感測放大器BLSA將位元線對BL0至BL6與BLB0至BLB6連接至局部輸入/輸出線對LIO0至LIO3與LIOB0至LIOB3。位元線感測放大器BLSA中之每一者放大一個位元線對BL與BLB之間的電壓位準差，並將所放大之電壓位準差提供至一個局部輸入/輸出線對LIO與LIOB。如圖3所示，位元線感測放大器BLSA可交替地安置於記憶體子區塊SUB-BLK的頂部與底部，例如，偶數位元線感測放大器BLSA與奇數位元線感測放大器BLSA位於所述記憶體子區塊SUB-BLK的相對側上。
例示性地圖示了圖3中所說明的記憶體子區塊SUB-BLK、位元線感測放大器陣列BL SA Array以及子字元線驅動器陣列SWL DRV Array間的配置與連接，且實施例不限於此。
圖4說明根據本發明概念之實施例的半導體記憶裝置之記憶體組的電路圖。
參看圖4，如圖2所示，一個記憶體組BANK包含多個記憶體子區塊SUB-BLK。且，如圖3所示，局部輸入/輸出線對LIO0至LIO3安置於所述多個記憶體子區塊SUB-BLK的列之間。在圖4中，局部輸入/輸出線對LIO0至LIO3作為單條線來圖示。局部輸入/輸出線對LIO0至LIO3可藉由使用例如多工器MUX(未圖示)而連 接至全局輸入/輸出線對GIO0至GIO7，且所述全局輸入/輸出線對GIO0至GIO7可按照行方向配置於多個記憶體子區塊SUB-BLK的行之間。在圖4中，全局輸入/輸出線對GIO0至GIO7亦作為單條線來圖示。
儘管在圖4中，局部輸入/輸出線對LIO0至LIO3與全局輸入/輸出線對GIO0至GIO7安置於多個記憶體子區塊SUB-BLK之間，但是藉由使用多層互連，所述局部輸入/輸出線對LIO0至LIO3與所述全局輸入/輸出線對GIO0至GIO7可安置於所述多個記憶體子區塊SUB-BLK之頂部。
讀取/寫入電路陣列R/W CIRCUIT Array可安置於記憶體組BANK之底部。讀取/寫入電路陣列R/W CIRCUIT Array可包含多個讀取/寫入電路R/W CIRCUIT，以將全局輸入/輸出線對GIO0至GIO7連接至資料匯流排DATA BUS。如圖4所示，可針對一個行之記憶體子區塊中之每一者安置一個讀取/寫入電路R/W CIRCUIT。儘管圖4中未圖示，但每一讀取/寫入電路R/W CIRCUIT可包含輸入/輸出線感測放大器與寫入驅動器。
每一讀取/寫入電路R/W CIRCUIT將經由一條資料匯流排DATA BUS而輸入之資料信號載入於一個全局輸入/輸出線對GIO上。且，每一讀取/寫入電路R/W CIRCUIT將經由一個全局輸入/輸出線對GIO而傳輸之資料信號載入於一條資料匯流排DATA BUS上。藉由穿過資料輸入/輸出暫存器或多工器，每一資料匯流排DATA BUS連接至資料輸入/輸出墊(pad)(未圖示)。
如上所述，讀取/寫入電路陣列R/W CIRCUIT Array包 含於胞元/核心區域中，所述讀取/寫入電路陣列為安置為對應於記憶體組BANK且為自所述記憶體組BANK讀取資料或向其寫入資料所需的功能區塊。
且，儘管術語全局輸入/輸出線對用於指示連接至一個讀取/寫入電路R/W CIRCUIT之全局輸入/輸出線與互補輸入/輸出線，但是全局輸入/輸出線不必成對，亦即，術語全局輸入/輸出線對可與全局輸入/輸出線互換。儘管常使用差分模式中的信號傳輸，且因而使用術語全局輸入/輸出線對，但是實施例不限於此。
圖5為用於解釋根據本發明概念之實施例的半導體記憶裝置之資料輸入路徑的方塊圖。
參看圖5，資料經由資料輸入墊(pad)DQ自諸如記憶體控制器之外部裝置而輸入。所述資料臨時儲存在安置於周邊區域PERI中的輸入暫存器INPUT REGISTER中，且經由一條資料匯流排DATA BUS傳輸至胞元/核心區域CELL/CORE。寫入電路WRITE CIRCUIT接收經由資料匯流排DATA BUS而傳輸之所述資料，並將所述資料載入於一個全局輸入/輸出線對GIO上。藉由將所述全局輸入/輸出線對GIO連接至一個局部輸入/輸出線對LIO，輸入/輸出多工器I/O MUX可使所述資料經由所述局部輸入/輸出線對LIO而傳輸。藉由驅動一個位元線對BL，一個位元線感測放大器BLSA可使載入於所述局部輸入/輸出線對LIO上的所述資料儲存於一個記憶體胞元MC中。GIO表示全局輸入/輸出線與全局輸入/輸出線棒構成的全局輸入/輸出線對。且，取決於上下文，GIO可表示全局輸入/輸出線，且GIOB可表示全局輸 入/輸出線棒。
如圖5所示，資料匯流排DATA BUS安置於周邊區域PERI與胞元/核心區域CELL/CORE之間。因而，所述周邊區域PERI與所述胞元/核心區域CELL/CORE可彼此分離，其中資料匯流排DATA BUS位於兩者之間。
圖6說明根據本發明概念之實施例的半導體記憶裝置之寫入電路600的方塊圖。參看圖6，寫入電路600包含反相電路610與寫入驅動電路620。
寫入電路600可對應於圖5之寫入電路WRITE CIRCUIT。如圖5所示，寫入電路600可安置於胞元/核心區域CELL/CORE中，且可安置於資料匯流排DATA BUS與全局輸入/輸出線對GIO之間，以連接所述資料匯流排DATA BUS與所述全局輸入/輸出線對GIO。
反相電路610可接收經由資料匯流排DATA BUS而傳輸之資料DATA。反相電路610可接收指示所述資料DATA是否已被反相之反相控制信號SINV。反相電路610可藉由根據所述反相控制信號SINV將所述資料DATA反相或正相，來產生所復原之資料DATA'。舉例而言，當資料DATA為「1011」且所述反相控制信號SINV指示所述資料已被反相時，反相電路610可藉由將資料DATA反相而產生「0100」作為所復原之資料DATA'。儘管為便於理解，資料DATA為具有4個位元之資料，但是資料DATA可為具有1個位元之資料。且，若寫入電路600集體地進行建構，則資料DATA可為具有多個位元之資料。
反相電路610可包含於圖2的讀取/寫入電路R/W CIRCUIT中。且，如圖6所示，反相電路610可安置為以一對一之方式對應於寫入驅動電路620。寫入驅動電路620可藉由根據所復原之資料DATA'驅動全局輸入/輸出線對GIO與GIOB，來使所述所復原之資料DATA'寫入至記憶體組中的記憶體胞元。
圖7說明根據本發明概念之另一實施例的半導體記憶裝置之寫入電路700的方塊圖。參看圖7，寫入電路700包含反相電路710、寫入驅動電路720、控制信號產生電路730以及模式暫存器740。
寫入電路700可對應於圖5之寫入電路WRITE CIRCUIT。如圖5所示，寫入電路700可安置於胞元/核心區域CELL/CORE中，且可安置於資料匯流排DATA BUS與全局輸入/輸出線對GIO之間，以連接所述資料匯流排DATA BUS與所述全局輸入/輸出線對GIO。
反相電路710可接收經由資料匯流排DATA BUS而傳輸之資料DATA。反相電路710可接收指示所述資料DATA是否已被反相之反相控制信號SINV。反相電路710可藉由根據所述反相控制信號SINV將所述資料DATA反相或正相，來產生所復原之資料DATA'。
寫入驅動電路720可根據所述所復原之資料DATA'而驅動全局輸入/輸出線對GIO。如上所述，由於全局輸入/輸出線對GIO與GIOB經由局部輸入/輸出線對LIO與LIOB連接至位元線對BL與BLB，因此所述所復原之資料DATA'可寫入至記憶體胞元。
控制信號產生電路730可根據模式暫存器740所提供之選擇信號SEL，而產生基於控制信號DCON之反相控制信號SINV。模式暫存器740可具有關於半導體記憶裝置之操作模式的模式資訊。所述模式資訊可由提供控制信號DCON之外部裝置(例如，控制器或中央處理單元(central processing unit；CPU))提供。當所述外部裝置與半導體記憶裝置彼此連接時，由於所述外部裝置將所述模式資訊提供至所述半導體記憶裝置，因此所述外部裝置與所述半導體記憶裝置可在相同模式中操作。
模式暫存器740可具有關於半導體記憶裝置之操作模式為反相模式抑或資料掩蔽模式之模式資訊。由模式暫存器740提供之選擇信號SEL可指示操作模式，亦即，所述反相模式或所述資料掩蔽模式。所述選擇信號SEL可稱為模式暫存器設定信號。
控制信號產生電路730可根據所述選擇信號SEL而產生基於控制信號DCON之反相控制信號SINV，且將所述反相控制信號SINV提供至反相電路710。當所述選擇信號SEL指示反相模式時，控制信號產生電路730可產生基於控制信號DCON之反相控制信號SINV。然而，當選擇信號SEL指示資料掩蔽模式時，由於經由資料匯流排DATA BUS而傳輸之資料DATA是否已被反相並不重要，因此控制信號產生電路730可產生反相控制信號SINV，作為停用信號以停用反相電路710。因此，當操作模式為反相模式時，反相電路710可基於控制信號DCON而執行反相或正相。相比而言，當操作模式為資料掩蔽模式時，可根據控制信號產生電路730所提供之反相控制信號SINV，而停用反相電路710，亦即，不將資料DATA反相。
控制信號DCON可經由圖2的位址/命令墊陣列ADD/COM PAD Array中的命令墊來提供，控制信號DCON為例如控制器之外部裝置所提供之控制信號。舉例而言，控制信號DCON可由圖1的時序暫存器102變為內部控制信號LDCON。在此情況下，控制信號產生電路730可產生基於所述內部控制信號LDCON之反相控制信號SINV。或者，圖1的時序暫存器102可包含控制信號產生電路730與模式暫存器740。在此情況下，反相電路710可回應於時序暫存器102所提供之內部控制信號LDCON，而執行反相或正相。
圖8說明根據本發明概念之另一實施例的半導體記憶裝置之寫入電路800的方塊圖。參看圖8，寫入電路800包含反相電路810、寫入驅動電路820、控制信號產生電路830、模式暫存器840以及資料掩蔽電路850。
寫入電路800可對應於圖5之寫入電路WRITE CIRCUIT。如圖5所示，寫入電路800可安置於胞元/核心區域CELL/CORE中，且可安置於資料匯流排DATA BUS與全局輸入/輸出線對GIO之間，以連接所述資料匯流排DATA BUS與所述全局輸入/輸出線對GIO。
反相電路810可接收經由資料匯流排DATA BUS而傳輸之資料DATA。反相電路810可接收指示所述資料DATA是否已被反相之反相控制信號SINV。反相電路810可藉由根據所述反相控制信號SINV將所述資料DATA反相或正相，來產生所復原之資料DATA'。寫入驅動電路820可藉由根據所復原之資料DATA'驅動全局輸入/輸出線 對GIO與GIOB，來使所述所復原之資料DATA'寫入至記憶體胞元。
控制信號產生電路830可根據模式暫存器840所提供之選擇信號SEL，而產生基於控制信號DCON之反相控制信號SINV與掩蔽控制信號SDM。模式暫存器840可具有關於半導體記憶裝置之操作模式(例如，反相模式或資料掩蔽模式)之模式資訊。因此，模式暫存器840所提供之選擇信號SEL可指示操作模式，亦即，所述反相模式或所述資料掩蔽模式。
控制信號產生電路830可根據所述選擇信號SEL而產生基於控制信號DCON之反相控制信號SINV與掩蔽控制信號SDM，且將所述反相控制信號SINV與所述掩蔽控制信號SDM提供至反相電路710與資料掩蔽電路850。資料掩蔽電路850可接收內部命令信號(例如，內部寫入啟用信號LWE)，且回應於自控制信號產生電路830提供之掩蔽控制信號SDM而產生例如內部寫入啟用信號LWE'。亦即，資料掩蔽電路850可藉由改變寫入啟用信號來判定是否已發生資料掩蔽。將內部寫入啟用信號LWE'與內部寫入啟用信號LWE一起提供至寫入驅動電路820，且寫入驅動電路820根據所述內部寫入啟用信號LWE'判定是否驅動全局輸入/輸出線。
當半導體記憶裝置在反相模式中操作時，反相控制信號SINV可基於控制信號DCON。且，當半導體記憶裝置在反相模式中操作時，由於經由資料匯流排DATA BUS而傳輸之資料DATA重要，因此資料DATA不需要被掩蔽。因此，在反相模式中，控制信號產生電路830可將掩蔽控制信號SDM提供至資料掩蔽電路850，以便停用資料掩蔽電路850。
相比而言，當半導體記憶裝置在資料掩蔽模式中操作時，掩蔽控制信號SDM可基於控制信號DCON。且，當半導體記憶裝置在資料掩蔽模式中操作時，由於經由資料匯流排DATA BUS而傳輸之資料DATA不被寫入，因此不需判定資料DATA是否已被反相。因此，在資料掩蔽模式中，控制信號產生電路830可將停用信號作為反相控制信號SINV提供至反相電路810，以停用反相電路810。
因此，當選擇信號SEL指示反相模式時，控制信號產生電路730可產生基於控制信號DCON之反相控制信號SINV，並產生掩蔽控制信號SDM，即停用信號。相比而言，當選擇信號指示資料掩蔽模式時，控制信號產生電路730可產生基於控制信號DCON之掩蔽控制信號SDM，並產生停用信號作為反相控制信號SINV。因此，資料掩蔽電路850不在反相模式中執行資料掩蔽，且反相電路810不在資料掩蔽模式中執行反相。
控制信號DCON可經由圖2的位址/命令墊陣列ADD/COM PAD Array中的命令墊來提供，控制信號DCON為例如控制器之外部裝置所提供之控制信號。圖8的控制信號DCON可由圖1的內部控制信號LDCON代替。且，圖1的時序暫存器102可包含控制信號產生電路730與模式暫存器740。在此情況下，圖1的時序暫存器102可產生反相控制信號SINV與掩蔽控制信號SDM作為內部控制信號LDCON。
圖9A為說明根據本發明概念之實施例的可包含於半導體記憶裝置之寫入電路中的控制信號產生電路930與模式暫存器940的 電路圖。圖9B為說明根據本發明概念之實施例的可包含於半導體記憶裝置之寫入電路中的反相電路910、資料掩蔽電路950以及寫入驅動電路920的電路圖。
參看圖9A與圖9B，反相電路910、寫入驅動電路920、控制信號產生電路930、模式暫存器940以及資料掩蔽電路950可分別對應於圖8之寫入電路800的反相電路810、寫入驅動電路820、控制信號產生電路830、模式暫存器840以及資料掩蔽電路850。然而，圖9A與圖9B中可使用反相控制信號，代替圖8的一些控制信號。且，應理解，可藉由僅使用圖9A至圖9B的適當對應元件，而獲得圖6或圖7的寫入電路600或700。
參看圖9A，控制信號產生電路930接收控制信號DCON與選擇信號SEL，並輸出反相控制信號棒SINVB與掩蔽控制信號棒SDMB。模式暫存器940將選擇信號SEL提供至控制信號產生電路930。
選擇信號SEL可在反相模式中具有邏輯高位準，且可在資料掩蔽模式中具有邏輯低位準。當反相控制信號棒SINVB具有邏輯高位準時，由於資料DATA被正相，因此反相電路910不需執行反相。當反相控制信號棒SINVB具有邏輯低位準時，由於資料DATA被反相，因此反相電路910需要執行反相。當掩蔽控制信號棒SDMB具有邏輯高位準時，資料DATA不需被掩蔽，且當掩蔽控制信號棒SDMB具有邏輯低位準時，資料DATA需要被掩蔽。
控制信號產生電路930可包含解多工器932、第一多工器934以及第二多工器936。解多工器932、第一多工器934以及第二多 工器936可由選擇信號SEL控制。回應於具有邏輯高位準之選擇信號SEL，解多工器932可將控制信號DCON輸出至第一輸出端子Q1。由於解多工器932之第一輸出端子Q1連接至第一多工器934的第一輸入端子I1，因此回應於具有邏輯高位準的選擇信號SEL，第一多工器934可將輸入至第一多工器934之第一輸入端子I1的信號輸出。相比而言，回應於具有邏輯高位準之選擇信號SEL，解多工器932之第二輸出端子Q2不輸出信號。儘管解多工器932之第二輸出端子Q2連接至第二多工器936的第二輸入端子I2，但是回應於具有邏輯高位準的選擇信號SEL，第二多工器936可將輸入至第二多工器936之第一輸入端子I1的信號輸出。由於具有邏輯高位準之電壓H(例如，電力供應電壓Vdd)施加於第二多工器936之第一輸入端子I1，因此掩蔽控制信號棒SDMB具有邏輯高位準。因此，當選擇信號SEL具有邏輯高位準時，控制信號產生電路930可輸出與控制信號DCON相同之反相控制信號棒SINVB，且輸出具有邏輯高位準之掩蔽控制信號棒SDMB。
相比而言，當選擇信號SEL具有邏輯低位準時，解多工器932可將控制信號DCON輸出至第二輸出端子Q2，且無信號自第一輸出端子Q1輸出。回應於具有邏輯低位準之選擇信號SEL，第一多工器934可將具有邏輯高位準之電壓H作為反相控制信號棒SINVB輸出。回應於具有邏輯低位準之選擇信號SEL，第二多工器936可將輸入至第二多工器936之第二輸入端子I2的控制信號DCON作為掩蔽控制信號棒SDMB輸出。因此，當選擇信號SEL具有邏輯低位準時，控制信號產生電路930可輸出與控制信號DCON相同之掩蔽控制信號棒SDMB，且 輸出具有邏輯高位準之反相控制信號棒SINVB。
參看圖9B，反相電路910接收資料DATA，且回應於反相控制信號棒SINVB而輸出資料DATA'。資料掩蔽電路950接收內部寫入啟用信號LWE與掩蔽控制信號棒SDMB，且輸出內部寫入啟用信號LWE'。寫入驅動電路920根據所述資料DATA'驅動全局輸入/輸出線對GIO與GIOB，且由所述內部寫入啟用信號LWE'控制。寫入驅動電路920在所述內部寫入啟用信號LWE'具有邏輯高位準時執行寫入操作，且在所述內部寫入啟用信號LWE'具有邏輯低位準時不執行寫入操作。且，若半導體記憶裝置的寫入電路不需要圖6與圖7所示之資料掩蔽電路950，則可直接將內部寫入啟用信號LWE，而非內部寫入啟用信號LWE'提供至寫入驅動電路920。
反相電路910可包含反相器912與多工器914。反相器912可接收資料DATA，並輸出藉由將資料DATA反相而獲得的所反相之資料DATA'B。多工器914包含被輸入資料DATA的第一輸入端子I1以及被輸入所反相之資料DATA'B的第二輸入端子I2，並根據反相控制信號棒SINVB之邏輯位準而將資料DATA或所反相之資料DATA'B作為資料DATA'輸出。如上所述，當反相控制信號棒SINVB具有邏輯高位準時，反相電路910將資料DATA作為資料DATA'輸出，且當反相控制信號棒SINVB具有邏輯低位準時，反相電路910將所反相之資料DATA'B作為資料DATA'輸出。
資料掩蔽電路950可包含邏輯閘952。舉例而言，邏輯閘952可為圖9B所示之「及」閘。然而，本實施例不限於此，且根據控制信號設計，可使用任何其他邏輯閘或多個其他邏輯閘。資料掩蔽電 路950藉由對內部寫入啟用信號LWE與掩蔽控制信號棒SDMB執行「及」運算，來輸出內部寫入啟用信號LWE'。因此，當掩蔽控制信號棒SDMB具有邏輯高位準時，即，當掩蔽控制信號SDM具有邏輯低位準(以停用掩蔽控制信號SDM)時，內部寫入啟用信號LWE與內部寫入啟用信號LWE'相同。然而，當掩蔽控制信號棒SDMB具有邏輯低位準時，即，當掩蔽控制信號SDM具有邏輯高位準(以啟用掩蔽控制信號SDM)時，內部寫入啟用信號LWE'始終具有邏輯低位準。因此，當掩蔽控制信號SDM具有邏輯高位準時，寫入驅動電路920停用。
如圖9B所示，寫入驅動電路920可包含第一與第二反相器921與922、第一至第四邏輯閘923、924、925與926，以及第一至第四開關P1、N1、P2與N2。然而，寫入驅動電路920由內部寫入啟用信號LWE'控制，寫入驅動電路920可由用於根據資料DATA'驅動全局輸入/輸出線對GIO與GIOB的習知驅動電路中之任一者代替。
根據圖9B的寫入驅動電路920，第一反相器921自資料DATA'產生所反相之資料DATA'B。第二反相器922自內部寫入啟用信號LWE'產生內部寫入啟用信號棒LWE'B。且，第一邏輯閘923與第三邏輯閘925可為「反及」閘，且第二邏輯閘924與第四邏輯閘926可為「反或」閘。然而，實施例不限於此，且根據電路之配置以及控制信號之設計，可使用其他邏輯閘。且，第一與第三開關P1與P2可為P型金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor；MOSFET)，且第二與第四開關N1與N2可為N型MOSFET。然而，實施例不限於此，且根據電路設計，可使用其 他開關元件。
第一邏輯閘923的輸出端子可連接至第一開關P1的閘極，所述輸出端子接收資料DATA'與內部寫入啟用信號LWE'。第一開關P1的汲極可連接至第一電力供應電壓Vdd之電力供應器，且第一開關P1的源極可共同連接至第二開關N1的汲極與全局輸入/輸出線GIO。第二邏輯閘924的輸出端子可連接至第二開關N1的閘極，所述輸出端子接收資料DATA'與內部寫入啟用信號棒LWE'B。第二開關N2的源極可連接至第二電力供應電壓Vss之電力供應器。第三邏輯閘925的輸出端子可連接至第三開關P2的閘極，所述輸出端子接收所反相之資料DATA'B與內部寫入啟用信號LWE'。第三開關P2的汲極可連接至第一電力供應電壓Vdd之電力供應器，且第三開關P2的源極可共同連接至第四開關N2的汲極與全局輸入/輸出線棒GIOB。第四邏輯閘926的輸出端子可連接至第四開關N2的閘極，所述輸出端子接收所反相之資料DATA'B與內部寫入啟用信號棒LWE'B。第四開關N2的源極可連接至第二電力供應電壓Vss之電力供應器。第一電力供應電壓Vdd可對應於具有邏輯高位準之電壓，且第二電力供應電壓Vss(其為接地電壓)可對應於具有邏輯低位準之電壓。
因此，當內部寫入啟用信號LWE'具有邏輯高位準時，寫入驅動電路920啟用。當資料DATA'具有邏輯高位準時，全局輸入/輸出線GIO具有邏輯高位準，且全局輸入/輸出線棒GIOB具有邏輯低位準。且，當資料DATA具有邏輯低位準時，全局輸入/輸出線棒GIOB具有邏輯高位準，且全局輸入/輸出線GIO具有邏輯低位準。
相比而言，當內部寫入啟用信號LWE'具有邏輯低位準 時，寫入驅動電路920停用。無關於資料DATA'之邏輯位準，第一至第四開關P1、N1、P2與N2全部切斷。因此，全局輸入/輸出線GIO與全局輸入/輸出線棒GIOB兩者為浮動的。亦即，寫入驅動電路920可能不能夠驅動全局輸入/輸出線對GIO與GIOB。
圖10說明根據本發明概念之另一實施例的半導體記憶裝置1000之方塊圖。參看圖10，半導體裝置1000包含：記憶體胞元陣列1010，記憶體胞元陣列1010安置於半導體基板1001上；寫入電路1020，寫入電路1020將資料寫入至記憶體胞元陣列1010；第一緩衝器1040，資料DQ輸入至第一緩衝器1040；第二緩衝器1050，控制信號DCON輸入至第二緩衝器1050；以及模式暫存器1030。
在圖10中，記憶體胞元陣列1010包含於一個記憶體組BANK中。記憶體胞元陣列1010對應於圖1之記憶體胞元陣列101。僅為圖1之讀取/寫入電路134之寫入電路的寫入電路1020可對應於圖6至圖9B之寫入電路600、700與800中之任一者。儲存於第一緩衝器1040中的資料DQ可經由寫入電路1020寫入至記憶體胞元陣列1010。然而，如上所述，資料DQ可為用於將傳輸線損耗降至最低的所反相之資料。為此，需要將反相控制信號與資料DQ一起傳輸，以便傳輸指示資料DQ是否已被反相之資訊。且，資料DQ之部分或全部可不寫入至記憶體胞元陣列1010。舉例而言，出於快速運算之目的，可省略資料DQ之不重要部分的計算。在此情況下，藉由使用掩蔽控制信號，可不寫入未經計算之部分。
根據各種實施例，控制信號DCON可為反相控制信號或 掩蔽控制信號。控制信號DCON可為自一個端子或墊(pad)輸入之信號。亦即，自一個端子輸入之控制信號DCON可為反相控制信號或掩蔽控制信號。關於控制信號DCON之資訊可儲存於模式暫存器1030中。模式暫存器1030可將選擇信號SEL提供至寫入電路1020，選擇信號SEL包含關於控制信號DCON為反相控制信號抑或掩蔽控制信號之資訊。
根據選擇信號SEL，寫入電路1020可判定自第二緩衝器1050輸入之控制信號DCON為反相控制信號抑或掩蔽控制信號。寫入電路1020可藉由根據控制信號DCON判定資料DQ是否已被反相，來將資料DQ反相或正相，或可藉由判定資料DQ是否已被掩蔽，不將資料DQ寫入至記憶體胞元陣列1010。
圖11說明根據本發明概念之實施例的半導體裝置之寫入電路陣列1100的方塊圖。參看圖11，寫入電路陣列1100可對應於圖2之一個讀取/寫入電路R/W CIRCUIT的寫入電路。且，寫入電路陣列1100可對應於圖4之讀取/寫入電路陣列R/W CIRCUIT Array的寫入電路陣列。
寫入電路陣列1100包含多個寫入電路WRC0至WRC7。儘管在圖11中，一個寫入電路陣列1100包含八個寫入電路WRC0至WRC7，但是實施例不限於此，且一個寫入電路陣列1100中可包含更多或更少寫入電路。
如圖11所示，寫入電路WRC0至WRC7可分別包含反相器電路INV0至INV7與寫入驅動電路WR DRV0至WR DRV7。如下所述，每一寫入電路WRC用於指示八個寫入電路WRC0至WRC7中之任一者。類似地，每一反相器電路INV與每一寫入驅動電路WR DRV分別 用於指示包含於寫入電路WRC中的反相器電路INV0至INV7中之任一者，以及寫入驅動電路WR DRV0至WR DRV7中之任一者。圖11的寫入電路WRC可對應於圖6之寫入電路600。
如圖11所示，多個寫入驅動電路WR DRV0至WR DRV7可包含於寫入電路陣列1100中。且，多個反相器電路INV0至INV7可包含於寫入電路陣列1100中，多個反相器電路反相器電路INV0至INV7以一對一之方式對應於多個寫入驅動電路WR DRV0至WR DRV7。
寫入電路WRC0至WRC7之反相器電路INV0至INV7接收多段資料DATA0至DATA7，且根據反相控制信號SINV(即，共同信號)而將多段資料DATA0至DATA7反相或正相。寫入電路WRC0至WRC7之寫入驅動電路WR DRV0至WR DRV7根據反相器電路INV0至INV7的輸出而驅動全局輸入/輸出對GIO0至GIO7與GIOB0至GIOB7。
反相控制信號SINV共同提供至全部反相器電路INV0至INV7。反相控制信號SINV可產生於寫入電路陣列1100外部。舉例而言，反相控制信號SINV可由圖1的時序暫存器102作為內部控制信號LDCON而產生。
圖12說明根據本發明概念之另一實施例的半導體記憶裝置之寫入電路陣列1200的方塊圖。參看圖12，寫入電路陣列1200可對應於圖2之讀取/寫入電路R/W CIRCUIT的寫入電路。且，寫入電路陣列1200可對應於圖4之讀取/寫入電路陣列R/W CIRCUIT Array的寫 入電路陣列。
寫入電路陣列1200包含多個寫入電路WRC0至WRC7，多個寫入電路WRC0至WRC7包含反相器電路INV0至INV7、寫入驅動電路WR DRV0至WR DRV7以及控制信號產生電路CTRL SIG GEN0至CTRL SIG GEN7。如圖12所示，寫入電路陣列1200中可包含寫入驅動電路WR DRV0至WR DRV7、以一對一之方式對應於寫入驅動電路WR DRV0至WR DRV7的多個反相器電路INV0至INV7，以及以一對一之方式對應於多個寫入驅動電路WR DRV0至WR DRV7的多個控制信號產生電路CTRL SIG GEN0至CTRL SIG GEN7。圖12之寫入電路WRC可對應於圖7之寫入電路700。
寫入電路WRC0至WRC7的控制信號產生電路CTRL SIG GEN0至CTRL SIG GEN7可接收控制信號DCON，並基於選擇信號SEL而產生多個反相控制信號SINV。寫入電路WRC0至WRC7之反相器電路INV0至INV7接收多段資料DATA0至DATA7，且根據反相控制信號SINV而將多段資料DATA0至DATA7反相或正相。寫入電路WRC0至WRC7之寫入驅動電路WR DRV0至WR DRV7根據反相器電路INV0至INV7的輸出而驅動全局輸入/輸出對GIO0至GIO7與GIOB0至GIOB7。
儘管反相控制信號SINV由多個控制信號產生電路CTRL SIG GEN0至CTRL SIG GEN7產生，但是由於反相控制信號SINV基於控制信號DCON藉由使用選擇信號SEL而產生，因此所述反相控制信號SINV相同。由於控制信號產生電路CTRL SIG GEN0至CTRL SIG GEN7安置為以一對一之方式對應於寫入驅動電 路WR DRV0至WR DRV7，因此可簡化電路設計，且可極大減少產生控制信號所用之時間。
儘管在圖12中，控制信號產生電路CTRL SIG GEN0至CTRL SIG GEN7安置為以一對一之方式對應於寫入驅動電路WR DRV0至WR DRV7，但實施例不限於此。舉例而言，寫入電路陣列1100中可包含僅一個控制信號產生電路CTRL SIG GEN。在此情況下，控制信號產生電路CTRL SIG GEN可產生反相控制信號SINV，並將所述反相控制信號SINV提供至寫入電路陣列1100中之全部反相器電路INV0至INV7。
圖13說明根據本發明概念之另一實施例的半導體記憶裝置之寫入電路陣列1300的方塊圖。參看圖13，寫入電路陣列1300可對應於圖2之讀取/寫入電路R/W CIRCUIT的寫入電路。且，寫入電路陣列1300可對應於圖4之讀取/寫入電路陣列R/W CIRCUIT Array的寫入電路陣列。
參看圖13，寫入電路陣列1300包含多個寫入電路WRC0至WRC7，多個寫入電路WRC0至WRC7包含反相器電路INV0至INV7、資料掩蔽電路MASK0至MASK7、寫入驅動電路WR DRV0至WR DRV7，以及控制信號產生電路CTRL SIG GEN0至CTRL SIG GEN7。如圖13所示，資料掩蔽電路MASK0至MASK7以及反相器電路INV0至INV7與控制信號產生電路CTRL SIG GEN0至CTRL SIG GEN7可安置為以一對一之方式對應於寫入驅動電路WR DRV0至WR DRV7。
圖13之寫入電路WRC可對應於圖8之寫入電路800。儘管圖8中圖示了自控制信號產生電路CTRL SIG GEN提供之反相控制信號SINV與掩蔽控制信號SDM，但是由於空間受限，圖13中未圖示所述反相控制信號SINV與掩蔽控制信號SDM。然而，藉由參看圖8之寫入電路800，一般熟習此項技術者將理解寫入電路WRC之控制信號產生電路CTRL SIG GEN，以及由圖13之控制信號產生電路CTRL SIG GEN產生之反相控制信號SINV與掩蔽控制信號SDM。
寫入電路WRC0至WRC7之控制信號產生電路CTRL SIG GEN0至CTRL SIG GEN7可接收控制信號DCON，並基於選擇信號SEL而產生反相控制信號SINV(見圖8)與掩蔽控制信號SDM(見圖8)。寫入電路WRC0至WRC7之反相器電路INV0至INV7接收多段資料DATA0至DATA7，且根據反相控制信號SINV而將多段資料DATA0至DATA7反相或正相。且，寫入電路WRC0至WRC7之資料掩蔽電路MASK0至MASK7接收內部寫入啟用信號LWE，並根據掩蔽控制信號SDM而產生內部寫入啟用信號LWE'。寫入電路WRC0至WRC7之寫入驅動電路WR DRV0至WR DRV7由內部寫入啟用信號LWE'控制，並根據自反相器電路INV0至INV7輸出的多段資料DATA0至DATA7而驅動全局輸入/輸出對GIO0至GIO7與GIOB0至GIOB7。
儘管在圖13中，控制信號產生電路CTRL SIG GEN0至CTRL SIG GEN7與資料掩蔽電路MASK0至MASK7安置為以一對一之方式對應於寫入驅動電路WR DRV0至WR DRV7，但實施例不限於此。舉例而言，寫入電路陣列1100中可包含僅一個控制信號產生電路CTRL SIG GEN與僅一個資料掩蔽電路MASK。在此情況下，控 制信號產生電路CTRL SIG GEN可產生反相控制信號SINV，並將反相控制信號SINV提供至寫入電路陣列1100中之全部反相器電路INV0至INV7。且，根據電路設計，控制信號產生電路CTRL SIG GEN可產生掩蔽控制信號SDM，且資料掩蔽電路MASK可藉由使用掩蔽控制信號SDM而產生內部寫入啟用信號LWE'，並將內部寫入啟用信號LWE'提供至寫入電路陣列1100中之全部寫入驅動電路WR DRV0至WR DRV7。
圖14A至圖14E說明根據本發明概念之實施例的半導體記憶裝置之架構。特定言之，圖14A至圖14E說明不同架構，所述架構並不詳盡，其中寫入電路WRC提供於胞元/核心區域中，且鄰近於(例如，直接鄰近於)各別對應記憶體組BANK的至少一側。
參看圖14A，半導體記憶裝置1400a包含胞元/核心區域CC1至CC4，以及周邊區域PERI。半導體記憶裝置1400a之胞元/核心區域CC1至CC4配置為2列與2行，且由周邊區域PERI環繞。且，記憶體組BANK0至BANK7中之兩個記憶體組安置於胞元/核心區域CC1至CC4中之每一者中。然而，本實施例不限於此，且一個記憶體組可包含於一個胞元/核心區域中。在此情況下，可存在八個劃分的胞元/核心區域。
為將資料寫入至一個記憶體組BANK，可需要多個寫入電路WRC。寫入電路WRC可安置於將被寫入資料之記憶體組BANK的頂部或底部。詳言之，胞元/核心區域CC1與CC2中之每一者中的寫入電路WRC可安置於記憶體組BANK的底部，且胞元/核心區 域CC3與CC4中之每一者中的寫入電路WRC可安置於記憶體組BANK的頂部。資料匯流排可穿過胞元/核心區域CC1與CC2中的寫入電路WRC與胞元/核心區域CC3與CC4中的寫入電路WRC之間的周邊區域PERI。寫入電路WRC可按照實質上相同之間隔間隔開，且安置為在水平方向(例如，字元線方向)上相對應。
儘管在圖14A中，針對每一記憶體組BANK安置八個寫入電路WRC，但實施例不限於此，且可安置更多或更少寫入電路WRC。
寫入電路WRC可對應於圖6至圖8之寫入電路600、700與800以及圖11至圖13之寫入電路陣列1100、1200與1300中之任一者。如上文參考圖4所述，寫入電路WRC可自安置於周邊區域PERI中的資料匯流排接收資料，且驅動安置於胞元/核心區域CC1至CC4中對應於所述資料的全局輸入/輸出線對。如圖14A所示，寫入電路WRC安置於胞元/核心區域CC1至CC4中。
參看圖14B，除寫入電路WRC的位置之外，半導體記憶裝置1400b實質上與圖14A的半導體記憶裝置1400a類似。將不給出類似組件的描述，而描述不同組件。
如圖14B所示，寫入電路WRC安置為對應於記憶體組BANK0至BANK7，並安置於對應記憶體組的底部。寫入電路WRC可密集地安置於胞元/核心區域CC1至CC4中位於記憶體組BANK0至BANK7與周邊區域PERI之間。根據電路設計與輸入/輸出配線層，可改變此差異。
參看圖14C，除寫入電路WRC的位置之外，半導體記憶裝置1400c實質上與圖14A的半導體記憶裝置1400a類似。將不給出類似組件的描述，而描述不同組件。
如圖14C所示，寫入電路WRC安置為對應於記憶體組BANK0至BANK7。寫入電路WRC可安置為在胞元/核心區域CC1至CC4中於半導體記憶裝置1400c之邊緣與記憶體組BANK0至BANK7之間彼此間隔。舉例而言，若使用矽通孔技術，則矽通孔可形成於半導體記憶裝置1400c之邊緣中。在此情況下，較佳的是，寫入電路WRC位於半導體記憶裝置1400c之邊緣與記憶體組BANK0至BANK7之間。
參看圖14D，除寫入電路WRC的位置之外，半導體記憶裝置1400d實質上與圖14A的半導體記憶裝置1400a類似。將不給出類似組件的描述，而描述不同組件。
如圖14D所示，胞元/核心區域CC中的寫入電路WRC可安置於胞元/核心區域CC中於記憶體組BANK之間。亦即，胞元/核心區域CC1中的寫入電路WRC可按照垂直方向配置於胞元/核心區域CC1中於記憶體組BANK0與BANK1之間。舉例而言，寫入電路WRC可位於胞元/核心區域CC1內於記憶體組之間，即BANK0的右側與BANK1的左側之間。
參看圖14E，除寫入電路WRC的位置之外，半導體記憶裝置1400e實質上與圖14A的半導體記憶裝置1400a類似。將不給出類似組件的描述，而描述不同組件。
如圖14E所示，胞元/核心區域CC中的寫入電路WRC可安置於胞元/核心區域CC中記憶體組BANK的外部。亦即，胞元/核心區域CC1中的寫入電路WRC可按照垂直方向(例如位元線方向)配置於胞元/核心區域CC1中於記憶體組BANK0與BANK1的外部，亦即，位於與記憶體組BANK0與BANK1之間的鄰近側相對的一側，此處為記憶體組BANK0的左側與記憶體組BANK1的右側。
圖16說明根據本發明概念之實施例的包含半導體記憶裝置之堆疊的半導體記憶體封裝1600之截面圖。參看圖16，半導體記憶體封裝1600包含第一半導體記憶裝置1610、堆疊於第一半導體記憶裝置1610上之第二半導體記憶裝置1620，以及堆疊於第二半導體記憶裝置1620上之第三半導體記憶裝置1630。
儘管半導體記憶體封裝1600包含三個半導體記憶裝置，亦即，第一至第三半導體記憶裝置1610、1620與1630，但實施例不限於此，即可改變彼此堆疊之半導體記憶裝置的數目。第一至第三半導體記憶裝置1610、1620與1630中之至少一者可包含上述半導體記憶裝置中之任一者。
第一半導體記憶裝置1610可包含：凸塊1612，凸塊1612連接至外部裝置；下墊(pad)1614，下墊(pad)1614將凸塊1612支撐於第一半導體記憶裝置1610上；矽通孔1616，矽通孔1616連接至下墊1614並穿過第一半導體記憶裝置1610；以及上墊1618，上墊1618連接至矽通孔1616，且連接至例如第二半導體記憶裝置1620之外部裝置。
第二半導體記憶裝置1620可包含：凸塊1622，凸塊1622連接至例如第一半導體記憶裝置1610之外部裝置；下墊1624，下墊1624將凸塊1622支撐於第二半導體記憶裝置1620上；矽通孔1626，矽通孔1626連接至下墊1624並穿過第二半導體記憶裝置1620；以及上墊1628，上墊1628連接至矽通孔1626，且連接至例如第三半導體記憶裝置1630之外部裝置。
第三半導體記憶裝置1630可包含：凸塊1632，凸塊1632連接至例如第二半導體記憶裝置1620之外部裝置；以及下墊1634，下墊1634將凸塊1632支撐於第三半導體記憶裝置1630上。
凸塊1612、1622與1632、下墊1614、1624與1634、矽通孔1616與1626，以及上墊1618與1628可構成傳輸路徑，輸入至半導體記憶裝置1610、1620與1630之資料與控制信號經由所述傳輸路徑而輸入。且，第一至第三半導體記憶裝置1610、1620與1630之間的資料傳送可經由凸塊1612、1622與1632、下墊1614、1624與1634、矽通孔1616與1626，以及上墊1618與1628實現。
圖17說明根據本發明概念之實施例的包含半導體記憶裝置1740之電子系統1700的方塊圖。參看圖17，電子系統1700包含輸入裝置1710、輸出裝置1720、處理器裝置1730以及半導體記憶裝置1740。
處理器裝置1730可藉由使用對應介面來控制輸入裝置1710、輸出裝置1720以及半導體記憶裝置1740。處理器裝置1730可包含以下各者中之至少一者：微處理器、數位信號處理器、微控制器以 及可執行與所述微處理器、所述數位信號處理器以及所述微控制器的功能類似之功能的積體電路中之任一者。輸入裝置1710可包含鍵盤、滑鼠、小鍵盤(keypad)、觸控式螢幕、掃描儀中之至少一者。輸出裝置1720可包含自監視器、揚聲器、印表機與顯示裝置之群組選擇之至少一者。
半導體記憶裝置1740可包含本發明概念之實施例的半導體記憶裝置中之任一者。半導體記憶裝置1740可劃分為第一區域，多個記憶體組位於所述第一區域中；以及第二區域，被輸入輸入資料信號之資料端子位於所述第二區域中。半導體記憶裝置1740可包含反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，並將所述輸入資料信號提供至所述多個記憶體組中的對應記憶體組。在此情況下，可針對所述多個記憶體組中之每一者安置至少一個反相電路。
且，半導體記憶裝置1740可包含多個記憶體組，所述多個記憶體組各自包含記憶體胞元陣列；資料端子，所述資料端子被輸入輸入資料信號；反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，並將所述輸入資料信號作為原始資料信號輸出；以及寫入驅動電路，所述寫入驅動電路根據所述原始資料信號而驅動輸入/輸出線對，以將對應於所述原始資料信號之資料儲存於所述記憶體胞元陣列中。所述寫入驅動電路可安置為以一對一之方式對應於所述反相電路。
圖18說明根據本發明概念之實施例的應用了半導體記憶裝置1830之記憶體系統1800的圖式。參看圖18，記憶體系統1800可 包含記憶體模組1810與記憶體控制器1820。
記憶體模組1810可包含安裝於模組板上之至少一個半導體記憶裝置1830。半導體記憶裝置1830可包含本發明概念之實施例的半導體記憶裝置中之任一者。舉例而言，半導體記憶裝置1830可建構為DRAM晶片。且，半導體記憶裝置1830可包含半導體晶片之堆疊。在此情況下，所述半導體晶片可包含至少一個主晶片1831與至少一個從屬晶片1832。所述半導體晶片之間的信號傳送可經由矽通孔TSV實現。
主晶片1831與從屬晶片1832可構成本發明概念之實施例的半導體記憶裝置中之任一者。半導體記憶裝置1830可劃分為第一區域，多個組位於所述第一區域中；以及第二區域，被輸入輸入資料信號之資料端子位於所述第二區域中。半導體記憶裝置1830可包含反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，並將所述輸入資料信號提供至所述多個記憶體組中的對應記憶體組。在此情況下，可針對所述多個記憶體組中之每一者安置至少一個反相電路。
且，半導體記憶裝置1830可包含多個記憶體組，所述多個記憶體組各自包含記憶體胞元陣列；資料端子，所述資料端子被輸入輸入資料信號；反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，並將所述輸入資料信號作為原始資料信號輸出；以及寫入驅動電路，所述寫入驅動電路根據所述原始資料信號而驅動輸入/輸出線對，以將對應於所述原始資料信號之資料儲存於所述記憶體胞元陣列中。所述寫入驅 動電路可安置為以一對一之方式對應於所述反相電路。
記憶體模組1810可經由系統匯流排與記憶體控制器1820通信。資料DQ、命令/位址CMD/ADD以及時脈信號CLK可經由所述系統匯流排於記憶體模組1810與記憶體控制器1820之間進行傳輸與接收。
圖19說明根據本發明概念之實施例的安裝有包含半導體記憶裝置之記憶體系統的計算系統1900的方塊圖。計算系統1900包含電連接至匯流排1950之中央處理裝置1910、RAM 1920、使用者介面1930以及非揮發性記憶體1940。
參看圖19，包含半導體記憶裝置之記憶體系統可作為RAM 1920安裝於例如行動裝置或桌上型電腦之計算系統1900上。包含於RAM 1920中之半導體記憶裝置可為本發明概念之實施例的半導體記憶裝置中之任一者。舉例而言，半導體記憶裝置中之任一者可應用於RAM 1920，或記憶體模組可應用於RAM。或者，RAM 1920可包含半導體記憶裝置與記憶體控制器兩者。非揮發性記憶體1940可為諸如固態磁碟(solid-state drive；SSD)或硬碟機(hard disk drive；HDD)之大容量儲存裝置。
在計算系統1900中，RAM 1920可包含本發明概念之實施例的半導體記憶裝置中之任一者。半導體記憶裝置可劃分為第一區域，多個組位於所述第一區域中；以及第二區域，被輸入輸入資料信號之資料端子位於所述第二區域中。半導體記憶裝置可包含反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，並將所述輸入資料信號提供至所述 多個記憶體組中的對應記憶體組。在此情況下，可針對所述多個記憶體組中之每一者安置至少一個反相電路。
且，半導體記憶裝置可包含多個記憶體組，所述多個記憶體組各自包含記憶體胞元陣列；資料端子，所述資料端子被輸入輸入資料信號；反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，並將所述輸入資料信號作為原始資料信號輸出；以及寫入驅動電路，所述寫入驅動電路根據所述原始資料信號而驅動輸入/輸出線對，以將對應於所述原始資料信號之資料儲存於所述記憶體胞元陣列中。所述寫入驅動電路可安置為以一對一之方式對應於所述反相電路。
藉由總結與回顧，一或多個實施例提供一種半導體記憶裝置，所述半導體記憶裝置具有可執行寫入資料匯流排反相之寫入電路。所述寫入電路可不僅能夠執行寫入資料匯流排反相，亦能夠執行資料掩蔽。且，由於執行寫入資料匯流排反相與資料掩蔽所需之控制信號是經由一個端子而接收，因此不需要添加獨立端子。且，由於寫入資料匯流排反相是在鄰近於被寫入資料之半導體記憶體陣列的胞元/核心區域中執行，而非在周邊區域中執行，因此可不需要複雜電路設計，且可極大減少執行寫入資料匯流排反相所用的時間。
且，由於用於執行寫入資料匯流排反相之寫入電路可為各種類型中之任一者，因此可提高設計之自由度。且，由於用於執行資料反相之電路安置為鄰近於記憶體胞元，因此可降低半導體記憶裝置之電力消耗。
本文中揭露了例示性實施例，且儘管使用具體術語，但僅以一般性與描述性之意義對其進行使用與解釋，而並非出於限制之目的。在一些情形下，如熟習此項技術者自本申請案之申請起將顯而易見，除非另外具體指示，否則可結合特定實施例所描述的特徵、特性及/或元件單獨使用或與結合其他實施例所描述的特徵、特性及/或元件一起使用。因此，熟習此項技術者將理解，在不背離隨附申請專利範圍所闡述的本發明之精神與範疇的情況下，可對形式與細節進行各種改變。
100‧‧‧半導體記憶裝置
101‧‧‧記憶體胞元陣列
102‧‧‧時序暫存器
104‧‧‧程式設計暫存器
106‧‧‧延時/叢發長度控制單元
108‧‧‧行位址鎖存器
110‧‧‧行解碼器
112‧‧‧資料輸出暫存器
120‧‧‧位址暫存器
122‧‧‧列位址鎖存與再新計數器/列位址緩衝與再新計數器
124‧‧‧列解碼器
126‧‧‧組選擇單元
130‧‧‧感測放大器
132‧‧‧資料輸入暫存器
134‧‧‧讀取/寫入電路
ADD‧‧‧位址信號
BANK0‧‧‧記憶體組
CAS/‧‧‧行位址選通信號
CELL/CORE‧‧‧胞元/核心區域
CKE‧‧‧時脈啟用信號
CLK‧‧‧時脈信號
CS/‧‧‧晶片選擇信號
DCON‧‧‧資料控制信號
DQ‧‧‧資料輸入/輸出端子
LCAS‧‧‧內部命令信號
LCBR‧‧‧再新命令
LCKE‧‧‧內部命令信號
LDCON‧‧‧內部控制信號
LRAS‧‧‧再新命令
LWE‧‧‧寫入啟用信號
LWCBR‧‧‧內部命令信號
PERI‧‧‧周邊區域
RAS/‧‧‧列位址選通信號
WE/‧‧‧寫入啟用信號

Claims (30)

  1. 一種半導體記憶裝置，包括：多個記憶體組，所述多個記憶體組位於第一區域中；資料端子，輸入資料信號被輸入到所述資料端子，所述資料端子位於第二區域中；以及反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，其中至少一個反相電路針對所述多個記憶體組中之每一者而安置。
  2. 如申請專利範圍第1項所述之半導體記憶裝置，其中所述反相電路位於所述第一區域中。
  3. 如申請專利範圍第2項所述之半導體記憶裝置，其中所述反相電路鄰近於所述第二區域。
  4. 如申請專利範圍第1項所述之半導體記憶裝置，更包括：控制端子，所述控制端子位於所述第二區域中，所述控制端子接收輸入控制信號；以及控制信號產生電路，根據模式暫存器設定信號而產生基於所述輸入控制信號之所述反相控制信號。
  5. 如申請專利範圍第4項所述之半導體記憶裝置，其中，根據所述模式暫存器設定信號，所述控制信號產生電路進行下述動作：將基於所述輸入控制信號之所述反相控制信號提供至所述反相電路；或者將停用信號作為所述反相控制信號提供至所述反相電路，以防止所述輸入資料信號被反相。
  6. 如申請專利範圍第4項所述之半導體記憶裝置，其中至少一個控制信號產生電路針對所述多個記憶體組中之每一者而安置。
  7. 如申請專利範圍第4項所述之半導體記憶裝置，更包括資料掩蔽電路，其中：所述控制信號產生電路進一步根據所述模式暫存器設定信號而產生基於所述輸入控制信號之掩蔽控制信號，且所述資料掩蔽電路回應於所述掩蔽控制信號而阻止對應於所述輸入資料信號之資料被寫入至所述多個記憶體組。
  8. 如申請專利範圍第7項所述之半導體記憶裝置，其中，根據所述模式暫存器設定信號，所述控制信號產生電路進行下述動作：將基於所述輸入控制信號之所述掩蔽控制信號提供至所述資料掩蔽電路；或者將停用信號作為所述掩蔽控制信號提供至所述資料掩蔽電路，以使所述輸入資料信號不被掩蔽。
  9. 如申請專利範圍第7項所述之半導體記憶裝置，其中，根據所述模式暫存器設定信號，所述控制信號產生電路進行下述動作：將基於所述輸入控制信號之所述反相控制信號提供至所述反相電路，並將停用信號作為所述掩蔽控制信號提供至所述資料掩蔽電路，以使所述輸入資料信號不被掩蔽；或者將停用信號作為所述反相控制信號提供至所述反相電路，以使所述輸入資料信號將不被反相，並將基於所述輸入控制信號之所述掩蔽控制信號提供至所述資料掩蔽電路。
  10. 如申請專利範圍第7項所述之半導體記憶裝置，其中至少一個資料掩蔽電路針對所述多個記憶體組中之每一者而安置。
  11. 如申請專利範圍第1項所述之半導體記憶裝置，其中：所述多個記憶體組中之每一者包括按照列方向與行方向配置之記憶體子區塊；且所述至少一個反相電路針對每一行之記憶體子區塊而安置。
  12. 如申請專利範圍第1項所述之半導體記憶裝置，其中：所述多個記憶體組中之每一者包含多個記憶體胞元；且所述多個記憶體胞元中之每一者包含開關元件與電容器。
  13. 如申請專利範圍第1項所述之半導體記憶裝置，其中：所述多個記憶體組中之每一者包含多個記憶體胞元；且所述多個記憶體胞元中之每一者包含開關元件與磁穿隧接面結構。
  14. 一種半導體記憶裝置，包括：多個記憶體組，所述多個記憶體組各自包含記憶體胞元陣列；資料端子，第一資料信號被輸入到所述資料端子；反相電路，所述反相電路對應於每一記憶體組，其中所述反相電路回應於指示所述第一資料信號是否已被反相之反相控制信號而將所述第一資料信號反相或正相，以獲得第二資料信號，並輸出所述第二資料信號；以及寫入驅動電路，所述寫入驅動電路以一對一之方式對應於所述反相電路，其中所述寫入驅動電路根據所述第二資料信號而驅動輸入/輸出線，以將所述第二資料信號寫入至對應的所述記憶體組的所述記憶體胞元陣列。
  15. 如申請專利範圍第14項所述之半導體記憶裝置，更包括：控制端子，所述控制端子接收輸入控制信號；以及控制信號產生電路，所述控制信號產生電路根據模式暫存器設定信號而產生基於所述輸入控制信號之反相控制信號。
  16. 如申請專利範圍第15項所述之半導體記憶裝置，其中所述反相控制信號是基於所述輸入控制信號。
  17. 如申請專利範圍第15項所述之半導體記憶裝置，其中所述控制信號產生電路安置為以一對一之方式對應於所述寫入驅動電路。
  18. 如申請專利範圍第15項所述之半導體記憶裝置，更包括資料掩蔽電路，其中：所述控制信號產生電路進一步根據所述模式暫存器設定信號而產生基於所述輸入控制信號之掩蔽控制信號；且所述資料掩蔽電路回應於所述掩蔽控制信號而防止對應於所述第一資料信號之資料被寫入至所述多個組。
  19. 如申請專利範圍第18項所述之半導體記憶裝置，其中所述輸入控制信號為指示所述第一資料信號是否已被反相之所述反相控制信號，或為指示所述第一資料信號是否已被掩蔽之所述掩蔽控制信號。
  20. 如申請專利範圍第18項所述之半導體記憶裝置，其中，當所述輸入控制信號為指示所述第一資料信號已被反相之所述反相控制信號時，所述反相控制信號是基於所述輸入控制信號，且所述掩蔽控制信號為使所述第一資料信號不被掩蔽之停用信號。
  21. 如申請專利範圍第18項所述之半導體記憶裝置，其中，當所述輸入控制信號為指示所述第一資料信號已被掩蔽之所述掩蔽控制信號時，所述反相控制信號為使所述第一資料信號不被反相之停用信號，且所述掩蔽控制信號是基於所述輸入控制信號。
  22. 如申請專利範圍第18項所述之半導體記憶裝置，其中所述資料掩蔽電路安置為以一對一之方式對應於所述寫入驅動電路。
  23. 一種半導體記憶體封裝，包含第一晶片，所述第一晶片包括：多個記憶體組，所述多個記憶體組位於第一區域中；資料端子，輸入資料信號被輸入到所述資料端子，所述資料端子位於第二區域中；以及反相電路，回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，其中至少一個反相電路針對所述多個記憶體組中之每一者而安置。
  24. 如申請專利範圍第23項所述之半導體記憶體封裝，更包括堆疊於所述第一晶片上之第二晶片。
  25. 如申請專利範圍第23項所述之半導體記憶體封裝，其中所述第一晶片更包括穿過所述第一晶片之矽通孔，所述矽通孔連接至所述資料端子。
  26. 一種半導體記憶裝置，包括：多個記憶體組，所述多個記憶體組位於第一區域中；資料端子，輸入資料信號被輸入到所述資料端子，所述資料端子位於第二區域中；以及寫入電路，所述寫入電路包含反相電路，所述反相電路回應於指示所述輸入資料信號是否已被反相之反相控制信號而將所述輸入資料信號反相或正相，其中，針對所述多個記憶體組中之每一者，至少一個寫入電路安置於所述第一區域中並安置為鄰近於對應的所述記憶體組。
  27. 如申請專利範圍第26項所述之半導體記憶裝置，其中所述至少一個寫入電路緊密鄰近於所述對應的記憶體組中之至少一側。
  28. 如申請專利範圍第26項所述之半導體記憶裝置，更包括：控制端子，所述控制端子位於所述第二區域中，所述控制端子接收輸入控制信號，且其中所述寫入電路包含控制信號產生電路，所述控制信號產生電路根據模式暫存器設定信號而產生基於所述輸入控制信號之所述反相控制信號。
  29. 如申請專利範圍第28項所述之半導體記憶裝置，其中所述寫入電路更包含資料掩蔽電路，其中：所述控制信號產生電路進一步根據所述模式暫存器設定信號而產生基於所述輸入控制信號之掩蔽控制信號，且所述資料掩蔽電路回應於所述掩蔽控制信號而阻止對應於所述輸入資料信號之資料被寫入至所述多個記憶體組。
  30. 如申請專利範圍第26項所述之半導體記憶裝置，其中所述寫入電路包含寫入驅動電路，所述寫入驅動電路根據所述反相電路之輸出而驅動輸入/輸出線，以將所述資料寫入至所述記憶體組。
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