CN110088897A - 直接键合原生互连件和有源基部管芯 - Google Patents

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Abstract

本发明提供了直接键合的原生互连件和有源基部管芯。在微电子架构中，有源管芯或小芯片经由其芯级导体连接到有源基部管芯。这些原生互连件提供了短数据路径，这放弃了标准接口的所述开销。由于所述原生互连件耦接到位，所述系统保存再分布路由。所述基部管芯可包含定制逻辑，允许所述附接的管芯提供存储函数。所述架构可连接来自在不同的电压下操作的各种工艺节点的不同互连件类型和小芯片。所述基部管芯可具有用于驱动的状态元件。所述基部管芯上的功能块接收来自不同小芯片的原生信号，并且与所有附接的小芯片通信。所述小芯片可共享所述基部管芯的处理资源和存储器资源。路由阻塞很小，从而改善了信号质量和定时。所述系统能够以双倍数据速率或四倍数据速率操作。所述架构有利于ASIC、ASSP和FPGA IC以及神经网络，从而减少了占用面积和功率要求。

Description

直接键合原生互连件和有源基部管芯
相关专利申请
本专利申请要求2016年10月7日提交的Delacruz的美国临时专利申请No.62/405,833的优先权，其名称为“Native Inter-die Interconnect'’，其全文以引用方式并入本文。
技术领域
本发明总的来说涉及电子电路，更具体地涉及电压源。
背景技术
在微电子系统中，电子电路被制成在晶片或半导体材料(诸如硅)上。具有电子电路的晶片可键合到一个或多个其他晶片上，键合到单独的管芯上，或者其自身被切割成多个管芯，每个管芯包含电路的复制品。具有功能集成电路的每个管芯被称为微芯片或“芯片”。当来自功能库的特定功能被指派给单独的芯片时，或者当大的单片芯片被较小芯片的集合模拟时，这些较小芯片或具有特定或专有功能的芯片可被称为“小芯片”。如本文所用，小芯片通常是指单个管芯上的完整子系统IP芯(知识产权芯)，可重复使用的逻辑单元。小芯片库可用于提供常规或完善的IP块功能。
常规上，微芯片和小芯片需要标准接口来彼此通信和交互，并且具有构成微电子器件的较大微电子布局。在行业内预期会使用此类标准接口，并且认为这是理所当然的。在行业内假设需要输入和输出(I/O)的每个逻辑块将通过包括至少一些I/O协议的标准接口工作。标准接口可被正式定义为：
“两个系统之间或一个系统的部件之间(例如，处理器与外围设备之间)的互连点，在该互连点处所有物理参数、电参数和逻辑参数均符合预先确定值并且在其他情况下共同使用。可以基于制造商、行业或国际用途将接口归类为标准接口。处理器的I/O通道可归类为标准接口，因为它们对于该类型的所有处理器是公用的，或对于不止一种类型的外围设备是共用的，但它们可以是制造商特有的。一些接口是事实上的行业标准，可用于连接来自不同供应商的器件。其他界面通过行业协会或国际委员会或联盟内的协议进行标准化”(《计算字典2004》，牛津大学出版社2004年首次出版)。
标准接口和I/O协议提供了良好特征的输出，这些输出具有足够大的驱动器为各种输出负载供电，并提供其他有益效果，诸如电压调平和具有静电放电(ESD)保护的缓冲输入。这些有益效果的折衷是，由给定微芯片的特定逻辑或“芯IP”产生的原生信号必须被适配、修改并且通常被路由，以对标准接口具有合适的兼容性。标准接口继而又使多个独立芯片能够根据标准化协议以标准化方式彼此“通话”，因为这些接口具有标准的引脚几何结构、设计的串行化、标准电压、标准定时等，以实现共同的兼容性。但小芯片和由此产生的3D堆叠IC结构往往更大、更复杂、更昂贵、产生更多的热量，而且比其支持车载标准接口和I/O协议所需的耗电量更大。
发明内容
本发明提供了直接键合的原生互连件和有源基部管芯。原生互连件是直接在管芯的原生导体与第二管芯的导体之间形成的金属至金属键合，从而放弃了对标准接口的复杂性和开销的需要。管芯的原生导体是电导体，该电导体对管芯的原始信号或原生信号具有电接触，在特定管芯的核心功能逻辑级上操作，而不需要对信号进行显著修改以便与其他管芯连接。
在微电子架构中，有源管芯或小芯片经由其芯级导体连接到有源基部管芯。这些原生互连件提供了短数据路径，这放弃了标准接口的开销。由于原生互连件耦接到位，系统可保存再分布路由。有源基部管芯可包含定制逻辑，允许附接的管芯提供存储函数。
有源基部管芯可以适应多种互连类型，并且可以容纳来自各种工艺节点和不同操作电压的小芯片。有源基部管芯可利用其自身的状态元件进行信号驱动，或者可在交叉管芯边界上使用附接的小芯片上的状态元件来驱动。有源基部管芯从多个不同的小芯片接收原生芯侧信号，并且能够在有源基部管芯的功能元件与附接的小芯片之间进行双向通信。有源基部管芯可显著减小尺寸和区域占用面积，并且可降低功率要求，尤其是对于大型硬小芯片而言更是如此。当需要时，有源基部管芯可集成中继器单元以用于较长路由，并且利用数据传输方案提高信号质量、改善定时并提供原生高速接口。小芯片可共享基部管芯的处理资源和存储器资源。路由阻塞很小，因为小芯片上的某些电路元件可与基部管芯上的电路元件取向和/或对准，从而改善信号质量和定时。该系统可任选地以双倍数据速率(DDR)或四倍数据速率(QDR)操作。该架构有利于ASIC、ASSP和FPGA集成电路以及大型神经网络，同时减少了占用面积和功率要求。
本发明内容并非旨在确定所要求保护的主题的关键或基本特征，也不旨在用作帮助限制所要求保护的主题的范围。
附图说明
下文中本公开的某些实施方案将参照附图进行描述，其中相同的附图标记表示相同的元件。然而，应当理解，该附图示出了本文所述的各种具体实施并且并不意味着限制本文所述的各种技术的范围。
图1是常规微芯片的四个侧面中的每一个上的常规标准接口的示例的图。
图2是具有各种功能块的常规单片集成电路布局的图。
图3是示出在第一晶片上的管芯的原生导体与第二晶片上的有源基部管芯的导体之间的直接键合的示例晶片到晶片(W2W)制成以经由W2W键合过程形成原生接口的图。
图4提供了示出结合了原生互连件和有源基部管芯的微电子器件的各种示例配置的图。
图5是包括在示例微电子器件内的示例有源基部管芯的图。
图6是示例小芯片的示例芯IP单元的图。
图7是具有电压调节域的示例有源基部管芯的图。
图8是具有一对一电压调节器的示例有源基部管芯的图。
图9是包括用于定时和同步工艺步骤和数据传输的时钟的示例有源基部管芯的图。
图10是具有协商引擎或无序引擎的示例有源基部管芯的图。
图11是使用示例有源基部管芯的示例神经网络实施方案的图。
图12是制成包括原生互连件的微电子器件的示例方法的流程图。
图13是为半导体小芯片提供微芯片架构的示例方法1300的流程图，其中多个小芯片的原生芯侧导体连接到有源基部管芯。
图14是为半导体小芯片提供微芯片架构的示例方法1400的流程图，其中对电压进行调节以适应不同的小芯片。
图15是为半导体小芯片提供微芯片架构的示例方法的流程图，该示例性方法使用连接的小芯片中的状态元件在有源基部管芯中进行信号驱动。
具体实施方式
概述
本公开描述了示例直接键合的原生互连件和有源基部管芯。示例微电子器件具有直接键合到一个或多个其他管芯的芯侧导体的管芯，从而提供“原生互连件”，其在具体实施中可以提供管芯之间的唯一接口。原生互连件可以使电子电路跨越穿过不同的管芯并穿过多个不同管芯之间的管芯边界，但是在直接键合连接到原生芯侧导体遍历的交叉管芯边界上没有标准接口，也没有输入/输出协议。
如本文所用，“标准接口”符合上文背景技术部分中给出的字典定义，并且更简要地表示“添加到管芯的核心逻辑实体或功能性的附加硬件、软件、路由、逻辑、连接或表面积，以便满足用于与管芯外部的其他部件或信号进行对接、连接或通信的工业或联盟规范”。如本文所用，“直接键合”是指金属与金属的直接接触，氧化物键合，或两种金属之间的熔合键合，诸如直接接触的两个铜导体之间的铜与铜(Cu-Cu)金属键合，其具有至少部分晶格内聚力。此类直接键合可通过混合键合技术提供，诸如下文将描述的(直接键合互连)技术和其他金属键合技术(加利福尼亚州，圣何塞，Xperi集团公司，Invensas BondingTechnologies公司)。如本文所用，“芯”和“芯侧”表示在特定管芯的功能逻辑处出现的位置、信号和/或电平，而不是由联盟定义的添加的标准接口的位置、信号和/或电平。因此，如果信号在特定管芯的核心功能逻辑级是可操作的，则信号是原始的或“原生的”，而不进行某些修改，诸如附加的串行化、添加的ESD保护，除非由特定电路固有地提供；具有非串行化的数据路径，可以通过简单的锁存、翻转或线路耦接穿过管芯，不具有强加的输入/输出(I/O)协议等。然而，原生信号可经历电平偏移或电压调节以用于异质铸造源的管芯之间适应的目的，并且仍然是本文所用的原生信号。如本文所用，“有源”(有源基部管芯)符合半导体领域中的有源的通常含义，而不是“无源”。有源部件包括晶体管逻辑和放大元件，诸如晶体管。另一方面，无源部件不会将净能量引入电路，并且不使用原始电源，除了从连接到无源电路的其他电路获得的电源。虽然本文示出的技术通常是指有源管芯，但该技术也可应用于无源器件并具有相同或类似的有益效果。
管芯的“原生导体”是电导体，该电导体对管芯的原始信号或原生信号具有电接触，如上所述，原生信号是在特定管芯的核心功能逻辑级上可操作的信号，而不需要对信号进行明显修改以便与其他管芯连接。
用于从管芯的芯侧传导此类原生信号的原生互连件可提供通过两个或多个交叉管芯边界设置的连续电路而不放大或修改原生信号，除非需要容纳来自不同制造工艺的管芯。从信号的角度来看，一个管芯的IP芯的原生信号经由直接键合的原生互连件直接传递到其他管芯，无需对原生信号进行修改或对原生信号进行忽略不计的修改，从而放弃了标准接口和联盟强加的输入/输出协议。
值得注意的是，使用从异构铸造节点或具有不兼容制造的管芯的不同管芯之间制成的原生互连件可以实现前进穿过或跨越管芯边界，而没有接口且没有输入/输出协议的此类不间断电路。因此，示例电路可前进穿过在第一铸造节点处制造的第一管芯之间的管芯边界，该第一铸造节点直接键合到第二铸造节点处的第二管芯，没有其他对接，或只有很少的锁存或电平偏移，例如，以平衡管芯之间的电压。在一个具体实施中，通过直接键合的原生互连件设置在多个管芯之间的电路可在有源基部管芯与专有小芯片管芯之间、或在形成直接键合的晶片到晶片(W2W)工艺的每一例上的管芯(包括有源基部管芯)之间前进，其中W2W直接键合中的至少一些涉及W2W键的至少一侧上的管芯的原生导体。
在一个具体实施中，利用半导体小芯片的微电子系统能够以更小、更快和更高功效的方式再现各种架构，诸如ASIC、ASSP和FPGA。如上所述，小芯片是完整的子系统IP芯(知识产权芯)，例如单个管芯上的可重复使用的逻辑单元。
原生互连件可在管芯到管芯或管芯到晶片直接键合期间制造，该直接键合在第一管芯(诸如有源管芯或小芯片)与第二管芯(其可为有源基部管芯)之间产生原生互连件。原生互连件也可通过在晶片到晶片(W2W)工艺期间，在例如一个晶片上的有源基部管芯与其他晶片上的其他有源管芯层之间的直接键合来制成。一个或多个管芯可在半导体材料中实现，尽管其他材料，诸如，玻璃、氧化物、或聚合物还可被实现为适合给定的设计。
图1示出了常规插入件104上具有多个常规小芯片102的常规微电子封装件100与在有源基部管芯108上呈现的示例微电子封装106之间的示例比较，如下所述。示例微电子封装106提供了比常规封装100小得多的物理封装和显著的改善。常规小芯片102包含例如由常规标准接口112围绕的CPU芯110。较小改善的封装106包含相同的CPU芯110，例如，在不存在常规标准接口112的情况下直接附接到有源基部管芯108。较小改善的封装106不仅更小，而且更有效，更容易制造，并且具有比其常规对应封装100更低的功率要求，并且除此之外还提供附加的有益效果。
在图1中，常规标准接口112可位于常规微芯片或小芯片102的四个侧面中的每一个上，诸如中央处理单元(CPU)芯110。标准接口112带来了损失。在图1中显而易见的是，标准接口112显著增加了示例CPU芯的区域占用面积。如果CPU芯110具有3×5mm尺寸，则作为具有标准接口112的小芯片110的CPU芯110可具有4×6mm尺寸。有时，包含标准接口112有效地将给定小芯片的区域占用面积扩大一倍。标准接口112还在CPU芯110自身的原生逻辑上汲取显著的额外功率。例如，根据未知的未来用途，需要在标准接口112中的线路驱动器必须能够驱动可能连接的大量未知输出负载。由于标准接口112必须能够普遍适应大量未知输出负载，所以常规标准接口112通常具有驱动器容量和必须供电的其他能力的“过度杀灭”，但对于芯片的实际利用可能是不必要的。
标准接口112还需要从芯IP的原生互连件到标准接口112的显著额外路由，以便原生信号首先到达标准接口112。因此，数据路径更长并且固有地不太可靠，并且在大型芯片布局的拐角几何形状处经常出现拥塞。为了满足与标准接口112的兼容性，通常通过额外的部件诸如反相器、中继器、驱动器、状态机、定时器和稳压器(为了标准接口112，将这些部件添加到管芯中)来缓冲、处理和掺杂原生信号。由于标准接口的传统焊盘尺寸和线节距相对较大，因此一些常规方案通过经由SerDes块或其他接口多路复用或串行高度平行化的原生信号增加了进一步的复杂性，只是为了能够在管芯之间常规的大节距约束的情况下经由有限数量的销离开信号。因此，除了提高功率要求和要求额外的布局区域之外，标准接口112对于I/O自身可能是麻烦的瓶颈。
图2示出了具有各种功能块110、202、204、206……n的常规单片集成电路布局200，相对于本文在图2的另一部分中所述的具有耦接到有源基部管芯108的相同功能块110、202、204、206的示例微电子封装106。功能块或仅“块”可以由接口和具体实施组成。示例块包括倍增器、算术逻辑单元(ALU)、指令解码器、数字信号处理器(DSP)等。
功能块202已被结合到有源基部管芯108中。在常规单片IC200的二维(2D)布图规划中，明显的是，块204、206中的一些必须具有在中间块周围或下面路由的数据路径208，以便彼此或与第三块202通信。常规的非常大规模集成(VLSI)设计通常由于芯片上的大型硬IP块而存在显著的堵塞。对于大型处理器，大部分芯片上信令必须绕过大的中心皮层，从而导致高流量密度绕过较大的块。在许多布图规划中，两个块之间的最短路由可能是围绕中间块的长距离。这些相对长的距离还可引入对部件(诸如附加的缓冲器、反相器、调压器、中继器、驱动器等)的重复实例的需要，更不用说额外的路由本身，因为电路部件由于布图规划的布局而变得更远离彼此。
示例微电子封装106具有经由小芯片110、204、206的原生互连件210耦接到有源基部管芯108作为小芯片的功能块110、204、206。作为设计的目的部分，有源基部管芯108已将功能块202结合到有源基部管芯108中。示例有源基部管芯108可被设计用于将相关功能块202放置在该功能块待连接的小芯片110的原生互连件210附近。这导致在非常短的数据路径上在部件110、202之间直接路由，该数据路径具有与小芯片本身的原生互连件210的尺寸相当的长度，大小为微米。
图3是示出在第一晶片上的管芯的原生导体与第二晶片上的有源基部管芯的导体之间的直接键合的示例晶片到晶片(W2W)制成以经由W2W键合过程(诸如称为混合键合或DBI)形成原生互连件的图。原生导体可设置在由绝缘材料限定的表面上，表面处或表面下，该绝缘材料可将一个或多个原生导体与包括其他原生导体在内的其他导电特征分开。绝缘材料可被抛光以形成用于键合和电互连的接口。当使一个管芯或晶片的绝缘材料与另一个管芯或晶片(诸如具有对应的绝缘和导体接口的管芯或晶片)接触时，其可有利地形成机械键合。导体可同时或随后熔融在一起，例如通过升高足以引起导体膨胀的温度，使得相对的导体被压在一起以形成连续的电连接。
具有原生互连件和/或有源基部管芯108的有益效果的示例微电子器件，诸如下面示出的一些器件(图4中)，可以由两个或多个半导体晶片302、304、306、108制成，这些晶片被对准、键合到堆叠308中，并被切割成包含原生互连件和/或有源基部管芯108的3D IC。在一个具体实施中，每个晶片可在键合之前或之后变薄以增强通过层和层之间的信号传输。底部晶片108可以具有有源基部管芯108，而上部晶片302、304、306可以具有其他有源管芯，以经由直接键合的原生互连件直接键合到有源基部管芯108并彼此键合。切割产生了示例微电子器件310的实例。在一些实例中，基部管芯和/或晶片能够以半导体、氧化物、玻璃或其他材料实现。为了方便和简单的讨论，本文一般将使用在半导体材料中形成的有源器件的具体实施。
通过直接键合工艺(诸如DBI)赋予层302、304、306、108之间的垂直连接，从而产生原生互连件，但是其他常规的垂直连接也可以在键合之前构建到晶片中，或者在键合之后在堆叠310中形成。例如，半导体通孔(本文是TSV)，可任选地穿过有源层之间和/或有源层与外部键合焊盘之间的硅或其他半导体基板。一般而言，TSV、TOV(氧化物通孔)或TGV(玻璃通孔)可通过示例有源基部管芯108的晶片材料或其他材料互连，以例如将一侧连接到另一侧。
在一个具体实施中，直接键合工艺可在异质晶片上被操作，因为异质集成未停止原生互连件的形成。直接键合的原生互连件以及缺少使用原生互连件的标准接口也极大地有助于信号传播速度和功率密度前景。常规上，给定管芯使用的功率最高至三分之一是由于其布线，原生互连件极大地地减小了电路中导体的长度，从而极大地地降低了给定管芯的功率要求。
原生互连件允许原生信号通过相应的管芯上，同时保持功耗水平，就像原生信号保持在芯片上一样。原生互连件的较短“线路”或传导路径也通过产生较少的寄生电容来降低功率消耗。降低总体功率消耗还产生较少的热产生，例如延长的电池寿命，以及总体较低的操作成本。
图4示出了结合有源基部管芯108的微电子器件的各种示例配置。一些示例性配置示出了在第一管芯(诸如小芯片206)与第二管芯(诸如有源基部管芯108)之间形成原生互连件的管芯到管芯或管芯到晶片的直接键合的结果。其他配置示出了通过晶片到晶片(W2W)工艺在有源基部管芯108与其他有源管芯的IP芯逻辑之间直接键合制成的原生互连件。图4中所示的配置为直接键合的原生互连件和有源基部管芯的示例。所示的示例并非旨在提供一组详尽的配置。许多其他配置也是可能的。由相应的原生导体和/或一个或多个原生互连件连接的两个有源管芯不必是面对面配置。这两个有源管芯(诸如有源基部管芯和另一个有源管芯，诸如小芯片)可以是朝上的或朝下的。示例原生互连件不必在面对面的管芯之间，但是有源管芯也可以是例如面对背或背对背的。
示例微电子器件402包括在管芯到管芯或管芯到晶片工艺中直接键合到示例有源基部管芯108的小芯片404。
示例微电子器件406包括在管芯到管芯或管芯到晶片工艺中直接键合到示例有源基部管芯108的各种高度的堆叠小芯片408和未堆叠小芯片410。
示例微电子器件412包括在管芯到管芯或管芯到晶片工艺中直接键合到示例有源基部管芯108的非常小的小芯片414(例如微米尺寸)和相对大的小芯片416的混合物。
示例微电子器件418包括例如在管芯到管芯或管芯到晶片工艺中直接键合到示例有源基部管芯108的尺寸为0.25×0.25微米的非常小的小芯片420。
示例微电子器件422包括例如直接键合到与示例小芯片424相同尺寸或占用面积的示例有源基部管芯108上的微米尺寸的非常小的小芯片424。
示例微电子器件426包括直接键合到与小芯片428相同尺寸或占有面积的示例有源基部管芯108的大型小芯片428。一般而言，不需要小芯片尺寸，但是实际上使给定小芯片尺寸是有源基部管芯108的尺寸的倍数或分数。
示例微电子器件430包括小芯片432、434、436，该小芯片以堆叠方式直接键合到与小芯片432、434、436相同尺寸或占有面积的示例有源基部管芯108。例如，使用有源基部管芯108来托管一个或多个存储器控制器的微电子器件430的这种示例配置可用于制成或仿真各种类型的高带宽存储器模块(诸如DDR4SDRAM、DDR5SDRAM)、高带宽存储器(HBM)、混合存储器立方体(HMC)等。
示例微电子器件438包括直接键合到示例有源基部管芯108的相对侧的示例小芯片440、442，该示例有源基部管芯在两个主侧面上具有连接导体。
示例微电子器件444包括设置在多个平面中具有直接键合到示例有源基部管芯108的多个侧面的示例小芯片的示例有源基部管芯108。
示例微电子器件446包括多个示例有源基部管芯108、108′、108′″，这些有源基部管芯彼此键合并且键合到相应的示例小芯片448、450、452。
示例微电子器件454包括嵌入基板456中的示例有源基部管芯108。示例嵌入的有源基部管芯108在相对侧上具有导电触点，并且小于直接键合到示例有源基部管芯108的小芯片458、460。
示例微电子器件462包括嵌入在示例小芯片464中的示例有源基部管芯108。具有嵌入的有源基部管芯108的示例小芯片464直接并且还经由嵌入的有源基部芯片108与另一个小芯片466直接键合。
示例微电子器件468包括示例垂直有源基部管芯108，该有源基部管芯直接键合到小芯片堆叠470中的小芯片的侧壁，该小芯片键合到基板456。
示例微电子器件472包括示例有源基部管芯108，该有源基部管芯直接键合到小芯片474并且还容纳常规标准接口476以连接小芯片478。
示例微电子器件480包括示例小芯片482、483，该示例小芯片在小芯片482、483的两个相对侧上具有原生互连件，以直接键合到多个有源基部管芯108、108′。
示例微电子器件484包括示例小芯片482、483、485，该示例小芯片在小芯片482、483、485的两个相对侧上具有原生互连件，以直接键合到多个有源基部管芯108、108′，并在多个有源基部管芯108、108′之间形成小芯片堆叠483、485。
示例微电子器件486包括嵌入在示例有源基部管芯108中的示例小芯片487、488。
示例性微电子器件490包括在晶片到晶片(W2W)制成中直接键合到有源基部管芯108的示例有源管芯491。
示例性微电子器件492包括在相应的晶片变薄以制造薄的微电子器件492之后，在晶片到晶片(W2W)制成中单独地和堆叠地直接键合到有源基部管芯108的示例有源管芯493。除了由变薄的晶片提供的尺寸减小之外，变薄的晶片，例如低至3μm，为直接键合之后的信号遍历提供了更容易且更有效的路径。
示例性微电子器件494包括在晶片到晶片(W2W)制成中单独地和堆叠地直接键合到有源基部管芯108的示例有源管芯495。微电子器件494还包括再分布层(RDL)特征496以及一个或多个硅通孔(TSV)497。
示例微电子器件498包括在晶片到晶片(W2W)制成中的示例双侧有源基部管芯108，其具有有源部件和在有源基部管芯108的两侧上的相应导体，并且在双侧有源基部管芯108的两侧构建有源管芯499和x403。
示例微电子器件x404包括在晶片到晶片(W2W)制成中直接键合到有源基部管芯108的一侧的示例有源管芯x406和x408，其中小芯片x410和x412直接键合到有源基部管芯108的相对侧。
示例微电子器件x414包括背靠背或堆叠的有源基部管芯108和108′，背靠背有源基管芯108和108′的有源部件键合和/或直接接合到每个相应的有源基部管芯108或108′。背靠背有源基部管芯108和108′的可用侧面可以直接键合到相应小芯片x416和x418的原生互连件以及小芯片x420和x422的堆叠，或者可以经由晶片到晶片(W2W)制成直接键合到其他有源管芯。
图5示出了包括在示例微电子器件502(诸如集成电路封装502)内的示例有源基部管芯108。在一个具体实施中，管芯的原生导体504(诸如，示例小芯片506、508、510......n)直接连接到有源基部管芯108，而不是连接到常规的部件，诸如工业标准接口112、常规互连层或常规上将小芯片和管芯连接到封装中的无源内插器。原生导体504可以是与IP芯的芯侧电接触的原生互连件、触点、线路、线或焊盘，并且因此与给定小芯片506的原生信号通信地耦接。小芯片506的一些原生导体504可以由制造商访问，即，小芯片506可以特别针对给定的有源基部管芯108制造。小芯片506的原生导体504与有源基部管芯108之间的这种连接可以取代并消除对微电子器件502中的工业标准接口112的需要，从而提供过多的益处。
通过利用小芯片506及其原生互连件(504)直接连接到有源基部管芯108，可以在多个可配置部件中分割示例系统，诸如微处理器系统。例如，可以通过有源基部管芯108上的电路和块提供某些功能，尤其是系统的更多定制或机密部分。某些其他功能，诸如系统的更常规或更少定制的部分，可以通过二级管芯上的电路和块、小芯片506、508、510......n提供，特别是当二级管芯明显小于有源基部管芯108时。小芯片506、508、510......n可以在有源基部管芯108上的一个或多个位置处对准和对接，以与有源基部管芯108的相关部分紧密互连。
作为示例配置，某些存储器IP芯通常可以与处理器核或执行引擎对准，以允许最小的跟踪长度和最大的速度。更普通和标准化的芯诸如锁相环(PLL)、存储器等可以从有源基部管芯108中移出，从而释放有源基部管芯108上的空间。这种分区还可以允许有源基部管芯108和各种IP芯管芯在不同的半导体处理节点处产生，并且在不同的电压下运行，所有这些都在相同的示例微电子器件502内。
在一个具体实施中，有源基部管芯108可以形成在第一工艺节点处，诸如5nm。二级管芯506、508、510......n可以形成在更成熟或传统的节点上，诸如250nm。如果有源基部管芯108和二级管芯506、508、510......n都利用细节距互连技术，诸如下文描述的(直接键合互连)混合技术，则尽管下面的芯片具有不同的工艺节点参数(加利福尼亚州，圣何塞，Xperi集团公司，Ziptronix公司)，但是它们可以是互连的。这种管芯间互连能力极大地地简化了所需的路由，特别是与常规的一体化微处理器管芯相比。利用多个管芯和小芯片506节省了制造成本，因为有源基部管芯108和二级管芯506、508、510......n能够以比单片一体化管芯200低得多的成本生产，并且具有更小的尺寸、更好的性能和更低的功率要求。
示例有源基部管芯
在一个具体实施中，有源基部管芯108是硅或其他半导体管芯，并且可以起到类似基板的作用，从而物理地支撑较小的小芯片506、508、510......n。在一些具体实施中，有源基部管芯108可小于附接的小芯片。在一些情况下，有源基部管芯108可以由基板材料诸如聚合物制成，具有嵌入的半导体管芯，或者有源基部管芯108可以主要是硅或半导体，其他材料由于各种原因而存在。有源基部管芯108包含有源电路和功能块512，其为特定集成电路502提供其功能标识。手边的特定微芯片系统的定制在有源基部管芯108中或其上，而小芯片506通常是标准的、完善的或普遍存在的单元，通常包含专有的IP块。
示例有源基部管芯108在开始时可以与常规的无源内插器区分开，后者具有一层或多层无源导电线，通常连接例如2.5D组件中的各种管芯的常规标准接口112。有源基部管芯108能够以最小的驱动距离直接连接到逻辑，而常规的无源管芯将具有太多的交叉和混乱。尽管与无源内插器不同，但是在具体实施中，示例有源基部管芯108可以另外结合无源内插器的所有特征，以及如本文所述的有源基部管芯108的特征。
进一步区分有源基部管芯108与常规无源内插器，有源基部管芯108可包括一个或多个状态元件514，其通常仅在单个管芯上找到，用于常规连接常规芯片内的块，但是有源基部管芯108主动使用这些相同的状态元件将来自一个管芯或小芯片506的信号连接到另一个管芯或小芯片。有源基部管芯108还可以在一个或多个小芯片506、508、510......n上招募状态元件，用于在有源基部管芯108上进行驱动。
所招募的状态元件514可以是单个状态元件，或者可以是捆绑在一起的多个状态元件，诸如反相器和中继器，以及部件诸如缓冲器、驱动器、讯号中继器、状态机、稳压器、定时部件等。然而，在具体实施中，这些示例元件可以仅位于有源基部管芯108上，而不是如常规技术中那样位于小芯片506、508、510上。因此，有源基部管芯108可以具有其自己的车载状态元件514和其他支撑部件，以将不同的管芯和小芯片协调和连接到工作的微芯片系统中，但是根据具体实施，还可以利用现有的状态元件，诸如驱动器、反相器、中继器等，这些元件附着在连接到有源基部管芯108的管芯和小芯片上。
在一个具体实施中，有源基部管芯108可以具有也用锁存器而不是触发器替换状态机的设计，以提高性能和效率，并降低功率要求，如下文进一步描述的。
有源基部管芯108使用小芯片506、508、510......n，并将它们通信地连接在一起，而不是依赖于单片集成电路设计。此外，由给定小芯片506的有源基部管芯108与原生导体504之间的互连件形成的数据路径的长度可以是短的，例如短至1um或更短。因此有源基部管芯108能够直接从不同的小芯片处接收原生信号，并且能够在不同的管芯与小芯片之间自由地连接和调整这些原生信号，从而可以在大的IP块之上、之下或通过大的IP块直接路由信号，这些IP块通常构成了常规大芯片或处理器中的主要阻塞。
有源基部管芯108内的电路和块512被布置和定制，以提供手边的特定微电子器件502或系统，并将小芯片506、508、510......n的IP块集成到微电子器件502中。
有源基部管芯108可以被设计成在它们原生放置在每个小芯片上时与小芯片506的原生导体504电接触，代替每个小芯片506连接到常规的标准接口112。消除常规标准接口112消除了各种类型的不必要开销。消除了显著的开销，因为小芯片506、508、510......n的原生信号可以通过原生互连件504的极短数据路径直接且在未掺杂状态下传递到有源基部管芯108，通常差不多由小芯片506、508、510......n的相应的原生导体504、504′、504′与有源基部管芯108之间的各个导电接触点516组成。短数据路径和消除通常将原生信号修改为适合于标准接口112的硬件提供了许多益处。从封装502中移除标准接口112消除了整个数据处理复杂度的分级结构，并且提供与有源基部管芯108对接的短数据路径提供了简化的多米诺效应。
一旦小芯片506的原生信号传递到有源基部管芯108，就可以在与给定小芯片506的原生导体504互连处或附近的位置处通信地耦接到功能块512或在有源基部管芯108中形成的其他部件。可以定制每个有源基部管芯108以具有有效放置的电路和功能块，用于与所附接的小芯片506、508、510......n的原生导体504对接。继而，每个小芯片506的原生信号被有效地路由，并且根据需要在有源基部管芯108内修改为有源基部管芯108内的其他功能块512，并且显著地，修改为其他管芯或小芯片508、510......n，这些管芯或小芯片可以经由它们相应的原生导体504与有源基部管芯108接触。
因此，有源基部管芯108可以消除工业标准接口112的特征设计的互连放置、焊盘布局和间距要求。示例有源基部管芯108可以节省大量不必要的再分配路由，因为小芯片506直接连接到有源基部管芯108，无论原生导体504本身位于给定小芯片的哪个位置，导致最小的驱动距离。
有源基部管芯108可以在同一有源基部管芯108上适应多种互连类型，从而提供比常规工业中可用的更多的灵活性。在提供定制架构以实现有源基部管芯108的功能元件与现成的小芯片506、508、510......n之间的双向通信时，有源基部管芯108还利用电压调节适应电压差并解决不同小芯片和组件之间的电压调平。
使用示例有源基部管芯108可以显著减小封装502的尺寸和面积，并且降低功率要求，尤其是在模拟大型硬IP芯片时。如果需要，示例有源基部管芯108可以将中继器单元集成为更长的路径。示例有源基部管芯108还可以利用数据传输方案提高信号质量，改善定时，并提供原生高速接口。
示例小芯片技术
通常，小芯片是可以包括在2.5D或3D组件中的管芯，但不在堆叠的基部上。小芯片506可以在各种硅铸造(工艺)节点中制造，诸如250nm、180nm......28nm、22nm、5nm等，以及各种特色(HPP、HPC，HPC+等)，它可能表现出不同的操作电压。电压差可能使管芯不匹配，并且具有常规的标准接口112通常旨在补救这些工作电压的变化。
硅IP提供商投入大量的精力来表征和验证每个铸造节点和特色的组合的某个IP，IP提供商打算在小芯片506中提供。该表征在不同的铸造工艺条件、电压和温度的空间上进行。
每个附加的IP变体都是一个重大的财务负担和潜在的机会损失。然而，一旦对IP进行了表征和验证，IP提供商就会保证其性能，除非对IP进行了修改。一旦进行了修改，表征数据就不再有效，并且IP提供商不再保证IP及其小芯片实施方案的性能。
在各种具体实施中，小芯片506、508、510......n可以具有其原生芯侧互连件，但是可以制造为不包括常规的标准接口112。在一个具体实施中，每个小芯片506可以具有最小电路，以便将信号衰减到最小阈值，以防止损坏电路。给定的小芯片506还可以具有由有源基部管芯108为整个微芯片系统502招募的稳压器或状态元件。
在一个具体实施中，示例小芯片510具有多个独立功能和多个端口，其可以与多个功能元件通信。示例小芯片510可以在其独立的车载功能之间具有通信路径。在一个具体实施中，小芯片510可以是具有两个或更多个可独立寻址的存储器块的存储器器件。有源基部管芯108可以与此类示例小芯片510的原生信号对接，并利用这些特征。
示例互连件
通常，为了广泛的商业应用，常规的小芯片通常包括经过验证的硅IP块。通常这些包括至少一个标准接口112，并且管芯尺寸和功率增长以适应这些标准接口112，这些接口通常不针对IP块进行优化。对于像处理器芯片这样的较大系统，标准接口112可能需要位于功能处理器块外围或超出功能处理器块外围的处理器的所有侧面上。另外，可能需要从处理器核的每个边缘到标准接口112的相对冗长的路由。如果处理器的尺寸为3×5mm，并且每个标准接口112的长度为2mm，那么3mm长缘的路由通常需要减小到2mm长的接口，并且常规上需要将5mm长缘的路由路由到一个或两个2mm长的标准接口112，所有这些都对路由长度、拥塞和功率要求有影响。
在一个具体实施中，使用有源基部管芯108的示例原生互连件直接耦接原生芯侧互连件504，该原生芯侧互连件本身存在于小芯片506上。原生互连件旨在使用原生导体504的固有原生放置，因为它们位于小芯片506上，如制造商所放置的那样。通过招募小芯片506、508、510......n的原生互连件，而不是常规的标准接口112，有源基部管芯108旨在再现和改善各种架构，诸如ASIC、ASSP和FPGA。
有源基部管芯108与小芯片506、508、510的原生导体504或其他有源管芯之间的互连可以通过各种不同的技术来实现。给定管芯内的信号间距可以在0.1至5.0微米的间距范围内。原生导体504可以具有大约3um(微米)的间距，因此键合技术必须能够以小的焊盘表面为目标并且使待连接的导体彼此充分对准以满足导电的最小重叠要求。可以使用各种用于细间距键合的技术，诸如铜扩散键合，其中通常在压力和升高的温度下，在发生金属扩散键合时将两个细间距的铜导体彼此压靠。在间距允许的情况下，可以使用汞合金诸如焊料。铜纳米颗粒技术和混合互连技术也可用于互连。在某些情况下可以使用线路。在一些情况下可以使用另一个示例互连技术，如2016年9月6日提交的标题为“3D-Joining ofMicroelectronic Components with Conductively Self-Adｊusting AnisotropicMatrix”的美国专利申请No.15/257,427中所描述，其全文以引用的方式并入本文，其中导电纳米管或线路的各向异性矩阵自动地自调节，以在两个表面上彼此不完全对准的导体之间形成连接，并且在连接的表面上的导体之间不存在重叠的情况下不进行连接。
在一个具体实施，应用(直接键合互连)混合键合技术。DBI键合当前可用于3D和2.5D集成电路组件中的细间距键合，并且可以应用于将小芯片506、508、510......n的原生导体504键合到有源基部管芯108(加利福尼亚州，圣何塞，Xperi集团公司，Ziptronix公司)。参见例如美国专利No.7,485,968，其全文以引用的方式并入本文。已经证明DBI键合技术的互连间距为2um。DBI键合技术在晶片到晶片方法中也被证明低至1.6um间距，这种方法并没有通过拾取和放置(P&P)操作(拾取和放置表面贴装技术机器)实现单独的管芯间距限制。利用DBI技术，凸点下金属化层(UBM)、底层填充和微凸块被DBI金属化层取代。在室温下开始在模具水平下的键合，然后在低温下进行分批退火。直接键合也可用于一些情况(加利福尼亚州，圣何塞，Xperi集团公司，Ziptronix公司)。
图6示出了示例小芯片506的示例芯IP单元600。阵列604中的原生芯侧互连焊盘602(未按比例示出)提供原生导体504以键合到有源基部管芯108上的互补键合焊盘606。跨接口的DBI键合或互连，其一侧具有原生导体504，另一侧具有互补焊盘606或有源基部底管芯108的触点，是可缩放的并且仅受示例操作的拾取和放置(P&P)阶段的小芯片放置的准确性的限制。例如，如果P&P可以处理1um的放置精度，并且焊盘重叠要求是50％，即，每个焊盘602的50％必须在x和y轴两者上与互补焊盘606重叠，则对于这些或其他原生导体504，对于2×2um的焊盘602，最小焊盘间距应大于3um。如果x和y轴两者都移位了(未对准)每轴最大允许的50％，则允许25％或四分之一的焊盘602与互补焊盘606重叠。
这种具有DBI键合和其他技术的互连602的细间距键合使得焊盘606或有源基部管芯108的触点与小芯片506的原生导体504(芯侧互连焊盘602)之间的互连对经过硅验证的IP以及小芯片的芯IP单元600的原生间距、放置和几何焊盘配置的变化最小或无变化。大多数芯侧互连当前间距为3um，并且DBI键合可以在阵列604中执行。在一个具体实施中，可以在小阵列604中使用较大的间距，诸如以12um间距的四行焊盘602或原生导体504。这意味着到该阵列604的导电路由将比连接到传统标准接口112所需的路由短至少一个数量级。原生互连件602具有足够细的间距，使得它们能够以足够的数量存在，以消除输出的常规串行化以适应标准接口112的有限销数。这也消除了延迟的负担并且必须为常规的串行化提供功率，因为不需要缓冲器或整个人工接口构造。
有源基部管芯中的电压适应
有源基部管芯108可以提供电压适应性，以便与不同的小芯片506、508、510......n耦接，这些小芯片可以具有彼此不同的工作电压。例如，半节点28nm的小芯片可以在0.9至1.1伏的电压范围内工作，而5nm的小芯片可以在0.6至0.85伏下工作，没有电压范围重叠。为了适应这些电压差，有源基部管芯108还可以通过启用更大数量的独立电源域来提供优于常规电压调平措施的改善的电压控制，每个独立的电源域可以在有源基部管芯108中独立地管理。例如，这可以允许CPU内核以升高的电压和频率运行以满足大量计算负载，而其他内核也以更低的电压和频率执行较低优先级的代码以节省功率。添加一个或多个电压转换阶段也可以提高功率效率。有源基部管芯108能够以多种方式提供此类自适应电压调平。图7示出了具有有源基部管芯108和稳压器702、704的示例微电子封装700。在一个具体实施中，有源基部管芯108具有专用于小芯片506、508、510......n的每个集(“芯片集”)的紧凑稳压器，从而产生用于该芯片集的相应电压域710。也就是说，不同的芯片集各自共享集成在有源基部管芯108中的专用稳压器702或704。稳压器702向芯片集提供1.2伏的电势，该芯片集包括域710中的小芯片506、508、510。稳压器704向芯片集提供1.0伏的电势，该芯片集包括域712中的小芯片706、708。在一个具体实施中，这些稳压器702、704可为无源的。
图8示出了具有有源基部管芯108和多个稳压器802、804、806和808、810的示例微电子封装800。在该具体实施中，将单个稳压器放置在每个小芯片506、508、510和706、708的I/O接口附近的有源基部管芯108中。这种每管芯一个方案确保每个小芯片506、508、510、706、708具有其所需的电压电平，并且该方案可以改善电源完整性。由于稳压器802、804、806、808、810更接近它们各自的管芯，因此寄生效应更少，因此IR下降和下垂更少。
在另一个具体实施中，有源基部管芯108具有电压控制能力，以对小芯片506、508、510、706、708进行过驱动或欠驱动。过驱动或欠驱动实现了适当的电压重叠以实现电压调平，或者能够在具有不同工作电压的管芯之间实现更好的操作。
因此，示例有源基部管芯108可以在各种半导体制造技术的各种不同工作电压下适应小芯片506、508、510，或者通过为各种小芯片提供一对一的稳压器，或者通过在有源基部管芯108上具有用于小芯片组的不同电压域。
定时和优先级
图9示出了具有有源基部管芯108的示例微电子封装900，其包括用于定时和同步处理步骤和数据传输的时钟902。示例有源基部管芯108可以在有源基部管芯108中提供全局或区域时钟信号，其也可以用于与小芯片506的定时和同步交互。增强时钟信令以同步数据传输，该数据传输利用原生互连件的短数据路径与小芯片506、508、510......n以及最小的路由阻塞互连，从而提高性能。根据具体实施，有源基部管芯108可以在其内部或外部具有时钟902，并且在各种具体实施中，可以包括各种通信信道方案，例如车载通信网络904或总线906或总线。
图10示出了具有有源基部管芯108和示例协商引擎1002或无序引擎的示例微电子封装1000。示例有源基部管芯108和协商引擎1002可以通过确定有源基部管芯108中的哪些功能块具有与小芯片506、508、510......n的单向或双向通信的当前优先级来提高性能。有源基部管芯108还可以确定执行引擎和用于给定指令的功能块中的优先级，在有源基部管芯108中以及相对于小芯片506、508、510......n都是如此。在通信和优先级中，有源基部管芯108具有大的IP块位于小芯片506中的优点，从而减轻了许多路由阻塞。这可以使数据流量从布局的主干移动，从而改善定时。软逻辑也可以在更大的区域上得到改善，这消除了通常用于重新定时和重新发送信号的减轻电路。
在RTL设计期间，应用于有源基部管芯108的设计的逻辑合成可以将中继器单元放置在更长数据路由所需的位置。在适用的情况下，可以用锁存器替换翻转状态机以进一步提高效率。根据设计期间的需要，可以使用合成工具诸如定时闭合工具插入用于较长通道长度的中继器和讯号中继器。合成工具还可以模拟微芯片系统502，执行重新定时和电平移位，并且可以将反相节点插入到设计中以关闭定时路径。
有源基部管芯108通常具有比可比较的常规布局更少的中继器，因为通过将大的IP块移动到小芯片506来减少阻塞。而且，由于小芯片506的原生互连件504与有源基部管芯108之间的直接和非常短的互连，因此存在较短的路径延迟。另选地，小芯片定时可以关闭到状态驱动器，并且电子设计自动化应用于层级。
在一个具体实施中，有源基部芯片108通过采用双数据速率(DDR)数据传输协议实现性能的提高，在车载时钟信号的上升缘和下降缘传输数据。在另一个具体实施中，有源基部管芯108可以使用四倍数据速率(QDR)，每个时钟周期执行四次数据传输。
有源基部管芯108还可以利用其他装置来加速性能，诸如协商引擎1002或无序引擎，以在执行引擎之间分级数据和指令。
神经网络实施方案
图11示出了使用示例有源基部管芯108的微电子器件1100的示例神经网络实施方案。通常，用于配置神经网络的架构可能包括许多大型常规通用处理器，其中通过编程招募常规硬件的芯以建立神经网络范例。
然而，为了建立用于图像分析、机器视觉、计算机视觉或各种形式的人工智能的神经元或卷积神经网络的3D体积，常规大型处理器的招募和布局变得麻烦并且最终任务失败，或提供了低效的解决方案，因为大型处理器并未真正针对不断发展的神经网络架构的细微差别和更大的神经元布局进行优化。
图11中的有源基部管芯108提供了用于生长更大和更复杂的神经网络拓扑的理想介质。首先，有源基部管芯108可以缩放到大尺寸，并且可以包含给定神经网络架构所需的支持元件的有利重复实例。接下来，常规网络设计的大型单片常规处理器可以由一个或多个可重复和非常小的处理元件的较大字段代替，在小芯片1102中表示的每个处理元件耦接到有源基部管芯108，用于非常有效且无负担地处理来自这些处理元件1102中的每一个的原生信号。有源基部管芯108还可以包括全局同步时钟902，以协调跨越提供处理元件的多个小芯片1102的场的定时。时钟902可以使有源基部管芯108可扩展用于非常大的神经网络配置。
具有附接处理元件小芯片1102的场的有源基部管芯108的物理结构可以代表神经网络和生物大脑系统模型的神经元和突触，而不是通常在通用CPU芯片上施加神经网络范例，这不符合代表不断发展的神经元架构的任务，并且最终可能没有表示生物神经网络或执行更高人工智能所需的晶体管数量。
工艺共享
示例有源基部管芯108为管芯或小芯片506、508、510......n之间的共享处理提供了独特的机会。有源基部管芯108可以配备时间借用功能以节省功率、减少等待时间并减少占有面积。在一个具体实施中，有源基部管芯108可以实现这样的架构，其中有源基部管芯108的给定功能元件可以与多个小芯片506、508、510......n通信，并且可以协商多个其他功能元件中的特定通信的优先级。值得注意的是，有源基部管芯108可以在各种技术的小芯片之间共享有源基部管芯108中的工艺和资源，诸如在不同的铸造工艺节点下制造的小芯片。
有源基部管芯108可以使各种技术的小芯片共享一个或多个公共存储器，而常规上每个处理器具有其自己的专用耦接存储器。有源基部管芯108可以允许外部存储器用作具有工艺共享的嵌入式存储器。在此类配置中，存储器访问不需要每次都通过存储器接口进行，诸如原生互连件504的DBI键合到附接的小芯片506、508、510......n，但是存储器访问可以直接通过有源基部管芯配置。此外，由于某些过程可以被配置为冗余并且通过使给定管芯上的一个块与可能在冗余块内具有故障的另一个块共享修复功能而被用于改善堆栈的产量，因此增强了修复能力。至少部分地由于通过DBI工艺可获得的互连的数量，两侧和跨接口的相邻块的接近度以及消除常规布置中所需的大部分路由，这种能力得到了增强。
示例方法
图12示出了制成具有原生互连件的微电子器件的示例方法1200。示例方法1200的操作以单独的块示出。
在框1202处，将第一管芯的原生芯侧导体直接键合到第二管芯的导体，以在第一管芯与第二管芯之间形成原生互连件。
在框1204处，第一管芯的电路经由原生互连件延伸穿过第一管芯与第二管芯之间的管芯边界，该电路跨越原生互连件。
在框1206处，第一管芯的IP芯的原生信号通过跨越穿过原生互连件的电路在第一管芯的芯与第二管芯的至少一个功能块之间传递。
由示例方法1200提供的原生互连可以在第一管芯与第二管芯之间提供唯一的接口，而原生互连放弃标准接口几何结构和输入/输出协议。第一管芯可以由第一制造工艺节点制成，并且第二管芯由不同的第二制造工艺节点制成。当穿过原生互连件传递原生信号时，跨越穿过原生互连件的电路放弃第一管芯与第二管芯之间的接口协议和输入/输出协议。
示例方法1200还可以包括穿过多个管芯的多个管芯边界直接键合多个管芯的原生芯侧导体以形成多个原生互连件，并且穿过多个管芯边界通过多个原生互连件而跨越电路。多个原生互连件提供多个管芯之间的接口，并且这些接口放弃多个管芯之间的接口协议和输入/输出协议。
示例方法1200可以通过一个或多个原生互连件在第一管芯的功能块与多个管芯的一个或多个其他管芯的一个或多个功能块之间传递原生信号，同时放弃多个管芯之间的接口协议和输入/输出协议。可以通过电路跨越穿过原生互连件在第一管芯的芯与第二管芯的至少一个功能块之间传递不被修改的原生信号。
原生信号可以通过电路跨越穿过原生互连件在第一管芯的芯与第二管芯的至少一个功能块之间进行电平移动，该电平移动适应第一管芯与第二管芯之间的操作电压的差值。
示例方法1200可以在晶片到晶片(W2W)键合工艺中实现，例如，其中第一管芯在第一晶片上而第二管芯在第二晶片上，并且其中W2W键合工艺包括将第一管芯的原生芯侧导体与第二管芯的导体直接键合，以在第一管芯与第二管芯之间形成原生互连件，该原生互连件在第一管芯与第二管芯之间的管芯边界上延伸一个或多个电路，这些一个或多个电路跨越穿过一个或多个原生互连件，该原生互连件在相应的管芯之间提供接口，该接口放弃相应的管芯之间的接口协议和输入/输出协议。第一晶片和第二晶片由异构铸造节点制成，或者第一管芯和第二管芯由不相容的制造工艺制成。在一个具体实施中，示例方法1200可以在第一晶片和第二晶片的一些部件之间直接键合原生芯侧导体，以形成用于传递原生信号的原生互连件，但是在晶片的其他部件上创建其他接口或标准接口，以用于在由W2W工艺产生的微电子器件中传递放大信号。
第一管芯或第二管芯可以是有源基部管芯。第一管芯还可以是小芯片，其包括IP逻辑芯，并且所述第二管芯包括有源基部管芯。在一些情况下，小芯片的尺寸范围可以从0.25×0.25微米，例如，达到与有源基部管芯相同的尺寸。示例方法1200可以将有源基部管芯和多个小芯片堆叠在具有多个层的叠堆或3D叠堆IC结构中，其中该堆叠或3D堆叠IC结构中的每个层被直接键合，以在不同层的管芯之间形成原生互连件。
图13示出了为半导体小芯片提供微芯片架构的示例方法1300。在流程图中，方法1300的操作被示为单独的块。
在框1302处，将多个小芯片的原生芯侧导体连接到有源基部管芯。与有源基部管芯耦接的原生互连件避免了对常规小芯片的工业标准接口的需要。
在框1304处，在有源基部管芯中的一个或多个功能块处接收来自多个小芯片中的每一个的原生信号。
在框1306处，在至少一个交叉管芯边界上，在有源基部管芯中的至少一个功能块与多个小芯片之间输送双向通信。
图14示出了为半导体小芯片提供微芯片架构的另一示例方法1400，包括用于适应不同小芯片的电压调节。在流程图中，方法1400的操作被示为单独的块。
在框1402处，选择小芯片以连接到有源基部管芯。
在框1404处，将多个小芯片中的原生芯侧导体不同地连接到有源基部管芯使用选自由以下构成的组的原生互连件：直接键合互连(DBI)金属化层、铜与铜扩散键合、与导电纳米管的连接、金属与金属接触、混合互连件。
在框1406处，调节电压，以经由小芯片的相应原生互连件使来自不同半导体工艺节点的小芯片和/或具有不同操作电压的小芯片适应有源基部管芯。
图15示出了另一示例方法1500，其使用连接的小芯片中的状态元件为有源基部管芯中的信号驱动提供半导体小芯片的微芯片架构。在流程图中，方法1500的操作被示为单独的块。
在框1502处，将多个小芯片的原生芯侧导体连接到有源基部管芯。
在方框1504处，有源基部管芯使用多个小芯片中的一个或多个小芯片的状态元件用于在有源基部管芯与一个或多个小芯片之间的交叉管芯边界上驱动信号。交叉管芯边界可以仅为1um厚，或甚至更小。
在上面的描述和附图中，已经阐述了特定的术语和附图标记以提供对所公开的实施方案的透彻理解。在一些情况下，术语和符号可能暗示实践那些实施方案不需要的具体细节。例如，任何具体尺寸、数量、材料类型、制成步骤等可不同于上文在另选实施方案中所述的那些。本文所用术语“耦接”表示直接连接以及通过一个或多个居间电路或结构的连接。术语“示例”、“实施方案”和“具体实施”用于表达示例，而不是偏好或要求。另外，术语“可”和“可以”可互换使用，以表示任选的(允许的)主题。任何一个术语的缺失不应被解释为意味着需要给定的特征或技术。
在不脱离本公开的更广泛的实质和范围的情况下，可对本文所呈现的实施方案作出各种修改和改变。例如，任何实施方案的特征或方面可与实施方案中的任何其他实施方案组合使用，或代替对应特征或其方面来应用。因此，本说明书和附图应被视为例示性的而非限制性的。
虽然已经公开了关于本公开的有限数量的实施方案，但是受益于本公开的本领域技术人员应当理解，在给出描述的情况下可能的许多修改和变化。所附权利要求旨在涵盖落入本公开的真实实质和范围内的这些修改和变化。

Claims (88)

1.一种方法，包括：
将第一管芯的原生芯侧导体与第二管芯的导体直接键合，以在所述第一管芯与所述第二管芯之间形成原生互连件，所述原生互连件延伸所述第一管芯的电路穿过所述第一管芯与所述第二管芯之间的管芯边界，所述电路跨越穿过所述原生互连件；以及
通过所述电路跨越穿过所述原生互连件在所述第一管芯的芯与所述第二管芯的至少一个功能块之间传递原生信号。
2.根据权利要求1所述的方法，其中所述原生互连件的实例提供所述第一管芯与所述第二管芯之间的唯一接口；并且
其中所述原生互连件放弃标准接口几何形状和输入/输出协议。
3.根据权利要求1所述的方法，其中所述第一管芯和所述第二管芯两者通过其相应的包括所述原生互连件的原生导体彼此连接。
4.根据权利要求1所述的方法，其中所述第一管芯由第一制造工艺节点制成，并且所述第二管芯由不同的第二制造工艺节点制成。
5.根据权利要求1所述的方法，其中当穿过所述原生互连件传递所述原生信号时，跨越穿过所述原生互连件的所述电路放弃所述第一管芯与所述第二管芯之间的接口协议和输入/输出协议。
6.根据权利要求1所述的方法，还包括穿过至少所述第一管芯和所述第二管芯实现单个功能块，其中所述第一管芯和所述第二管芯相邻并且通过接口彼此通信。
7.根据权利要求6所述的方法，其中所述接口包括原生互连件。
8.根据权利要求6所述的方法，其中所述接口跨越穿过所述第一管芯和所述第二管芯。
9.根据权利要求6所述的方法，其中所述接口相对于所述单个功能块的其余部分位于单独的管芯上。
10.根据权利要求1所述的方法，其中当所述第一管芯和所述第二管芯面对面、面对背或背靠背时，所述原生互连件在所述第一管芯与所述第二管芯之间提供接口。
11.根据权利要求1所述的方法，还包括：
将多个管芯的原生芯侧导体直接键合穿过所述多个管芯的多个管芯边界，以在所述多个管芯之间形成多个原生互连件；以及
通过所述多个原生互连件跨越所述电路穿过所述多个管芯边界，所述多个原生互连件在所述多个管芯之间提供接口，所述接口放弃所述多个管芯之间的接口协议和输入/输出协议。
12.根据权利要求11所述的方法，还包括通过一个或多个所述原生互连件在所述多个管芯的所述第一管芯的功能块与所述多个管芯的一个或多个其他管芯的一个或多个功能块之间传递所述原生信号，同时放弃所述多个管芯之间的接口协议和输入/输出协议。
13.根据权利要求1所述的方法，还包括通过所述电路跨越穿过所述原生互连件在所述第一管芯的所述芯与所述第二管芯的所述至少一个功能块之间传递所述不被修改的原生信号。
14.根据权利要求1所述的方法，还包括通过所述电路跨越穿过所述原生互连件在所述第一管芯的所述芯与所述第二管芯的所述至少一个功能块之间的所述原生信号的电平移动，所述电平移动适应所述第一管芯与所述第二管芯之间的操作电压的差值。
15.根据权利要求1所述的方法，还包括执行晶片到晶片(W2W)键合工艺，其中所述第一管芯在第一晶片上，并且所述第二管芯在第二晶片上；并且
其中所述W2W键合工艺包括将所述第一管芯的原生芯侧导体与所述第二管芯的导体直接键合，以在所述第一管芯与所述第二管芯之间形成原生互连件，所述原生互连件延伸一个或多个电路穿过所述第一管芯与所述第二管芯之间的管芯边界，所述一个或多个电路跨越穿过所述一个或多个原生互连件，所述原生互连件在相应的管芯之间提供接口，所述接口放弃所述相应的管芯之间的接口协议和输入/输出协议。
16.根据权利要求15所述的方法，其中所述第一晶片和所述第二晶片由异构铸造节点制成，或者所述第一管芯和所述第二管芯由不相容的制造工艺制成。
17.根据权利要求15所述的方法，还包括在所述第一晶片和所述第二晶片的一些部件之间直接键合所述原生芯侧导体，以形成用于传递所述原生信号的所述原生互连件；以及
在所述晶片的其他部件上创建其他接口或标准接口，以用于在由所述W2W工艺产生的微电子器件中传递放大信号。
18.根据权利要求1所述的方法，其中所述第一管芯或所述第二管芯包括有源基部管芯。
19.根据权利要求18所述的方法，还包括将至少一个半导体通孔(TSV)、至少一个氧化物通孔(TOV)或至少一个玻璃通孔(TGV)结合到所述有源基部管芯中，以将导电路径从所述有源基部管芯的第一侧延伸至所述有源基部管芯的第二侧。
20.根据权利要求1所述的方法，其中所述第一管芯包括小芯片，所述小芯片包括IP逻辑芯，并且所述第二管芯包括有源基部管芯。
21.根据权利要求20所述的方法，其中所述小芯片的尺寸在从0.25×0.25微米最高至所述有源基部管芯的尺寸的范围内。
22.根据权利要求20所述的方法，还包括将多个小芯片直接键合到所述有源基部管芯以形成相应的原生互连件；以及
在所述有源基部管芯中的至少一个功能块与所述多个小芯片之间输送双向通信。
23.根据权利要求20所述的方法，还包括将所述有源基部管芯和所述多个小芯片堆叠在具有多个层的叠堆或3D叠堆IC结构中，其中所述堆叠或所述3D堆叠IC结构中的每个层被直接键合，以在所述不同层的所述管芯之间形成所述原生互连件。
24.一种微电子器件，包括：
第一有源管芯，所述第一有源管芯具有原生芯侧导体；
第二有源管芯，所述第二有源管芯具有导体，所述导体被设置用于与所述第一有源管芯的所述原生芯侧导体直接键合；
原生互连件，每个原生互连件包括在所述第一有源管芯的所述原生芯侧导体中的一个与所述第二有源管芯的所述导体中的一个之间的直接键合；和
至少一个电路，所述至少一个电路经由所述原生互连件延伸穿过所述第一有源管芯与所述第二有源管芯之间的管芯边界。
25.根据权利要求24所述的微电子器件，其中所述至少一个电路被配置成将穿过所述原生互连件的一个或多个实例的原生信号从所述第一有源管芯的IP芯传递到所述第二有源管芯的至少一个功能块；
其中所述原生互连件被配置成在所述第一有源管芯与所述第二有源管芯之间提供接口；并且
其中当在所述第一有源管芯与所述第二有源管芯之间传递所述原生信号时，所述接口能够在没有接口协议和输入/输出协议的情况下操作。
26.根据权利要求24所述的微电子器件，其中所述第一有源管芯和所述第二有源管芯两者通过其相应的包括所述原生互连件的原生导体彼此连接。
27.根据权利要求24所述的微电子器件，还包括穿过至少所述第一有源管芯和所述第二有源管芯实现的单个功能块，其中所述第一有源管芯和所述第二有源管芯相邻并且能够通过接口彼此通信。
28.根据权利要求27所述的微电子器件，其中所述接口包括原生互连件。
29.根据权利要求27所述的微电子器件，其中所述接口跨越穿过所述第一管芯和所述第二管芯。
30.根据权利要求27所述的微电子器件，其中所述接口相对于所述单个功能块的其余部分位于单独的管芯上。
31.根据权利要求24所述的微电子器件，其中当所述第一有源管芯和所述第二有源管芯面对面、面对背或背靠背时，所述原生互连件在所述第一有源管芯与所述第二有源管芯之间提供接口。
32.根据权利要求24所述的微电子器件，其中所述第一有源管芯由第一制造工艺节点形成，并且所述第二有源管芯由不同的第二制造工艺节点形成。
33.根据权利要求24所述的微电子器件，还包括穿过多个有源管芯的多个管芯边界的多个原生互连件；
所述至少一个电路通过所述多个原生互连件跨越穿过所述多个有源管芯的所述多个有源管芯边界，所述多个原生互连件在所述多个有源管芯之间提供接口，所述原生互连件放弃所述多个有源管芯之间的接口协议和输入/输出协议。
34.根据权利要求24所述的微电子器件，其中所述第一有源管芯的所述原生芯侧导体和所述第二有源管芯的所述导体在晶片到晶片(W2W)制成工艺中直接键合。
35.根据权利要求34所述的微电子器件，其中所述第一晶片和所述第二晶片由异构铸造节点制成，或者所述第一有源管芯和所述第二有源管芯由不相容的制造工艺制成。
36.根据权利要求34所述的微电子器件，还包括通过所述W2W制成工艺在所述微电子器件中产生的接口的混合，所述接口的混合包括所述原生互连件，并且包括标准接口或使用输入/输出协议的其他接口。
37.根据权利要求24所述的微电子器件，还包括至少一个所述有源管芯中的至少一个半导体通孔(TSV)、至少一个氧化物通孔(TOV)或至少一个玻璃通孔(TGV)，以将导电路径从所述至少一个有源管芯的第一侧延伸到所述至少一个有源管芯的第二侧。
38.根据权利要求24所述的微电子器件，其中所述第一有源管芯或所述第二有源管芯包括有源基部管芯。
39.根据权利要求24所述的微电子器件，其中所述第一有源管芯包括小芯片，所述小芯片包括IP逻辑芯，并且所述第二有源管芯包括有源基部管芯。
40.根据权利要求39所述的微电子器件，其中所述小芯片的尺寸在从0.25×0.25微米最高至所述有源基部管芯的尺寸的范围内。
41.一种为半导体小芯片提供微芯片架构的方法，包括：
将多个小芯片中的每一个的原生芯侧导体连接到有源基部管芯，以在所述多个小芯片与所述有源基部管芯之间形成相应的原生互连件；以及
经由所述原生互连件中的至少一个将电路设置在所述多个小芯片中的至少一个的IP芯与所述有源基部管芯的至少一个功能块之间。
42.根据权利要求41所述的方法，还包括仅使用所述原生互连件代替标准接口来将所述多个小芯片与所述有源基部管芯对接，所述原生互连件在所述有源基部管芯与所述多个小芯片中的每一个之间放弃输入/输出协议。
43.根据权利要求41所述的方法，还包括在所述有源基部管芯中的一个或多个功能块处从所述多个小芯片中的至少一个的所述IP芯中接收原生信号；以及
在所述有源基部管芯中的所述功能块中的至少一个与所述多个小芯片之间输送双向通信。
44.根据权利要求41所述的方法，其中每个小芯片的所述原生芯侧导体还包括在制造期间每个小芯片上的所述原生芯侧导体的原生放置；以及
还包括在所述原生芯侧导体的所述原生放置处将每个小芯片的所述原生芯侧导体连接到所述有源基部管芯，以减少驱动距离。
45.根据权利要求41所述的方法，还包括经由相应的原生互连件，使来自不同半导体工艺节点的小芯片或具有不同操作电压的小芯片连接到所述有源基部管芯。
46.根据权利要求41所述的方法，其中将所述多个小芯片中的每一个的所述原生芯侧导体连接到所述有源基部管芯的所述原生互连件选自由以下构成的组：直接键合互连(DBI)金属化层、混合互连、铜与铜扩散键合、与导电纳米管形成连接以及金属与金属电接触。
47.根据权利要求46所述的方法，其中所述原生互连件包括大约1um(微米)或更小的数据路径长度。
48.根据权利要求41所述的方法，还包括将小芯片连接到所述有源基部管芯，所述小芯片仅由芯侧互连件制造并且缺乏工业标准接口。
49.根据权利要求41所述的方法，还包括针对给定操作、处理步骤或数据传输，在所述有源基部管芯中的多个功能块之间协商优先级，以经由所述原生互连件与所述多个小芯片通信。
50.根据权利要求41所述的方法，还包括在所述多个小芯片之间共享所述有源基部管芯的资源，其中所述共享选自由以下构成的组：在连接到所述有源基部的所述多个小芯片之间共享所述有源基部管芯中的处理资源，在连接到所述有源基部管芯的所述多个小芯片之间共享所述有源基部管芯中的存储器资源，以及在连接到所述有源基部管芯的所述多个小芯片之间的时间借用。
51.根据权利要求41所述的方法，还包括将一个或多个状态元件添加到所述有源基部管芯，以用于经由所述有源基部管芯在所述有源基部管芯的功能块与所述多个小芯片之间传送所述原生信号。
52.根据权利要求41所述的方法，还包括调节所述有源基部管芯中的电压，以将来自不同半导体工艺节点或不同操作电压的小芯片适配于所述有源基部管芯。
53.根据权利要求41所述的方法，还包括利用所述小芯片中的一个上的状态元件在所述有源基部管芯中执行驱动。
54.根据权利要求41所述的方法，还包括将时钟信号和两倍数据速率(DDR)数据传输协议或四倍数据速率(QDR)数据传输协议结合在所述有源基部管芯中。
55.根据权利要求41所述的方法，还包括在所述有源基部管芯中添加中继器单元，以用于超过长度阈值的数据路由。
56.一种压缩集成电路的方法，包括：
确定原生导体在体现所述集成电路的功能块的管芯或小芯片上的放置，所述原生导体包括芯级互连件；
将有源基部管芯耦接到所述放置处的所述原生导体；以及
将所述管芯或所述小芯片的原生信号以通信方式耦接到在所述放置处形成于所述有源基部管芯中的功能块。
57.根据权利要求56所述的方法，还包括将所述有源基部管芯内的所述原生信号路由到其他管芯或小芯片，所述管芯或小芯片经由所述其他管芯或小芯片的相应芯级互连件与所述有源基部管芯接触。
58.根据权利要求56所述的方法，还包括经由所述多个小芯片的相应多个不同互连件类型以通信方式将多个小芯片耦接到所述有源基部管芯。
59.根据权利要求56所述的方法，还包括：在所述有源基部管芯中包括至少一个稳压器，或者对部件进行欠驱动，或者对部件进行过驱动，以使具有不同工作电压电平的小芯片适应于所述有源基部管芯。
60.根据权利要求56所述的方法，还包括利用所述小芯片或所述有源基部管芯中的状态元件驱动所述有源基部管芯中的所述原生信号。
61.一种折叠集成电路的布图规划以减小所述集成电路尺寸的方法，包括：
将所述集成电路的至少一些块划分为相应的小芯片；
将所述集成电路的剩余块和服务划分到有源基部管芯的位置；以及
将所述小芯片的原生导体以通信方式耦接到所述有源基部管芯，以减小所述小芯片之间的布图规划距离或缩短布图规划数据路径。
62.根据权利要求61所述的方法，其中将所述集成电路的2D布图规划折叠到所述集成电路的3D布图规划中，以消除在中间第三块周围的第一块与第二块之间路由数据路径。
63.一种在集成电路中对接块的方法，包括：
将计算函数划分成单独的小芯片或获得每个体现特定计算函数或IP块的商业小芯片；
确定每个小芯片上的原生导体的放置；
将所述小芯片的所述原生导体直接连接到有源基部管芯的功能块，同时避免标准接口；以及
将每个小芯片的原生信号以通信方式耦接到在所述相应放置处形成于所述有源基部管芯中的至少一个功能块。
64.根据权利要求63所述的方法，还包括经由其他小芯片的相应原生导体将所述原生信号路由至接触所述有源基部管芯的其他小芯片，同时避免标准接口。
65.一种微电子系统，包括：
基部管芯；
小芯片；
连接件，所述连接件位于所述小芯片的原生芯侧导体与所述小芯片上的所述原生芯侧导体的放置处的所述基部管芯之间；和
至少一个功能块，所述至少一个功能块在所述基部管芯上，以接收来自所述小芯片的原生信号并执行与所述小芯片的双向通信。
66.根据权利要求65所述的微电子系统，还包括多个小芯片，所述多个小芯片在每个小芯片的相应的原生芯侧导体处连接到所述基部管芯；并且
其中所述小芯片来自不同的半导体工艺节点或具有不同的操作电压。
67.根据权利要求65所述的微电子系统，其中所述小芯片的所述原生芯侧导体与所述基部管芯之间的所述连接选自由以下构成的组：直接键合互连(DBI)金属化层、混合互连、铜与铜扩散键合、与导电纳米管形成连接以及金属与金属电接触。
68.根据权利要求65所述的微电子系统，其中所述连接包括长度为大约1um(微米)的数据路径。
69.根据权利要求68所述的微电子系统，其中所述连接将所述小芯片的原生芯侧信号从所述小芯片传输到所述基部管芯。
70.根据权利要求65所述的微电子系统，还包括多个小芯片，所述多个小芯片在每个小芯片的相应的原生芯侧导体处连接到所述基部管芯；
所述基部管芯的多个功能块；并且
其中所述基部管芯的所述多个功能块中的每一个能够与附接到所述基部管芯的所述多个小芯片中的每一个通信。
71.根据权利要求70所述的微电子系统，其中所述基部管芯的所述多个功能块对用于与所述多个小芯片中的一个或多个通信的优先级进行协商。
72.根据权利要求70所述的微电子系统，其中所述多个小芯片在所述多个小芯片之间共享所述基部管芯的资源，其中所述共享选自由以下构成的组：在连接到所述基部管芯的所述多个小芯片之间共享所述基部管芯中的处理资源，在连接到所述基部管芯的所述多个小芯片之间共享所述有源基部管芯中的存储器资源，以及在连接到所述基部管芯的所述多个小芯片之间的时间借用。
73.根据权利要求70所述的微电子系统，还包括所述基部管芯中的一个或多个状态元件，以用于经由所述基部管芯在所述基部管芯的功能块与所述多个小芯片之间传送所述原生信号。
74.根据权利要求70所述的微电子系统，还包括所述基部管芯中的稳压器，以将来自不同半导体工艺节点或不同操作电压的小芯片适配于所述基部管芯。
75.根据权利要求70所述的微电子系统，还包括与所述基部管芯相关联的时钟，以在所述基部管芯中的每个时钟周期生成用于双倍数据速率(DDR)数据传输或四倍数据速率(QDR)数据传输的时钟信号。
76.根据权利要求70所述的微电子系统，还包括所述基部管芯中的中继器单元，以用于超过长度阈值的数据路由。
77.根据权利要求70所述的微电子系统，其中所述多个小芯片包括神经网络的至少一个场或小处理元件的阵列。
78.根据权利要求70所述的微电子系统，还包括ASIC、ASSP或FPGA集成电路架构。
79.根据权利要求70所述的微电子系统，其中所述多个小芯片中的至少一个包括具有多个独立功能元件和多个端口的管芯，所述多个端口中的每一个与所述基部管芯的多个功能元件通信。
80.根据权利要求79所述的微电子系统，还包括所述多个独立功能之间的通信路径。
81.根据权利要求79所述的微电子系统，其中具有多个独立功能元件的所述多个小芯片中的所述至少一个还包括具有两个或多个能够独立寻址的存储器块的存储器器件。
82.一种微电子系统，包括：
基部部件，所述基部部件包括第一微电子器件，所述第一微电子器件包括用于执行与微电子系统相关联的第一函数的第一IP芯，所述基部部件具有多个信号线和触点，所述触点具有小于所述信号线的所述节距50倍的节距；和
一个或多个第二微电子器件，所述一个或多个第二微电子器件直接键合到所述第一微电子器件并且与所述第一微电子器件电对接，所述一个或多个第二微电子器件包括用于执行与微电子系统相关联的至少一个第二函数的第二IP芯，所述第二函数不同于所述第一函数，所述一个或多个第二微电子部件具有多个信号线和触点，所述触点具有小于所述信号线的所述节距50倍的节距。
83.根据权利要求82所述的微电子系统，其中所述第一IP芯形成于处理节点中，所述处理节点不同于用于形成所述第二IP芯的所述处理节点。
84.根据权利要求82所述的微电子系统，其中所述第一微电子部件和所述第二微电子部件的所述触点具有小于所述第一微电子部件和所述第二微电子部件的所述信号线的所述节距20倍的节距。
85.根据权利要求82所述的微电子系统，其中所述第一微电子部件和所述第二微电子部件的所述触点具有小于所述第一微电子部件和所述第二微电子部件的所述信号线的所述节距10倍的节距。
86.一种用于形成微电子系统的方法，包括：
提供执行与所述微电子系统相关联的第一函数的第一半导体管芯，所述第一半导体管芯具有多个信号线和触点，所述触点具有小于所述信号线的所述节距112倍的节距；
提供执行与所述微电子系统相关联的第二函数的第二半导体管芯电路，所述第二半导体管芯具有多个信号线和触点，所述触点具有小于所述信号线的所述节距112倍的节距；
将所述第一半导体管芯的所述触点与来自所述第二半导体管芯的所述触点对准；
将所述第一管芯的表面键合到所述第二管芯的表面；以及
将所述第一半导体管芯的所述触点电连接到所述第二半导体管芯的触点。
87.根据权利要求86所述的用于形成所述微电子系统的方法，其中所述第一微电子管芯和所述第二微电子管芯的所述触点具有小于所述第一微电子管芯和所述第二微电子管芯的所述信号线的所述节距20倍的节距。
88.根据权利要求86所述的用于形成所述微电子系统的方法，其中所述第一微电子管芯和所述第二微电子管芯的所述触点具有小于所述第一微电子管芯和所述第二微电子管芯的所述信号线的所述节距10倍的节距。
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