JP2024505396A

JP2024505396A - システムオンチップアーキテクチャ、インターポーザー、ｆｐｇａ及び設計方法

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Publication number: JP2024505396A
Application number: JP2023541714A
Authority: JP
Inventors: マルクス，バンサン; デュプレ，ヨアン
Original assignee: マンタ
Priority date: 2021-01-08
Filing date: 2022-01-06
Publication date: 2024-02-06
Also published as: WO2022149080A1; US20220222408A1; EP4115299A1; US20230342327A1; KR20230125324A; CN115398412A

Abstract

専用チップレットでアナログ及び混合信号のみに対処する必要があるように、インターポーザー／シャーシ動作、例えばネットワークオンチップ通信プロトコル、状態機械、インターフェース若しくはデータ変換、デジタルインターフェース動作、データフィルタリング動作、データフィルタリング動作など、又は必要に応じて任意の他のデジタル動作を柔軟に実施するために使用され得る、能動インターポーザー／シャーシがＦＰＧＡ／ｅＦＰＧＡを組み込むシステムオンチップデバイス。

Description

本発明は、システムオンチップアーキテクチャ、特にチップレットベースのアーキテクチャに関する。

現代の電子システムは、従来、同様のデバイス及び補助デバイスに関連して可能な全ての所望の機能を実施する単一の半導体基板上のモノリシック集積回路、即ち完全な電子回路の周りに構造化される。

図１は、従来のように構造化された電子システムを示す。図１に示すように、ハウジング１１０に単一のシリコン基板１００が提供される。動作ブロック１０１、１０２、１０３、１０４を形成する集積回路は、当業者によく知られている技法によって基板上に形成される。これらのブロックは、必要に応じて個別の動作（中央処理装置、図形処理装置、メモリ、カスタム論理又は任意の他の機能）を実行することができ、典型的には統合されたハードワイヤードデータバス、電源ラインなど（図示せず）に相互接続される。

多くの現代のデバイス、例えばコンピュータプロセッサ、信号プロセッサ、復号器などの複雑さの増大は、数百万個のゲートを単一の基板上で組み合わせて、単一の特定の目的のために大きい複雑なデバイスを作成することを意味する。最近、代替の手法は、いずれのモジュラー「チップレット」を定義するかに従って発展しており、各チップレットは、より大きいより複雑なチップを形成するために、ＩＰブロックに関して定義される他の同様のチップレットと協働するように特別に設計されている集積回路ブロックである。次に、標準ライブラリーからの異なるチップレットを組み合わせて所望の効果を達成することにより、システムオンチップデバイスが開発され得る。

図２ａは、第１の例におけるチップレットベースのシステムオンチップデバイスを示す。図２ａに示すように、ハウジング２００に複数のシリコン基板２０１、２０２、２０３、１０４が提供される。各基板２０１、２０２、２０３、２０４は、必要に応じて個別の動作（中央処理装置、図形処理装置、メモリ、カスタム論理又は任意の他の機能）を実行することができる集積回路を組み込み、典型的には統合されたハードワイヤードデータバス、電源ラインなどに相互接続される。

特定のシステムオンチップ設計をこの基準で開発する場合、能動インターポーザーとして知られている追加の回路は、典型的には、システムオンチップデバイスの更なる構成要素として提供される。能動インターポーザーの機能は、必要に応じて、クロック生成、チップレットのための分配又は管理、電力管理、チップレット間の通信の経路設定及び他の調整機能を含み得る。

従って、図２ａは、必要に応じてこれらの機能を提供する、チップレット２０１、２０２、２０３、２０４と通信する能動インターポーザー２２０ａを更に示す。

図２ｂは、第２の例におけるチップレットベースのシステムオンチップデバイスを示す。図２ｂに示すように、ハウジング２１０に複数のチップレット２０１、２０２、２０３、１０４が提供される。各チップレット２０１、２０２、２０３、２０４は、必要に応じて個別の動作（中央処理装置、図形処理装置、メモリ、カスタム論理又は任意の他の機能）を実行することができる集積回路を組み込み、典型的には図２ａと同じ方法で統合されたハードワイヤードデータバス、電源ラインなどに相互接続される。

一方、図２ｂは、必要に応じてこれらの機能を提供する、チップレット２０１、２０２、２０３、２０４と通信する、三次元システムにおける能動インターポーザー又はシャーシ２２０ｂの別の可能な実装形態を更に示す。図２ｂに示すように、能動インターポーザー２２０ｂは、基板２０１、２０２、２０３、２０４の下（又は上）に位置する分離した層として提供される。

能動インターポーザー機能を実施するための改良された機構を提供することが望ましい。

第１の態様における本発明によれば、指定された機能を実行するように適合された分割システムオンチップデバイスであって、チップレットの事前定義されたライブラリーからの複数のチップレットであって、それぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有する、複数のチップレットと、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーとを含む分割システムオンチップデバイスにおいて、前記能動インターポーザーは、ＦＰＧＡを含むことを特徴とする分割システムオンチップデバイスが提供される。

第２の態様における本発明によれば、指定された機能を実行するように適合された分割システムオンチップで使用するための能動インターポーザーデバイスであって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、ぞれぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザーは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、能動インターポーザーデバイスにおいて、ＦＰＧＡを含むことを特徴とする能動インターポーザーデバイスが提供される。

第３の態様における本発明によれば、指定された機能を実行するように適合された分割システムオンチップにおける能動インターポーザーで使用するためのＦＰＧＡデバイスであって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、それぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザーは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、ＦＰＧＡデバイスが提供される。

第１、第２又は第３の態様の発展形態において、ＦＰＧＡは、相互運用性機能以外の前記デバイスのデジタル機能を実行するように構成される。

第１、第２又は第３の態様の発展形態において、ＦＰＧＡは、前記相互運用性機能の少なくとも一部を実行するように構成される。

第１、第２又は第３の態様の発展形態において、相互運用性機能は、ネットワークオンチップを含む。

第１、第２又は第３の態様の発展形態において、相互運用性機能は、通信プロトコル、状態機械、インターフェース又はデータ変換の１つ又は複数を含む。

第１、第２又は第３の態様の発展形態において、相互運用性機能は、データ変換動作を含む。

第１、第２又は第３の態様の発展形態において、相互運用性機能は、デジタルインターフェース動作を含む。

第１、第２又は第３の態様の発展形態において、相互運用性機能は、データフィルタリング動作を含む。

第１、第２又は第３の態様の発展形態において、ＦＰＧＡは、ＦＰＧＡのプログラミングビットストリームを記憶するように結合される不揮発性メモリを更に含む。

第４の態様における本発明によれば、指定された機能を実行するように分割システムオンチップデバイスを設計する方法であって、チップレットの事前定義されたライブラリーからの複数のチップレットを選択するステップであって、それぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有する、ステップ、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーを定義するステップを含み、能動インターポーザーを定義する前記ステップは、相互運用性機能の少なくとも一部を実行するようにＦＰＧＡを構成することを含む、方法が提供される。

第４の態様における本発明によれば、コンピュータによって実行されると、上述の方法のステップをコンピュータに行わせる命令を含むコンピュータ可読媒体が提供される。

第５の態様における本発明によれば、指定された機能を実行するように適合された分割システムオンチップにおける能動インターポーザー／シャーシで使用するためのＦＰＧＡデバイスを定義するデータ構造であって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、それぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザー／シャーシは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、データ構造が提供される。

ここで、本発明の上述の利点及び他の利点について添付図面を参照して説明する。

従来のように構造化された電子システムを示す。第１の例におけるチップレットベースのシステムオンチップデバイスの例を示す。第２の例におけるチップレットベースのシステムオンチップデバイスを示す。従来技術で知られているようなＦＰＧＡシステムの例を概略的に示す。従来技術で知られているようなＦＰＧＡシステムの要素の更なる詳細を示す。実施形態による分割システムオンチップデバイスを示す。実施形態による分割システムオンチップデバイスを示す。

ＦＰＧＡは、一種のプログラマブル論理デバイスである。ＦＰＧＡは、一般的に、標準プログラマブル論理ブロックに基づいており、複数のＦＰＧＡは、一緒に配置されて様々な機能を実施する。

図３は、従来技術で知られているようなＦＰＧＡシステムの例を概略的に示す。

図３に示すように、ＦＰＧＡチップ３０は、例えば、上述のような複数の論理ブロック３１を含む。チップは、複数の入出力ポート３２を更に含む。複数のトラック３４は、これらの論理ブロック３１及び入出力ポート３２を接続する。これらのトラックの接合点において、スイッチボックスとも呼ばれる複数のプログラマブル経路設定領域３３が提供される。これらのプログラマブル経路設定領域において、各スイッチに接続されたビットセルメモリに記憶された論理値の制御下で交差トラックの任意の対を選択的に接続することができるスイッチが提供される。ビットセルメモリ値を不揮発性メモリからシステム起動時に設定する。従って、必要に応じて、値をスイッチメモリに設定することにより、任意の論理ブロックの任意の接続部を任意の他の論理ブロックの接続部又は任意の入出力ポート３２に結合することができる。同様に、任意の１つの入出力ポートを任意の他の入出力ポートに接続し得る。従って、各論理ブロックの動作を定義するようにメモリユニットを適切に構成し、論理ブロック間の適切な接続を確立するようにスイッチメモリ３３を構成することにより、任意の所望の機能を実施することができる。

図４は、従来技術で知られているようなＦＰＧＡシステムの要素の更なる詳細を示す。

図４に示す要素は、図２に関して上述の機能の一部の部分的実装形態の典型的な例を構成する。

図４に示すように、第１のルックアップテーブル（ＬＵＴ）４１、第２のルックアップテーブル（ＬＵＴ）４２及び複数の更なるＬＵＴ（図示せず）が提供される。従って、実際のＦＰＧＡ実装形態では、各論理ブロックは、一般的に、２つ以上のＬＵＴを含むが、各ＬＵＴは、図１に記載のような論理ブロック１１及び場合により異なるタイプの論理ブロックを特徴的な機能で定義することができるように論理ブロックの機能を拡張又は強化する他の回路に対応する。第１のＬＵＴ４１は、７つ、２つの入力マルチプレクサー４１１、４１２、４１３、４１４、４１５、４１６、４１７をそれぞれ含む。第２のＬＵＴ及び更なるＬＵＴは、同様に構成される。８つの入力マルチプレクサーを構成し、入力マルチプレクサーの出力がＬＵＴの出力を構成するように、これらのマルチプレクサーを３行のカスケード方法で配置する。各カスケード配置におけるマルチプレクサー（４１１、４１３、４１５及び４１７）の第１行は、合計８つの入力を有する。これらの８つの入力は、第１のＬＵＴ４１のプログラミング入力を構成する。各行の選択入力を連動させて、ＬＵＴの３つのデータ入力を構成する。第１のＬＵＴのデータ入力及びデータ出力をトラック４５０１、４５０２のセットに接続する。それに対応して、第２のＬＵＴ及び更なるＬＵＴの入力及び出力を更なるトラック（図示せず）のネットワークに接続する。従来、このように３つのデータ入力を有するＬＵＴは、「ＬＵＴ３」と呼ばれる。これは、一般的に、ＬＵＴサイズと呼ばれ、特定の動作を実施するのに必要な各サイズのＬＵＴの数は、その動作を実施するようにＦＰＧＡを設計する際の基本的要素である。第１のＬＵＴ２１の８つのプログラミング入力の各々を各ビットセルメモリ４５１、４５２、４５３、４５４、４５５、４５６、４５７、４５８に接続する。対応するビットセルは、第２のＬＵＴ２２及びシステム（図示せず）に提供された他のＬＵＴの構成入力を与える。動作中、これらのビットセルメモリ４５１、４５２、４５３、４５４、４５５、４５６、４５７、４５８は、各ＬＵＴの８つのプログラミング入力の各々に一定の所定の論理値を与える。各ビットセルメモリの内容は、ＬＵＴ４１７の各構成入力に接続されたビット線及び更にラッチの値を設定することができる各データ線に対して、ラッチにおけるインバーターの１つのインバーターの出力上の値の選択的出力を可能にするために提供された、各ワード線によって切り換えられるトランジスタスイッチで、２つのインバーター（各々が他方の出力を受信する）から構成されるラッチを含むように概略的に示されている。各ビットセルメモリ４５１、４５２、４５３、４５４、４５５、４５６、４５７、４５８のビット線を選択バス４３に接続し、各ビットセルメモリ４５１、４５２、４５３、４５４、４５５、４５６、４５７、４５８のワード線をデータバス４４に接続する。回路に対する開始段階中、各ビットセルメモリ４５１、４５２、４５３、４５４、４５５、４５６、４５７、４５８をアドレス指定し、次に所望の値をそのラッチに設定する。従って、３つのデータ入力上の任意の２進値に応じたＬＵＴの論理的挙動を必要に応じて定義することができる。これは、ＦＰＧＡ技術の根本的な基本概念である。しかし、２つのＬＵＴ３を含む単一の論理ブロックが実施することができる機能は、制限されるが、上述のような複数の適切に構成されたＬＵＴを相互接続することにより、任意の組み合わせ機能を実施し得ることが理解される。この相互接続は、データチャネル４５０１、４５０２及び他のＬＵＴからのデータを搬送する更なるチャネル（図示せず）のプログラマブル相互接続によって達成される。図示のように、チャネル４５０１、４５０２を垂直に配置する一方、チャネル２５０１、２５０２と交差する更なるチャネル４５０３を提供する。チャネル４５０１及び４５０３の各線の交差点にプログラマブル切り換えユニット４６を提供する。２本の線の交差点が切り換えユニットで合計４つの接続部を構成することを考えると、切り換えユニットは、これらの４つの接続部の任意の２つの接続部間の接続を開閉するように配置された６つのトランジスタスイッチを含む。これらのトランジスタスイッチの各々は、各ビットセルメモリ４６１、４６２、４６３、４６４、４６５、４６６から受信された値によって開閉されるように設定される。更に、対応するビットセルメモリを有するこのようなプログラマブル切り換えユニットを複数又は全部のトラック交差点（図示せず）に提供する。図示のようなこれらのビットセルメモリ４６１、４６２、４６３、４６４、４６５、４６６は、ビットセルメモリ４５１、４５２、４５３、４５４、４５５、４５６、４５７、４５８と同一であり、同じ選択バス４３及びデータバス４４に接続され、その結果、回路に対する開始段階中、ＬＵＴビットセルメモリ及びスイッチビットセルメモリの両方をアドレス指定し得、次に所望の値をそのラッチに設定する。その結果、各ＬＵＴの挙動及び任意の他のＬＵＴへの接続部を必要に応じて構成し得る。

国際公開第２０１２／１２３２４３Ａ１号パンプレット、米国特許第７４６３０５６Ｂ１号明細書、米国特許出願公開第６０２１５１３Ａ号明細書、米国特許出願公開第５４３２４４１Ａ号明細書、米国特許第８０９１００１Ｂ２号明細書、米国特許出願公開第５６７５５８９Ａ号明細書及び米国特許出願公開第５０２７３５５Ａ号明細書は、上述の特定の態様を記載している。

ｈｔｔｐｓ：／／ｗｗｗ．ｅｃｅ．ｕｂｃ．ｃａ／～ｌｅｍｉｅｕｘ／ｐｕｂｌｉｃａｔｉｏｎｓ／ａｋｅｎｏｖａ－ｍａｓｃ２００５．ｐｄｆから入手できるＶｉｃｔｏｒＯｌｕｂｕｎｍｉＡｋｅｎ’Ｏｖａｃｈａｐｔｅｒ３．２２による「ＢｒｉｄｇｉｎｇｔｈｅＧａｐｂｅｔｗｅｅｎＳｏｆｔａｎｄＨａｒｄｅＦＰＧＡＤｅｓｉｇｎ」という名称の記事が提供されている。

当業者は、必要に応じて態様が採用され得る多くの他のＦＰＧＡアーキテクチャが知られていることを理解する。

更に、本明細書に記載の原理は、ｅＦＰＧＡ又は「埋め込みＦＰＧＡ」にも当てはまることに留意されたい。ｅＦＰＧＡは、個別のＦＰＧＡデバイスと同じ動作原理を実施するが、例えばシステムオンチップ又は特定用途向け集積回路の形態をとるより大きいデバイスに設計状態で組み込まれ得る、「ＩＰ」と呼ばれることが多いそのような機能のデジタル定義の形態をとる。そのようなものとして、本発明の実施形態は、このようなデジタル定義の形態をとり得る。そのようなものとして、本明細書に提示のようなＦＰＧＡデバイスを定義するデータ構造が提供される。

図５は、実施形態による分割システムオンチップデバイスを示す。

図５に示すように、単一のチップキャリアパッケージに各機能を提供する複数の個別の集積回路（チップレット）を含む分割システムオンチップデバイス５００が提供され、前記デバイスは、一般的に、上述のような機能を実行する能動インターポーザー５２０を更に含み、能動インターポーザー５２０が、例えば、図３及び図４を参照して記載のようなＦＰＧＡ／ＥＦＰＧＡ回路５２１を更に統合することを特徴とする。インターポーザーは、例えば、図２ａ又は図２ｂの要素２２０ａ又は２２０ｂに関して上述したように、任意の物理的構成をとり得ることに留意されたい。特に、インターポーザーは、図２ｂに関して記載のように、チップレットの下（又は上）の「シャーシ」構成及び場合によりチップレットに物理的支持を提供する「シャーシ」構成で提供され得るか、又は図２ａに関して記載のようにチップレットの隣に提供され得る。

そのようなものとして、指定された機能を実行するように適合された分割システムオンチップデバイスであって、チップレットの事前定義されたライブラリーからの複数のチップレットであって、それぞれのチップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有する、複数のチップレットと、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーとを含む分割システムオンチップデバイスにおいて、前記能動インターポーザーは、ＦＰＧＡ／ｅＦＰＧＡを含むことを特徴とする分割システムオンチップデバイスが提供される。

ＦＰＧＡ／ｅＦＰＧＡ回路５２１を能動インターポーザー５２０に組み込むことにより、能動インターポーザーの柔軟性を大幅に増大させ、ＦＰＧＡ／ｅＦＰＧＡ機能を使用して能動インターポーザー機能自体を定義し得、即ち、例えばより詳細に後述される機能などを含む、チップレットの相互運用性を支援する相互運用性機能を提供する。例えば、ＦＰＧＡ／ｅＦＰＧＡ回路は、チップレット２０１、２０２、２０３、２０４間の通信を可能にする際に能動インターポーザーの役割を直接支援及び実施するために、タイミング又は信号変換機能を提供するようにプログラムされ得る。更に、専用チップレットで別の方法において実施され得る論理又は他のデジタル動作を、例えば専用チップレット２０１、２０２、２０３、２０４で実行されるアナログ及び混合信号動作をそのままにして、能動インターポーザー５２０で直接実施し得る。

従って、能動インターポーザー５２０は、統合ＦＰＧＡ／ｅＦＰＧＡ５２１の適切な構成により、チップレット間の相互接続のためのバスを提供する再構成可能なネットワークオンチップの基礎を提供し得る。

能動インターポーザー５２０は、例えば、統合ＦＰＧＡ／ｅＦＰＧＡ５２１の適切な構成により、通信プロトコル、状態機械、インターフェース、データ変換などを実施するための構成可能論理の基礎を提供し得る。

能動インターポーザー５２０は、例えば、統合ＦＰＧＡ／ｅＦＰＧＡ５２１の適切な構成により、データ変換動作を実施するための構成可能論理の基礎を提供し得る。

能動インターポーザー５２０は、例えば、統合ＦＰＧＡ／ｅＦＰＧＡ５２１の適切な構成により、オン又はオフチップデジタルインターフェース動作を実施するための構成可能論理の基礎を提供し得る。

能動インターポーザー５２０は、例えば、統合ＦＰＧＡ／ｅＦＰＧＡ５２１の適切な構成により、イン又はオフチップデータフィルタリング動作を実施するための構成可能論理の基礎を提供し得る。

当業者は、能動インターポーザーが、統合ＦＰＧＡ／ｅＦＰＧＡ５２１の適切な構成により、組み合わせにおけるあらゆるこれらの相互運用性機能若しくは他の動作及び又は他の動作を実施し得ることを理解する。

そのようなものとして、指定された機能を実行するように適合された分割システムオンチップで使用するための能動インターポーザーデバイスであって、分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、各チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有し、能動インターポーザーは、前記指定された機能を考慮してチップレット間の相互運用性機能を提供する、能動インターポーザーデバイスにおいて、ＦＰＧＡ／ｅＦＰＧＡを含むことを特徴とする能動インターポーザーデバイスが提供される。

そのようなものとして、指定された機能を実行するように適合された分割システムオンチップにおける能動インターポーザーで使用するためのＦＰＧＡ／ｅＦＰＧＡデバイスであって、分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、各チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザーは、指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、ＦＰＧＡ／ｅＦＰＧＡデバイスが提供される。

上述のようなＦＰＧＡは、例えば、このようなシステムオンチップ又はＡＳＩＣの設計に組み込まれる、本明細書に記載のようなＦＰＧＡ（「ＩＰ」）のデジタル定義の統合によってもたらされるより大きいシステムオンチップ又はＡＳＩＣの一部を構成し得ることが理解される。

図６は、実施形態による分割システムオンチップデバイスを示す。

図６に示すように、単一のチップキャリアパッケージに各機能を提供する複数の個別の集積回路を含む分割システムオンチップデバイス５００が提供され、前記デバイスは、一般的に、上述のような機能を実行する能動インターポーザー６２０を更に含み、能動インターポーザー６２０が、例えば、図３及び図４を参照して記載のようなＦＰＧＡ／ｅＦＰＧＡ回路６２１を更に統合することを特徴とする。図示のように、図６のシステムは、例えば、図２又は図３を参照して記載のように、ＦＰＧＡ／ｅＦＰＧＡのプログラミングビットストリームを記憶するようにインターポーザー内のｅＦＰＧＡ／ｅＦＰＧＡＩＰに結合され得るメモリ６２２（例えば、不揮発性メモリ）を更に含む。

従って、能動インターポーザーに統合するためのＦＰＧＡ／ｅＦＰＧＡが更に提供され、ＦＰＧＡ／ｅＦＰＧＡは、上述の動作のいずれかを実施するように構成される。

従って、上述のようなＦＰＧＡ／ｅＦＰＧＡを組み込み、上述の動作のいずれかを実施するように構成される能動インターポーザーが更に提供される。

上述のように、例えば図４又は図５を参照して上述したようなＦＰＧＡ／ｅＦＰＧＡを含む能動インターポーザーを組み込む分割システムオンチップデバイス、例えば図４若しくは図５を参照して上述したようなＦＰＧＡ／ｅＦＰＧＡを含む能動インターポーザー又は例えば図４若しくは図５を参照して上述したようなＦＰＧＡ／ｅＦＰＧＡを、集積回路「ＩＰ」、即ち工場なしの製造工程によるその構造のデジタル定義として定義し得る。

そのようなものとして、例えば、図４又は図５を参照して上述したようなＦＰＧＡ／ｅＦＰＧＡを含む能動インターポーザーを組み込む分割システムオンチップデバイスを定義するデータ構造が提供される。同様に、例えば、図４又は図５を参照して上述したようなＦＰＧＡ／ｅＦＰＧＡを含む能動インターポーザーを定義するデータ構造が提供される。更に、例えば、図４又は図５を参照して上述したようなＦＰＧＡ／ｅＦＰＧＡを定義するデータ構造が提供される。

更に、上述のようなデータ構造を含むコンピュータ可読媒体が提供される。

更に、コンピュータプログラムがコンピュータによって実行されると、例えば図４又は図５を参照して上述したようなＦＰＧＡ／ｅＦＰＧＡを含む能動インターポーザーを組み込む分割システムオンチップデバイスを形成する半導体製造工場の動作をコンピュータに制御させる命令を含むコンピュータプログラムが提供される。同様に、コンピュータプログラムがコンピュータによって実行されると、例えば図４又は図５を参照して上述したようなＦＰＧＡ／ｅＦＰＧＡを含む能動インターポーザーを形成する半導体製造工場の動作をコンピュータに制御させる命令を含むコンピュータプログラムが提供される。更に、コンピュータプログラムがコンピュータによって実行されると、例えば図４又は図５を参照して上述したようなＦＰＧＡ／ｅＦＰＧＡを形成する半導体製造工場の動作をコンピュータに制御させる命令を含むコンピュータプログラムが提供される。

更に、コンピュータによって実行されると、上述の段落に記載のようなデバイスを形成する半導体製造工場の動作をコンピュータに制御させる命令を含むコンピュータ可読媒体が提供される。

更なる実施形態によれば、指定された機能を実行するように分割システムオンチップデバイスを設計する方法であって、チップレットの事前定義されたライブラリーからの複数のチップレットを選択するステップであって、それぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有する、ステップ、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーを定義するステップを含み、能動インターポーザーを定義する前記ステップは、相互運用性機能の少なくとも一部を実行するようにＦＰＧＡ／ｅＦＰＧＡを構成することを含む、方法が提供される。相互運用性機能は、上述の機能の一部又は全部を含み得る。

更に、コンピュータによって実行されると、上述の方法のステップをコンピュータに行わせる命令を含むコンピュータ可読媒体が提供される。

従って、専用チップレットでアナログ及び混合信号のみに対処する必要があるように、インターポーザー動作、例えばネットワークオンチップ通信プロトコル、状態機械、インターフェース若しくはデータ変換、デジタルインターフェース動作、データフィルタリング動作、データフィルタリング動作など、又は必要に応じて任意の他のデジタル動作を柔軟に実施するために使用され得る、能動インターポーザーがＦＰＧＡ／ｅＦＰＧＡを組み込むシステムオンチップデバイスが提供される。

本開示の主題は、様々な処理、システム及び構成の全ての新規及び非自明な組み合わせ及び部分組み合わせ並びに本明細書に開示される他の特徴、機能、動作及び／又は特性並びにあらゆる均等物を含む。

Claims

指定された機能を実行するように適合された分割システムオンチップデバイスであって、チップレットの事前定義されたライブラリーからの複数のチップレットであって、それぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有する、複数のチップレットと、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーとを含む分割システムオンチップデバイスにおいて、前記能動インターポーザーは、ＦＰＧＡを含むことを特徴とする分割システムオンチップデバイス。
指定された機能を実行するように適合された分割システムオンチップで使用するための能動インターポーザーデバイスであって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、それぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザーは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、能動インターポーザーデバイスにおいて、ＦＰＧＡを含むことを特徴とする能動インターポーザーデバイス。
指定された機能を実行するように適合された分割システムオンチップにおける能動インターポーザーで使用するためのＦＰＧＡデバイスであって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、それぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザーは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、ＦＰＧＡデバイス。
前記ＦＰＧＡは、相互運用性機能以外の前記デバイスのデジタル機能を実行するように構成される、請求項１～３のいずれか一項に記載のデバイス。
前記ＦＰＧＡは、前記相互運用性機能の少なくとも一部を実行するように構成される、請求項１～３のいずれか一項に記載のデバイス。
前記相互運用性機能は、ネットワークオンチップを含む、請求項１～３のいずれか一項に記載のデバイス。
前記相互運用性機能は、通信プロトコル、状態機械、インターフェース又はデータ変換の１つ又は複数を含む、請求項５又は６に記載のデバイス。
前記相互運用性機能は、データ変換動作を含む、請求項５～７のいずれか一項に記載のデバイス。
前記相互運用性機能は、デジタルインターフェース動作を含む、請求項５～８のいずれか一項に記載のデバイス。
前記相互運用性機能は、データフィルタリング動作を含む、請求項５～９のいずれか一項に記載のデバイス。
前記ＦＰＧＡは、前記ＦＰＧＡのプログラミングビットストリームを記憶するように結合される不揮発性メモリを更に含む、請求項１～１０のいずれか一項に記載のデバイス。
指定された機能を実行するように分割システムオンチップデバイスを設計する方法であって、チップレットの事前定義されたライブラリーからの複数のチップレットを選択するステップであって、それぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有する、ステップ、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーを定義するステップを含み、能動インターポーザーを定義する前記ステップは、相互運用性機能の少なくとも一部を実行するようにＦＰＧＡを構成することを含む、方法。
コンピュータによって実行されると、請求項１２に記載の方法の前記ステップを前記コンピュータに行わせる命令を含むコンピュータ可読媒体。
指定された機能を実行するように適合された分割システムオンチップにおける能動インターポーザー／シャーシで使用するためのＦＰＧＡデバイスを定義するデータ構造であって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、それぞれの前記チップレットは、１つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザー／シャーシは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、データ構造。