JP2024505396A - システムオンチップアーキテクチャ、インターポーザー、fpga及び設計方法 - Google Patents

システムオンチップアーキテクチャ、インターポーザー、fpga及び設計方法 Download PDF

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Abstract

専用チップレットでアナログ及び混合信号のみに対処する必要があるように、インターポーザー/シャーシ動作、例えばネットワークオンチップ通信プロトコル、状態機械、インターフェース若しくはデータ変換、デジタルインターフェース動作、データフィルタリング動作、データフィルタリング動作など、又は必要に応じて任意の他のデジタル動作を柔軟に実施するために使用され得る、能動インターポーザー/シャーシがFPGA/eFPGAを組み込むシステムオンチップデバイス。

Description

本発明は、システムオンチップアーキテクチャ、特にチップレットベースのアーキテクチャに関する。
現代の電子システムは、従来、同様のデバイス及び補助デバイスに関連して可能な全ての所望の機能を実施する単一の半導体基板上のモノリシック集積回路、即ち完全な電子回路の周りに構造化される。
図1は、従来のように構造化された電子システムを示す。図1に示すように、ハウジング110に単一のシリコン基板100が提供される。動作ブロック101、102、103、104を形成する集積回路は、当業者によく知られている技法によって基板上に形成される。これらのブロックは、必要に応じて個別の動作(中央処理装置、図形処理装置、メモリ、カスタム論理又は任意の他の機能)を実行することができ、典型的には統合されたハードワイヤードデータバス、電源ラインなど(図示せず)に相互接続される。
多くの現代のデバイス、例えばコンピュータプロセッサ、信号プロセッサ、復号器などの複雑さの増大は、数百万個のゲートを単一の基板上で組み合わせて、単一の特定の目的のために大きい複雑なデバイスを作成することを意味する。最近、代替の手法は、いずれのモジュラー「チップレット」を定義するかに従って発展しており、各チップレットは、より大きいより複雑なチップを形成するために、IPブロックに関して定義される他の同様のチップレットと協働するように特別に設計されている集積回路ブロックである。次に、標準ライブラリーからの異なるチップレットを組み合わせて所望の効果を達成することにより、システムオンチップデバイスが開発され得る。
図2aは、第1の例におけるチップレットベースのシステムオンチップデバイスを示す。図2aに示すように、ハウジング200に複数のシリコン基板201、202、203、104が提供される。各基板201、202、203、204は、必要に応じて個別の動作(中央処理装置、図形処理装置、メモリ、カスタム論理又は任意の他の機能)を実行することができる集積回路を組み込み、典型的には統合されたハードワイヤードデータバス、電源ラインなどに相互接続される。
特定のシステムオンチップ設計をこの基準で開発する場合、能動インターポーザーとして知られている追加の回路は、典型的には、システムオンチップデバイスの更なる構成要素として提供される。能動インターポーザーの機能は、必要に応じて、クロック生成、チップレットのための分配又は管理、電力管理、チップレット間の通信の経路設定及び他の調整機能を含み得る。
従って、図2aは、必要に応じてこれらの機能を提供する、チップレット201、202、203、204と通信する能動インターポーザー220aを更に示す。
図2bは、第2の例におけるチップレットベースのシステムオンチップデバイスを示す。図2bに示すように、ハウジング210に複数のチップレット201、202、203、104が提供される。各チップレット201、202、203、204は、必要に応じて個別の動作(中央処理装置、図形処理装置、メモリ、カスタム論理又は任意の他の機能)を実行することができる集積回路を組み込み、典型的には図2aと同じ方法で統合されたハードワイヤードデータバス、電源ラインなどに相互接続される。
一方、図2bは、必要に応じてこれらの機能を提供する、チップレット201、202、203、204と通信する、三次元システムにおける能動インターポーザー又はシャーシ220bの別の可能な実装形態を更に示す。図2bに示すように、能動インターポーザー220bは、基板201、202、203、204の下(又は上)に位置する分離した層として提供される。
能動インターポーザー機能を実施するための改良された機構を提供することが望ましい。
第1の態様における本発明によれば、指定された機能を実行するように適合された分割システムオンチップデバイスであって、チップレットの事前定義されたライブラリーからの複数のチップレットであって、それぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有する、複数のチップレットと、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーとを含む分割システムオンチップデバイスにおいて、前記能動インターポーザーは、FPGAを含むことを特徴とする分割システムオンチップデバイスが提供される。
第2の態様における本発明によれば、指定された機能を実行するように適合された分割システムオンチップで使用するための能動インターポーザーデバイスであって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、ぞれぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザーは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、能動インターポーザーデバイスにおいて、FPGAを含むことを特徴とする能動インターポーザーデバイスが提供される。
第3の態様における本発明によれば、指定された機能を実行するように適合された分割システムオンチップにおける能動インターポーザーで使用するためのFPGAデバイスであって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、それぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザーは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、FPGAデバイスが提供される。
第1、第2又は第3の態様の発展形態において、FPGAは、相互運用性機能以外の前記デバイスのデジタル機能を実行するように構成される。
第1、第2又は第3の態様の発展形態において、FPGAは、前記相互運用性機能の少なくとも一部を実行するように構成される。
第1、第2又は第3の態様の発展形態において、相互運用性機能は、ネットワークオンチップを含む。
第1、第2又は第3の態様の発展形態において、相互運用性機能は、通信プロトコル、状態機械、インターフェース又はデータ変換の1つ又は複数を含む。
第1、第2又は第3の態様の発展形態において、相互運用性機能は、データ変換動作を含む。
第1、第2又は第3の態様の発展形態において、相互運用性機能は、デジタルインターフェース動作を含む。
第1、第2又は第3の態様の発展形態において、相互運用性機能は、データフィルタリング動作を含む。
第1、第2又は第3の態様の発展形態において、FPGAは、FPGAのプログラミングビットストリームを記憶するように結合される不揮発性メモリを更に含む。
第4の態様における本発明によれば、指定された機能を実行するように分割システムオンチップデバイスを設計する方法であって、チップレットの事前定義されたライブラリーからの複数のチップレットを選択するステップであって、それぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有する、ステップ、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーを定義するステップを含み、能動インターポーザーを定義する前記ステップは、相互運用性機能の少なくとも一部を実行するようにFPGAを構成することを含む、方法が提供される。
第4の態様における本発明によれば、コンピュータによって実行されると、上述の方法のステップをコンピュータに行わせる命令を含むコンピュータ可読媒体が提供される。
第5の態様における本発明によれば、指定された機能を実行するように適合された分割システムオンチップにおける能動インターポーザー/シャーシで使用するためのFPGAデバイスを定義するデータ構造であって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、それぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザー/シャーシは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、データ構造が提供される。
ここで、本発明の上述の利点及び他の利点について添付図面を参照して説明する。
従来のように構造化された電子システムを示す。 第1の例におけるチップレットベースのシステムオンチップデバイスの例を示す。 第2の例におけるチップレットベースのシステムオンチップデバイスを示す。 従来技術で知られているようなFPGAシステムの例を概略的に示す。 従来技術で知られているようなFPGAシステムの要素の更なる詳細を示す。 実施形態による分割システムオンチップデバイスを示す。 実施形態による分割システムオンチップデバイスを示す。
FPGAは、一種のプログラマブル論理デバイスである。FPGAは、一般的に、標準プログラマブル論理ブロックに基づいており、複数のFPGAは、一緒に配置されて様々な機能を実施する。
図3は、従来技術で知られているようなFPGAシステムの例を概略的に示す。
図3に示すように、FPGAチップ30は、例えば、上述のような複数の論理ブロック31を含む。チップは、複数の入出力ポート32を更に含む。複数のトラック34は、これらの論理ブロック31及び入出力ポート32を接続する。これらのトラックの接合点において、スイッチボックスとも呼ばれる複数のプログラマブル経路設定領域33が提供される。これらのプログラマブル経路設定領域において、各スイッチに接続されたビットセルメモリに記憶された論理値の制御下で交差トラックの任意の対を選択的に接続することができるスイッチが提供される。ビットセルメモリ値を不揮発性メモリからシステム起動時に設定する。従って、必要に応じて、値をスイッチメモリに設定することにより、任意の論理ブロックの任意の接続部を任意の他の論理ブロックの接続部又は任意の入出力ポート32に結合することができる。同様に、任意の1つの入出力ポートを任意の他の入出力ポートに接続し得る。従って、各論理ブロックの動作を定義するようにメモリユニットを適切に構成し、論理ブロック間の適切な接続を確立するようにスイッチメモリ33を構成することにより、任意の所望の機能を実施することができる。
図4は、従来技術で知られているようなFPGAシステムの要素の更なる詳細を示す。
図4に示す要素は、図2に関して上述の機能の一部の部分的実装形態の典型的な例を構成する。
図4に示すように、第1のルックアップテーブル(LUT)41、第2のルックアップテーブル(LUT)42及び複数の更なるLUT(図示せず)が提供される。従って、実際のFPGA実装形態では、各論理ブロックは、一般的に、2つ以上のLUTを含むが、各LUTは、図1に記載のような論理ブロック11及び場合により異なるタイプの論理ブロックを特徴的な機能で定義することができるように論理ブロックの機能を拡張又は強化する他の回路に対応する。第1のLUT41は、7つ、2つの入力マルチプレクサー411、412、413、414、415、416、417をそれぞれ含む。第2のLUT及び更なるLUTは、同様に構成される。8つの入力マルチプレクサーを構成し、入力マルチプレクサーの出力がLUTの出力を構成するように、これらのマルチプレクサーを3行のカスケード方法で配置する。各カスケード配置におけるマルチプレクサー(411、413、415及び417)の第1行は、合計8つの入力を有する。これらの8つの入力は、第1のLUT41のプログラミング入力を構成する。各行の選択入力を連動させて、LUTの3つのデータ入力を構成する。第1のLUTのデータ入力及びデータ出力をトラック4501、4502のセットに接続する。それに対応して、第2のLUT及び更なるLUTの入力及び出力を更なるトラック(図示せず)のネットワークに接続する。従来、このように3つのデータ入力を有するLUTは、「LUT3」と呼ばれる。これは、一般的に、LUTサイズと呼ばれ、特定の動作を実施するのに必要な各サイズのLUTの数は、その動作を実施するようにFPGAを設計する際の基本的要素である。第1のLUT21の8つのプログラミング入力の各々を各ビットセルメモリ451、452、453、454、455、456、457、458に接続する。対応するビットセルは、第2のLUT22及びシステム(図示せず)に提供された他のLUTの構成入力を与える。動作中、これらのビットセルメモリ451、452、453、454、455、456、457、458は、各LUTの8つのプログラミング入力の各々に一定の所定の論理値を与える。各ビットセルメモリの内容は、LUT417の各構成入力に接続されたビット線及び更にラッチの値を設定することができる各データ線に対して、ラッチにおけるインバーターの1つのインバーターの出力上の値の選択的出力を可能にするために提供された、各ワード線によって切り換えられるトランジスタスイッチで、2つのインバーター(各々が他方の出力を受信する)から構成されるラッチを含むように概略的に示されている。各ビットセルメモリ451、452、453、454、455、456、457、458のビット線を選択バス43に接続し、各ビットセルメモリ451、452、453、454、455、456、457、458のワード線をデータバス44に接続する。回路に対する開始段階中、各ビットセルメモリ451、452、453、454、455、456、457、458をアドレス指定し、次に所望の値をそのラッチに設定する。従って、3つのデータ入力上の任意の2進値に応じたLUTの論理的挙動を必要に応じて定義することができる。これは、FPGA技術の根本的な基本概念である。しかし、2つのLUT3を含む単一の論理ブロックが実施することができる機能は、制限されるが、上述のような複数の適切に構成されたLUTを相互接続することにより、任意の組み合わせ機能を実施し得ることが理解される。この相互接続は、データチャネル4501、4502及び他のLUTからのデータを搬送する更なるチャネル(図示せず)のプログラマブル相互接続によって達成される。図示のように、チャネル4501、4502を垂直に配置する一方、チャネル2501、2502と交差する更なるチャネル4503を提供する。チャネル4501及び4503の各線の交差点にプログラマブル切り換えユニット46を提供する。2本の線の交差点が切り換えユニットで合計4つの接続部を構成することを考えると、切り換えユニットは、これらの4つの接続部の任意の2つの接続部間の接続を開閉するように配置された6つのトランジスタスイッチを含む。これらのトランジスタスイッチの各々は、各ビットセルメモリ461、462、463、464、465、466から受信された値によって開閉されるように設定される。更に、対応するビットセルメモリを有するこのようなプログラマブル切り換えユニットを複数又は全部のトラック交差点(図示せず)に提供する。図示のようなこれらのビットセルメモリ461、462、463、464、465、466は、ビットセルメモリ451、452、453、454、455、456、457、458と同一であり、同じ選択バス43及びデータバス44に接続され、その結果、回路に対する開始段階中、LUTビットセルメモリ及びスイッチビットセルメモリの両方をアドレス指定し得、次に所望の値をそのラッチに設定する。その結果、各LUTの挙動及び任意の他のLUTへの接続部を必要に応じて構成し得る。
国際公開第2012/123243A1号パンプレット、米国特許第7463056B1号明細書、米国特許出願公開第6021513A号明細書、米国特許出願公開第5432441A号明細書、米国特許第8091001B2号明細書、米国特許出願公開第5675589A号明細書及び米国特許出願公開第5027355A号明細書は、上述の特定の態様を記載している。
https://www.ece.ubc.ca/~lemieux/publications/akenova-masc2005.pdfから入手できるVictor Olubunmi Aken’Ova chapter 3.22による「Bridging the Gap between Soft and Hard eFPGA Design」という名称の記事が提供されている。
当業者は、必要に応じて態様が採用され得る多くの他のFPGAアーキテクチャが知られていることを理解する。
更に、本明細書に記載の原理は、eFPGA又は「埋め込みFPGA」にも当てはまることに留意されたい。eFPGAは、個別のFPGAデバイスと同じ動作原理を実施するが、例えばシステムオンチップ又は特定用途向け集積回路の形態をとるより大きいデバイスに設計状態で組み込まれ得る、「IP」と呼ばれることが多いそのような機能のデジタル定義の形態をとる。そのようなものとして、本発明の実施形態は、このようなデジタル定義の形態をとり得る。そのようなものとして、本明細書に提示のようなFPGAデバイスを定義するデータ構造が提供される。
図5は、実施形態による分割システムオンチップデバイスを示す。
図5に示すように、単一のチップキャリアパッケージに各機能を提供する複数の個別の集積回路(チップレット)を含む分割システムオンチップデバイス500が提供され、前記デバイスは、一般的に、上述のような機能を実行する能動インターポーザー520を更に含み、能動インターポーザー520が、例えば、図3及び図4を参照して記載のようなFPGA/EFPGA回路521を更に統合することを特徴とする。インターポーザーは、例えば、図2a又は図2bの要素220a又は220bに関して上述したように、任意の物理的構成をとり得ることに留意されたい。特に、インターポーザーは、図2bに関して記載のように、チップレットの下(又は上)の「シャーシ」構成及び場合によりチップレットに物理的支持を提供する「シャーシ」構成で提供され得るか、又は図2aに関して記載のようにチップレットの隣に提供され得る。
そのようなものとして、指定された機能を実行するように適合された分割システムオンチップデバイスであって、チップレットの事前定義されたライブラリーからの複数のチップレットであって、それぞれのチップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有する、複数のチップレットと、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーとを含む分割システムオンチップデバイスにおいて、前記能動インターポーザーは、FPGA/eFPGAを含むことを特徴とする分割システムオンチップデバイスが提供される。
FPGA/eFPGA回路521を能動インターポーザー520に組み込むことにより、能動インターポーザーの柔軟性を大幅に増大させ、FPGA/eFPGA機能を使用して能動インターポーザー機能自体を定義し得、即ち、例えばより詳細に後述される機能などを含む、チップレットの相互運用性を支援する相互運用性機能を提供する。例えば、FPGA/eFPGA回路は、チップレット201、202、203、204間の通信を可能にする際に能動インターポーザーの役割を直接支援及び実施するために、タイミング又は信号変換機能を提供するようにプログラムされ得る。更に、専用チップレットで別の方法において実施され得る論理又は他のデジタル動作を、例えば専用チップレット201、202、203、204で実行されるアナログ及び混合信号動作をそのままにして、能動インターポーザー520で直接実施し得る。
従って、能動インターポーザー520は、統合FPGA/eFPGA521の適切な構成により、チップレット間の相互接続のためのバスを提供する再構成可能なネットワークオンチップの基礎を提供し得る。
能動インターポーザー520は、例えば、統合FPGA/eFPGA521の適切な構成により、通信プロトコル、状態機械、インターフェース、データ変換などを実施するための構成可能論理の基礎を提供し得る。
能動インターポーザー520は、例えば、統合FPGA/eFPGA521の適切な構成により、データ変換動作を実施するための構成可能論理の基礎を提供し得る。
能動インターポーザー520は、例えば、統合FPGA/eFPGA521の適切な構成により、オン又はオフチップデジタルインターフェース動作を実施するための構成可能論理の基礎を提供し得る。
能動インターポーザー520は、例えば、統合FPGA/eFPGA521の適切な構成により、イン又はオフチップデータフィルタリング動作を実施するための構成可能論理の基礎を提供し得る。
当業者は、能動インターポーザーが、統合FPGA/eFPGA521の適切な構成により、組み合わせにおけるあらゆるこれらの相互運用性機能若しくは他の動作及び又は他の動作を実施し得ることを理解する。
そのようなものとして、指定された機能を実行するように適合された分割システムオンチップで使用するための能動インターポーザーデバイスであって、分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、各チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有し、能動インターポーザーは、前記指定された機能を考慮してチップレット間の相互運用性機能を提供する、能動インターポーザーデバイスにおいて、FPGA/eFPGAを含むことを特徴とする能動インターポーザーデバイスが提供される。
そのようなものとして、指定された機能を実行するように適合された分割システムオンチップにおける能動インターポーザーで使用するためのFPGA/eFPGAデバイスであって、分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、各チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザーは、指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、FPGA/eFPGAデバイスが提供される。
上述のようなFPGAは、例えば、このようなシステムオンチップ又はASICの設計に組み込まれる、本明細書に記載のようなFPGA(「IP」)のデジタル定義の統合によってもたらされるより大きいシステムオンチップ又はASICの一部を構成し得ることが理解される。
図6は、実施形態による分割システムオンチップデバイスを示す。
図6に示すように、単一のチップキャリアパッケージに各機能を提供する複数の個別の集積回路を含む分割システムオンチップデバイス500が提供され、前記デバイスは、一般的に、上述のような機能を実行する能動インターポーザー620を更に含み、能動インターポーザー620が、例えば、図3及び図4を参照して記載のようなFPGA/eFPGA回路621を更に統合することを特徴とする。図示のように、図6のシステムは、例えば、図2又は図3を参照して記載のように、FPGA/eFPGAのプログラミングビットストリームを記憶するようにインターポーザー内のeFPGA/eFPGA IPに結合され得るメモリ622(例えば、不揮発性メモリ)を更に含む。
従って、能動インターポーザーに統合するためのFPGA/eFPGAが更に提供され、FPGA/eFPGAは、上述の動作のいずれかを実施するように構成される。
従って、上述のようなFPGA/eFPGAを組み込み、上述の動作のいずれかを実施するように構成される能動インターポーザーが更に提供される。
上述のように、例えば図4又は図5を参照して上述したようなFPGA/eFPGAを含む能動インターポーザーを組み込む分割システムオンチップデバイス、例えば図4若しくは図5を参照して上述したようなFPGA/eFPGAを含む能動インターポーザー又は例えば図4若しくは図5を参照して上述したようなFPGA/eFPGAを、集積回路「IP」、即ち工場なしの製造工程によるその構造のデジタル定義として定義し得る。
そのようなものとして、例えば、図4又は図5を参照して上述したようなFPGA/eFPGAを含む能動インターポーザーを組み込む分割システムオンチップデバイスを定義するデータ構造が提供される。同様に、例えば、図4又は図5を参照して上述したようなFPGA/eFPGAを含む能動インターポーザーを定義するデータ構造が提供される。更に、例えば、図4又は図5を参照して上述したようなFPGA/eFPGAを定義するデータ構造が提供される。
更に、上述のようなデータ構造を含むコンピュータ可読媒体が提供される。
更に、コンピュータプログラムがコンピュータによって実行されると、例えば図4又は図5を参照して上述したようなFPGA/eFPGAを含む能動インターポーザーを組み込む分割システムオンチップデバイスを形成する半導体製造工場の動作をコンピュータに制御させる命令を含むコンピュータプログラムが提供される。同様に、コンピュータプログラムがコンピュータによって実行されると、例えば図4又は図5を参照して上述したようなFPGA/eFPGAを含む能動インターポーザーを形成する半導体製造工場の動作をコンピュータに制御させる命令を含むコンピュータプログラムが提供される。更に、コンピュータプログラムがコンピュータによって実行されると、例えば図4又は図5を参照して上述したようなFPGA/eFPGAを形成する半導体製造工場の動作をコンピュータに制御させる命令を含むコンピュータプログラムが提供される。
更に、コンピュータによって実行されると、上述の段落に記載のようなデバイスを形成する半導体製造工場の動作をコンピュータに制御させる命令を含むコンピュータ可読媒体が提供される。
更なる実施形態によれば、指定された機能を実行するように分割システムオンチップデバイスを設計する方法であって、チップレットの事前定義されたライブラリーからの複数のチップレットを選択するステップであって、それぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有する、ステップ、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーを定義するステップを含み、能動インターポーザーを定義する前記ステップは、相互運用性機能の少なくとも一部を実行するようにFPGA/eFPGAを構成することを含む、方法が提供される。相互運用性機能は、上述の機能の一部又は全部を含み得る。
更に、コンピュータによって実行されると、上述の方法のステップをコンピュータに行わせる命令を含むコンピュータ可読媒体が提供される。
従って、専用チップレットでアナログ及び混合信号のみに対処する必要があるように、インターポーザー動作、例えばネットワークオンチップ通信プロトコル、状態機械、インターフェース若しくはデータ変換、デジタルインターフェース動作、データフィルタリング動作、データフィルタリング動作など、又は必要に応じて任意の他のデジタル動作を柔軟に実施するために使用され得る、能動インターポーザーがFPGA/eFPGAを組み込むシステムオンチップデバイスが提供される。
本開示の主題は、様々な処理、システム及び構成の全ての新規及び非自明な組み合わせ及び部分組み合わせ並びに本明細書に開示される他の特徴、機能、動作及び/又は特性並びにあらゆる均等物を含む。

Claims (14)

  1. 指定された機能を実行するように適合された分割システムオンチップデバイスであって、チップレットの事前定義されたライブラリーからの複数のチップレットであって、それぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有する、複数のチップレットと、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーとを含む分割システムオンチップデバイスにおいて、前記能動インターポーザーは、FPGAを含むことを特徴とする分割システムオンチップデバイス。
  2. 指定された機能を実行するように適合された分割システムオンチップで使用するための能動インターポーザーデバイスであって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、それぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザーは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、能動インターポーザーデバイスにおいて、FPGAを含むことを特徴とする能動インターポーザーデバイス。
  3. 指定された機能を実行するように適合された分割システムオンチップにおける能動インターポーザーで使用するためのFPGAデバイスであって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、それぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザーは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、FPGAデバイス。
  4. 前記FPGAは、相互運用性機能以外の前記デバイスのデジタル機能を実行するように構成される、請求項1~3のいずれか一項に記載のデバイス。
  5. 前記FPGAは、前記相互運用性機能の少なくとも一部を実行するように構成される、請求項1~3のいずれか一項に記載のデバイス。
  6. 前記相互運用性機能は、ネットワークオンチップを含む、請求項1~3のいずれか一項に記載のデバイス。
  7. 前記相互運用性機能は、通信プロトコル、状態機械、インターフェース又はデータ変換の1つ又は複数を含む、請求項5又は6に記載のデバイス。
  8. 前記相互運用性機能は、データ変換動作を含む、請求項5~7のいずれか一項に記載のデバイス。
  9. 前記相互運用性機能は、デジタルインターフェース動作を含む、請求項5~8のいずれか一項に記載のデバイス。
  10. 前記相互運用性機能は、データフィルタリング動作を含む、請求項5~9のいずれか一項に記載のデバイス。
  11. 前記FPGAは、前記FPGAのプログラミングビットストリームを記憶するように結合される不揮発性メモリを更に含む、請求項1~10のいずれか一項に記載のデバイス。
  12. 指定された機能を実行するように分割システムオンチップデバイスを設計する方法であって、チップレットの事前定義されたライブラリーからの複数のチップレットを選択するステップであって、それぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有する、ステップ、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する能動インターポーザーを定義するステップを含み、能動インターポーザーを定義する前記ステップは、相互運用性機能の少なくとも一部を実行するようにFPGAを構成することを含む、方法。
  13. コンピュータによって実行されると、請求項12に記載の方法の前記ステップを前記コンピュータに行わせる命令を含むコンピュータ可読媒体。
  14. 指定された機能を実行するように適合された分割システムオンチップにおける能動インターポーザー/シャーシで使用するためのFPGAデバイスを定義するデータ構造であって、前記分割システムオンチップは、チップレットの事前定義されたライブラリーからの複数のチップレットを含み、それぞれの前記チップレットは、1つ又は複数の指定された動作を実施し、且つ所定の構造を有し、前記能動インターポーザー/シャーシは、前記指定された機能を考慮して前記チップレット間の相互運用性機能を提供する、データ構造。
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