JP3471088B2 - 改良されたプログラマブル論理セルアレイアーキテクチャ - Google Patents

改良されたプログラマブル論理セルアレイアーキテクチャ

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JP3471088B2 JP20317694A JP20317694A JP3471088B2 JP 3471088 B2 JP3471088 B2 JP 3471088B2 JP 20317694 A JP20317694 A JP 20317694A JP 20317694 A JP20317694 A JP 20317694A JP 3471088 B2 JP3471088 B2 JP 3471088B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プログラマブル論理セ
ルアレイに関し、特に、デマルチプレクサとマルチポー
トレジスタファイルとを効率的に支援するプログラマブ
ル論理セルアレイに関する。
【０００２】
【従来の技術】プログラマブル論理セルアレイ（ＰＬＣ
Ａ）は、構成可能なデジタル論理機能および経路指定資
源を有する集積回路である。Brandenburg等による「Poo
r Man's Gate Arrays: Logic Cell Arrays」(IEEE Tran
sactions on Nuclear Science,Vol.35, No.1, February
1988, pp.213-216)、および、Freemanによる「User-Pr
ogrammable Gate Arrays」(IEEE Spectrum, December 1
988, pp.32-35)を参照されたい。適当なプログラミング
を行なうことにより、ＰＬＣＡは様々な異なる論理回路
をエミュレートすることができる。ＰＬＣＡのプログラ
ムおよび再プログラム能力により設計上の多大な柔軟性
が回路設計者に提供されるということが分かっている。
【０００３】
【発明が解決しようとする課題】ＰＬＣＡにより与えら
れる設計上の柔軟性により、別個の部品を用いて設計を
構築したり、カスタム集積回路で設計を作成することな
く、新しい論理設計を迅速にプロトタイプ化することが
可能となる。勿論、トレードオフとして、ＰＬＣＡが幅
広い論理設計を支援するように意図されたものであるた
め、全ての用途で使用される可能性の少ない経路指定機
能や論理機能をＰＬＣＡのアーキテクチャが含んでいな
ければならない、ということがある。従って、特定の用
途についてのＰＬＣＡ資源の効率または効果的な利用
は、カスタム集積回路を用いた実施態様により達成可能
なものより低くなる傾向にある。かかる効率の低下は、
素子の柔軟性により緩和されるが、デジタル回路の中に
は、従来のＰＬＣＡへ写像した場合に、ＰＬＣＡ（また
は複数のＰＬＣＡからなるシステム）中での実施が実際
的でない程、極端な低効率を呈するものがある。
【０００４】ＰＬＣＡは、その柔軟性のため、超高速論
理シミュレータの構成における重要な要素であり、一般
には、構成可能なハードウェアシステム（「仮想ハード
ウェア」とも呼ばれる）の構成における重要な要素とな
る。Kean等による「Implementation of Configurable H
ardware using Wafer Scale Integration」(1990, Inte
rnational Conference on Wafer Scale Integration, P
P.68-73)、および、Kean等による「Configurable Hardw
are: A New Paradigm for Computation」(1989, Decenn
ial Caltech Conference on VLSI)を参照されたい。か
かる用途では、数百または数千のＰＬＣＡが電気的に接
続されて、新しいデジタルシステムの設計および実験の
ためのプロトタイプの試験環境が形成される。新しい設
計は、構成要素となるＰＬＣＡをプログラムすることに
よりシミュレータ上に「写像」され、そのシミュレータ
が、設計されるシステムの挙動を、全体として機能的に
エミュレートするようになっている。これにより、大規
模で複雑な論理システム（コンピュータプロセッサ、グ
ラフィックスエンジン、デジタル信号処理システムその
他）の設計、デバッグ、および試験を、従来の方法（ソ
フトウェアによるシミュレーションおよびハードウェア
のプロトタイプ化等）を用た場合よりもはるかに高速に
行うことが可能になる。
【０００５】新しい高速デジタル回路の設計（例えばコ
ンピュータプロセッサの設計）の多くにおける重要な要
素の１つに、マルチポートレジスタファイル（多数の異
なるポート上で同時に読み書きが可能な、複数のレジス
タからなるアレイ）がある。このため、ＰＬＣＡで構成
された論理シミュレータがかかるデジタル回路設計の開
発を支援するためには、かかるレジスタファイルをＰＬ
ＣＡに写像することが望ましい。残念ながら、デマルチ
プレクサまたはレジスタファイルを、既知のＰＬＣＡア
ーキテクチャに、実際的なものとなるよう十分効率的に
写像することを不可能にする、深刻な問題が存在する。
【０００６】マルチポートレジスタファイルを純粋なブ
ール論理を用いて実施する場合には、多数のゲートが必
要になる。例えば、４つの書込ポートと８つの読出ポー
トとを有する96のレジスタからなる80ビット幅のファイ
ルには、250,000を越える数の２入力ゲートまたは論理
機能が必要である。かかるマルチポートレジスタファイ
ルは、その実施が可能であるにしても、400を越える従
来のＰＬＣＡに相当するものであることを必要とする。
【０００７】かかる回路を6IN-2OUTの論理セルで表現す
ることにより必要な論理機能の数が大幅に低減されるよ
うになることが所望されている。何故なら、それが他の
多くの回路で生じることが分かっているからである。例
えば、Xilinx Corporation(San Jose, California)のＰ
ＬＣＡソフトウェアは、2IN-1OUTゲートからなる回路を
選択し、その回路を論理的に等価な5IN-2OUTゲート（論
理機能）からなる回路に変換するものであり、これによ
り、必要なゲート数の10分の１以下への低減が達成され
ることが多い。しかし、これはデマルチプレクサ（デコ
ーダ）またはマルチポートレジスタファイルでは生じな
い。例えば、上述のレジスタファイルは、約90,000の6I
N-2OUTゲート（論理機能）に圧縮されるが、これは他の
多くの回路に比べ極めて低い圧縮量である。256の6IN-2
OUT論理セルを有する（これは既存のＰＬＣＡのごく標
準的な数である）ＰＬＣＡを用いてそのレジスタファイ
ルを実施する場合、経路指定資源が無限でI/Oピンに制
限がないものと仮定すると、最低350個が必要になるこ
とになる。実際には、これよりずっと多くのＰＬＣＡが
必要となる傾向にある。
【０００８】マルチポートレジスタファイルを別個の部
品で構成してシミュレータとのインターフェースをとる
ことにより、それを特殊な場合として扱う、という別の
方法がある。しかし、この方法は、多くの理由から実際
的なものではない。その理由の１つとして、この特殊な
方法では多数の別個の在庫部品（例えば100個以上）が
必要となる、ということが挙げられる。もう１つの理由
としては、この特殊な方法では多数の信号（例えば1000
以上）のインターフェースをシミュレータに対してとら
なければならない、ということが挙げられる。この方法
が実際的でない別の理由としては、この方法はレジスタ
ファイルのパラメータ（例えば、ビット幅、レジスタ
数、ポート数）に関して柔軟性がない、ということが挙
げられる。
【０００９】従って、ＰＬＣＡの機能や柔軟性を犠牲に
することなくデマルチプレクサおよびマルチポートレジ
スタファイルを効率的に支援することのできるＰＬＣＡ
アーキテクチャが必要とされている。
【００１０】
【課題を解決するための手段】広義には、本発明は、Ｐ
ＬＣＡの機能や柔軟性を犠牲にすることなくデマルチプ
レクサおよびマルチポートレジスタファイルの効率的な
支援を提供する改良されたプログラマブル論理セルアレ
イ（ＰＬＣＡ）アーキテクチャである。基本的には、本
発明は、デマルチプレクサとマルチポートレジスタファ
イルをＰＬＣＡで効率的に実施できるように従来のＰＬ
Ｃのアーキテクチャを変更するものである。従来、ＰＬ
ＣＡの各ＰＬＣは、ＰＬＣマルチプレクサ（セレクタ）
とＰＬＣメモリとを用いて実施される。本発明によれ
ば、ＰＬＣメモリは、ＰＬＣマルチプレクサ（パス(pas
s)トランジスタのツリーから構成されたもの）がデマル
チプレクサ（デコーダ）として機能するよう逆方向に動
作する際に、そのＰＬＣマルチプレクサ（セレクタ）か
らＰＬＣの入力に信号を送るよう機能することができる
ように修正される。従って、本発明のＰＬＣは、そのＰ
ＬＣが逆方向に動作する場合にデマルチプレクサを実施
する。更に、レジスタファイルをＰＬＣＡ上に設け、様
々なモード（通常モード、順方向モード、および逆方向
モード）で動作するようにＰＬＣメモリを修正すること
により、マルチポートレジスタファイルを効率的に実施
することができる。通常モードでは各ＰＬＣは従来のＰ
ＬＣとして動作し、順方向モードでは各ＰＬＣは読出ポ
ートとして動作し、逆方向モードでは各ＰＬＣは書込ポ
ートとして動作する。
【００１１】本発明の第１実施例では、ＰＬＣＡは、出
力よりも入力の多いＰＬＣを少なくとも備え、その各Ｐ
ＬＣは論理機能の実行能力を有するものであり、また、
その各ＰＬＣの入力および出力の接続を行う構成可能な
経路指定資源を備えている。各ＰＬＣは、少なくとも１
つのＰＬＣメモリと１つのＰＬＣマルチプレクサとを用
いて実施され、これにより、通常モードでは、ＰＬＣメ
モリがデータを格納し、ＰＬＣマルチプレクサはそのデ
ータを選択して出力し、また、逆方向モードではＰＬＣ
マルチプレクサがデマルチプレクサとして動作し、その
デマルチプレクサから出力されたデータをＰＬＣメモリ
がＰＬＣの入力（逆方向モードでは出力として機能す
る）に送る。
【００１２】本発明の第２実施例では、ＰＬＣＡはデー
タ格納用の少なくとも１つのレジスタファイルと、入力
および出力を有するＰＬＣであって、複数の前記ＰＬＣ
がレジスタファイルに接続され、その各ＰＬＣが順方向
モード、逆方向モードおよび通常モードで動作可能であ
る、前記ＰＬＣと、ＰＬＣの入力および出力を接続する
構成可能な経路指定資源とを備えている。レジスタファ
イル用の書込ポートは、逆方向モードで動作する各ＰＬ
Ｃにより形成され、レジスタファイル用の読出ポート
は、順方向モードで動作する各ＰＬＣにより形成され
る。各ＰＬＣは、少なくとも１つのＰＬＣメモリと１つ
のＰＬＣマルチプレクサを用いて実施される。逆方向モ
ードでは、ＰＬＣマルチプレクサはデマルチプレクサと
して動作し、ＰＬＣメモリはそのデマルチプレクサから
出力されるデータをＰＬＣの入力（逆方向モードでは出
力として機能する）に送る。更に、逆方向モードでは、
ＰＬＣの入力から出力されるデータがレジスタファイル
に接続されて、書き込み動作が行なわれる。順方向モー
ドでは、ＰＬＣメモリは、レジスタファイルからＰＬＣ
に入力されるデータを、そのデータの選択および出力を
行うＰＬＣマルチプレクサに送る。
【００１３】本発明は幾つかの利点を有するものであ
る。第１に、従来のＰＬＣに対する修正が最小限です
む。特に、その修正は、ＰＬＣＡに通常必要とされる回
路に追加すべき回路が極めて少ないものとなる。第２
に、本発明は、デマルチプレクサまたはマルチポートレ
ジスタファイルの実施に必要なＰＬＣの数の大幅な低減
を達成するものである。例えば、４つの書込ポートと８
つの読出ポートとを有する80×96のレジスタファイルの
実施に必要なＰＬＣの数は、約90,000から3,000未満へ
と低減される。
【００１４】
【実施例】本発明は、デマルチプレクサやマルチポート
レジスタファイル等の非減少機能を支援するＰＬＣＡア
ーキテクチャである。本発明は、減少機能を実施する既
存のＰＬＣＡアーキテクチャで従来設けられていた回路
に対して最小限の変更および追加しか必要としないもの
である。本発明の重要な特徴は、ＰＬＣＡにおける既存
の構造を逆方向に動作させることによりその構造を利用
することにある。
【００１５】本発明を十分に理解するためには、まずデ
マルチプレクサおよびマルチポートレジスタファイルの
構造について説明し、次いで従来のＰＬＣＡアーキテク
チャがデマルチプレクサおよびマルチポートレジスタフ
ァイルを効果的にモデル化することができなかった理由
を説明するのが有効である。これを以下で述べる。
【００１６】図１は、幾つかの書込ポート6による同時
書き込み、および、幾つかの読出ポート8による同時読
み出しが可能な複数のレジスタ4からなるアレイとして
マルチポートレジスタファイル2を上位概念で表現した
ブロック図である。各書込ポート6は、その入力とし
て、書き込みが行われるべきレジスタ4のアドレスと、
そのレジスタ4に書き込むべきデータと、書き込み動作
を実際に行なうために表明される書き込みイネーブルラ
インとを受容する。また、各読出ポート8は、読み出し
が行われるべきレジスタ4のアドレスを入力として受容
し、そのレジスタ4の内容を出力として供給する。以下
の説明を簡略化するために、レジスタファイル2がNのレ
ジスタからなり、その各レジスタが１ビット幅を有する
ものと仮定する。しかし、以下の説明が一層広いビット
幅のレジスタにも該当することは明らかである。
【００１７】図２は、図１に示す書込ポート6の実施態
様を示すブロック図である。即ち、書込ポート6は、レ
ジスタファイル2中のNの１ビットレジスタの各々に一対
の信号を送る第１および第２の1→Nデマルチプレクサ20
を備えている。第１のデマルチプレクサ20-1は、アドレ
スおよび書き込みイネーブル信号をデコードしてFILE_W
RITE信号を多くともNのレジスタ4のうちの１つに供給す
る。第２のデマルチプレクサ20-2は、そのアドレスをデ
コードし、入力データをFILE_DATA信号として第１のマ
ルチプレクサ20-1と同じレジスタ4に経路指定する。こ
れら信号は、データの書き込みを行なうべきか否かを各
レジスタ4に知らせ、書き込みを行なう場合には、書き
込むべきデータを知らせる。各書込ポート6は、一度に
１つのレジスタファイルに対してのみ書き込みを行なう
ことができるものである。
【００１８】多数の書込ポート6がレジスタファイル2に
インターフェースされている場合、各書込ポート6から
の一対の信号（FILE_WRITEおよびFILE_DATA）は、レジ
スタ4に送られる前に図３に示すように組み合わされな
ければならない。これは、各レジスタ4が一対の信号（F
ILE_WRITEおよびFILE_DATA）しか処理できないからであ
る。所与のレジスタ4について、各書込ポート6からの各
FILE_WRITE信号の論理和が取られて、結合FILE_WRITE入
力信号が形成される。この論理和は、図３に示すような
ＯＲゲート30により行なうことができる。同様に、各書
込ポート6からのFILE_DATA信号の論理和が取られて、結
合FILE_DATA入力信号が形成される。２つのポートによ
る同一レジスタに対する同時書き込みは未規定の動作で
あることに留意されたい。
【００１９】図４は、図１に示すマルチポートレジスタ
ファイル2のための読出ポート8の実施態様を示すブロッ
ク図である。読出ポート8は、入力アドレスにより参照
されるレジスタ4の内容を選択してその出力に供給する
マルチプレクサ40を備えている。多数の読出ポート8
は、単にレジスタ4の出力を共有するだけであり、書込
ポート6のような組み合わせ動作を必要としない。
【００２０】レジスタファイル2の各レジスタ4（より正
確には各レジスタの各ビット）は、図５に示すように、
Ｄフリップフロップ50および2→1マルチプレクサ52とし
て実施することができる。図５において、FILE_WRITE信
号は、２つの信号（FILE_DATA信号またはフリップフロ
ップの現在出力54）のうちの１つをＤフリップフロップ
50への入力として選択する。FILE_WRITEが表明される
と、FILE_DATA信号がＤフリップフロップ50のＤ入力に
送られる。また、FILE_WRITEが表明されない場合には、
Ｄフリップフロップ50の現在出力54がその入力に戻り、
Ｄフリップフロップ50の状態が、システムクロックによ
りクロックされた際に変化することなく保持される。
【００２１】従来のほとんどのＰＬＣＡは２つの主な構
成要素からなる。その１つは、組み合わせ論理機能を実
施するプログラマブル論理セルであり、もう１つは、論
理セルの入力および出力を、互いに接続するため、およ
び、それらを外部I/Oピンへ接続するために使用するこ
とができる構成可能な経路指定資源である。図６は、プ
ログラマブル論理セル60を示すブロック図である。プロ
グラマブル論理セル60は、幾つかの入力を受容して１つ
以上の出力を生成する論理機能ブロック62を備え、その
後には随意選択のフリップフロップ64が続くことが多
い。典型的には、図６に示すように、プログラマブル論
理セル60がフリップフロップ64を備えている場合には、
必要に応じて、プログラマブル論理セル60の出力がフリ
ップフロップ64の出力をバイパスすることができる。市
販のＰＬＣＡは、通常３〜９つの入力を有し、その出力
は１つまたは２つだけである。既存のＰＬＣにより支援
される機能が全て減少機能であることに留意することが
重要である。即ち、既存のＰＬＣは、多数の入力を受容
し、それを組み合わせてそれより少数の出力を生成する
ものである。
【００２２】必ずというわけではないが、論理機能ブロ
ック62は、プログラマブルルックアップテーブルとして
実施されることが非常に多い。図７は、プログラマブル
ルックアップテーブルとして実施される論理機能ブロッ
ク62を示すブロック図である。図７において、そのプロ
グラマブルルックアップテーブルは、マルチプレクサ70
および小さなプログラマブルメモリ72を備え、これらは
両方とも論理機能ブロック62中で実施される。入力信号
は、所望の機能が出力されるように、プログラマブルメ
モリ72の各ビットのうちの１つをアドレス指定するため
にマルチプレクサ70により使用される。この機構によ
り、入力の任意の機能を実施することが可能となる。
【００２３】デマルチプレクサおよびマルチポートレジ
スタファイルの構造に関する上記の説明は、従来のＰＬ
ＣＡアーキテクチャがデマルチプレクサおよびマルチポ
ートレジスタファイルを効果的にモデル化できなかった
理由を説明するのに役立つ。デマルチプレクサが問題の
源であると考えられている。上述のように、マルチポー
トレジスタファイルの書込ポートは、デマルチプレクサ
の使用を必要とする。
【００２４】デマルチプレクサは非減少論理素子であ
る。即ち、デマルチプレクサは、少数の入力を取り、そ
れらを一層多数の出力に変換する。これに対し、上述の
ように、ＰＬＣＡ中の論理セルは減少型のものである。
減少論理は、アーキテクチャ設計における適切な選択で
あるが、それはまた、非減少論理を含む回路の実施を困
難にするものでもある。これは、かかる論理を減少論理
セルを用いて実施することが極めて非効率的であるから
である。
【００２５】これに対する解決策として、ＰＬＣＡ中に
幾つかの非減少論理セルを設けてそのような状況に対処
するという方法があるが、この方法にも問題があり、実
際的なものではない。ＰＬＣＡ中に幾つかの非減少論理
セルを設ける場合の問題としては、(1)かかる機能を必
要としない回路を犠牲にして実施しなければならない、
(2)（少なくともマルチポートレジスタファイルの場合
には）非常に多くの非減少論理セルが必要となり、ＰＬ
ＣＡ上に減少機能用の余地が残らない、(3)多数の信号
を処理するためにＰＬＣＡの経路指定資源の量を大幅に
増やさなければならず、このため、単一のチップ上に収
容することのできる論理セルの数が少なくなる、といっ
たものがある。
【００２６】本発明は、この問題に対して新しい解決法
を提供するものであり、これにより、ＰＬＣＡが（デマ
ルチプレクサやマルチポートレジスタファイル等の）非
減少回路を効率的に支援することが可能となり、かかる
支援を必要としない回路に悪影響を与えることもない。
【００２７】本発明の実施例を次に図８ないし図１６を
参照して説明する。しかし当業者であれば、これらの図
に関して以下で行なう詳細な説明は単なる例示であり、
本発明がそれらの限られた実施例を越えて拡張可能なも
のである、ということが容易に理解されよう。
【００２８】以下の説明では、ＰＬＣＡが、６つの入力
と２つの出力とを有するプログラマブル論理セル（ＰＬ
Ｃ）からなるものとする。これは、それが現在のハード
ウェアおよびソフトウェア技術を最も有効に活用できる
態様であると考えられるためである。しかし、本発明
は、これ以外の異なる入出力数を有する構成可能な論理
ブロックにも適用可能なものである。
【００２９】６入力２出力のＰＬＣは（図６に示すＰＬ
Ｃの出力上の随意選択のフリップフロップをバイパスす
る場合には）図８に示すように実施することができる。
内部的には、６入力２出力の論理機能ブロック80は、２
つの６入力１出力機能82,84として実施され、同じ６入
力の組が各機能82,84に用いられる、各６入力１出力機
能82,84の真理値表が64ビットメモリ（２6=64）86に格
納される。構成時には、各64ビットメモリ86は図示の構
成ラインを用いて書き込みが行われる。また、通常の動
作中には、その構成ラインがメモリ86から電気的に切断
され、メモリ86がそれらにプログラムされたビットを保
持するようになっている。６つの入力信号（ＰＬＣＡの
経路指定資源により選択され駆動された信号）は、２つ
の64→1マルチプレクサ88をアドレス指定するのに用い
られ、その64→1マルチプレクサ88の各々は、それぞれ
に関係するメモリ86中の64のビットのうちの１つを選択
し、それを経路指定ネットワークに戻す。６入力２出力
の任意の機能は64ビットメモリの適当な構成により実施
可能であることに留意されたい。
【００３０】ＰＬＣＡは通常、MOSFET等の双方向の技術
を用いて製造される。かかる双方向の技術（例えばCMO
S、NMOS、PMOS）では、64→1マルチプレクサ88は、ブー
ルゲート（例えばバイポーラトランジスタ）ではなくパ
ストランジスタからなるツリーを用いて一層効率的に実
施される。図９は、一層大きなマルチプレクサの構成に
適用されるのと同じ原理でパストランジスタ92を用いて
実施された4→1マルチプレクサ90を示す概略図である。
留意すべき重要なことは、この回路を「逆方向」に動作
させる（即ち、単一出力を入力として使用し、多数の入
力を出力として使用する）ことにより、この回路がデマ
ルチプレクサとして機能する、ということである。
【００３１】本発明は、この逆方向の動作を利用して、
ＰＬＣＡにおけるデマルチプレクサとマルチポートレジ
スタファイルとのモデル化を容易にする。詳細には、Ｐ
ＬＣ80中のマルチプレクサ88を逆方向に動作させること
により、マルチプレクサ88がデマルチプレクサとして機
能する。マルチポートレジスタファイル2の実施は一層
複雑なものである。読出ポートは、N→1マルチプレクサ
（図４参照）を用いて実施することができる。詳細に
は、ＰＬＣメモリ86をディセーブルにすることにより、
ＰＬＣマルチプレクサ88をこの機能に用いることができ
る。また、書込ポートは、２つの1→Nデマルチプレクサ
（図２参照）を用いて実施することができる。ＰＬＣメ
モリ86をディセーブルにし、２つのＰＬＣマルチプレク
サ88を逆方向に動作させることにより、それら２つのＰ
ＬＣマルチプレクサがデマルチプレクサになる。
【００３２】従って、デマルチプレクサおよびマルチポ
ートレジスタファイルの実施に必要な非減少論理は、Ｐ
ＬＣが逆方向に動作する際に利用可能となる。本発明
は、この減少論理にアクセス可能な手段を提供する。マ
ルチポートレジスタファイルの場合、他に必要な機能
は、図３に示すような多数の書込ポートを支援するのに
必要なFILE_WRITE信号とFILE_DATA信号の論理和を取る
機能だけである。以下で説明するように、その機能は、
構成ラインまたはＯＲゲート上で結線されたＡＮＤ論理
を用いて達成することができる。
【００３３】ＰＬＣは一般に、ＰＬＣＡにおいて或る種
の二次元アレイで構成される。各列は、16の独立したＰ
ＬＣとみなすことができ、また、64のレジスタと16のポ
ートとを有する１ビット幅のマルチポートレジスタファ
イルとなるよう単一ユニットとして構成することができ
る。ＰＬＣを、各列が例えば16のＰＬＣを備えている複
数の「列」に論理的にグループ化されているものとみな
すことが好ましい。このようにして列を使用することに
より、配線距離が低減される。
【００３４】図１０は、本発明によるマルチポートレジ
スタファイルの基本的な実施例を示すブロック図であ
る。図１０に示すように、ＰＬＣＡ100は、複数のＰＬ
Ｃ102,103と、レジスタファイル104と、構成回路106
と、構成ライン107と、プルアップ回路108と、スイッチ
ング回路109とを備えている。ＰＬＣ102,103は、通常は
図１０に示すような列に構成されるが、任意の形状を用
いることができる。レジスタファイル104は、ＰＬＣＡ1
00上の任意の場所に配置可能であるが、好適には、読出
ポートと書込ポートとを分けるよう各列の中間に配置さ
れる。例えば、図１０に示すように、書込ポート102は
対応するレジスタファイル104の上側にあり、読出ポー
ト103は対応するレジスタファイル104の下側にある。
【００３５】構成回路106は、従来のＰＬＣＡ上にあ
り、更なる説明は必要としないものである。しかし、本
発明のこの基本的な実施例では、各列毎の構成ライン10
7は、個々の列内のＰＬＣ102,103およびレジスタファイ
ル104の各々に接続されている。レジスタファイル104
は、ＰＬＣメモリのプログラミング中に構成ライン107
をレジスタファイル104を介してＰＬＣ103に接続するこ
とができるように通過状態を有している、という点に留
意されたい。
【００３６】スイッチユニット109は、モード制御信号
により制御される。ＰＬＣＡ100がその通常モードで動
作する場合には、構成回路106により生成され、スイッ
チユニット109を介して構成ライン107へと供給される信
号により、ＰＬＣ102,103中のＰＬＣメモリがプログラ
ムされる。一方、ＰＬＣＡがレジスタファイルモードで
動作する場合には、ＰＬＣ102（書込ポートのみ）のＰ
ＬＣメモリの入力がスイッチユニット109を介してプル
アップユニット108に接続され、およびレジスタファイ
ル104に接続される。しかし、ＰＬＣＡ100がそのレジス
タファイルモードで動作する場合には、ＰＬＣ103（読
出ポートのみ）のＰＬＣメモリの入力が構成ライン107
を介してレジスタファイル104の出力に接続される。更
に、ＰＬＣＡがレジスタファイルモードで動作する場合
には、構成ライン107上の信号は、通過モードの場合の
ようにレジスタファイル104中を単に通過するわけでは
ない。
【００３７】ＰＬＣ102,103、レジスタファイル104、プ
ルアップユニット108およびスイッチユニット109の構成
の詳細を別の図面を参照して以下で説明する。以下で説
明するように、ＰＬＣＡがレジスタファイルモードで動
作する場合、そのＰＬＣは、逆方向モードで動作して書
込ポートを形成するか、または順方向モードで動作して
読出ポートを形成する。更に、デマルチプレクサの実施
については、逆方向モードで動作する各ＰＬＣによりデ
マルチプレクサが実施される。
【００３８】図１１および図１２は、ＰＬＣを用いて効
率的に実施されたマルチポートレジスタファイルの第１
の詳細な実施例を示すブロック図である。ＰＬＣＡ中の
複数のＰＬＣ110からなる一列を図１１および図１２に
示す。しかし、簡略化のため、その列中の複数のＰＬＣ
のうちの４つだけを図示することとする。各ＰＬＣ110
は、双方向ゲート（即ちスイッチツリー）で構成された
２つのマルチプレクサ112と、３状態ＡＮＤゲート113
と、２組の64ビットＰＬＣメモリ114と、ＰＬＣメモリ1
14の各ビットのプログラミング用の２組の構成ライン11
6-1,116-2（64ビット／組）とを備えている。各組の構
成ライン116-1,116-2はバスを形成する。構成中には、
構成データがそのバスを介して１列中の全ＰＬＣ110へ
並列に同時に送られるが、このデータを受信できるよう
イネーブルにされるＰＬＣ110は１つだけである。従っ
て、各ＰＬＣ110は、その列中の他のＰＬＣと共に構成
ライン116-1,116-2の時分割処理を行い、これによりチ
ップ面積が節約される。
【００３９】ＰＬＣＡをマルチポートレジスタファイル
として用いるためには、２つの別部品、即ち、電気的に
制御可能なスイッチ118（図１１に「x」で示す）を介し
て、Ｖccに接続される各構成ラインの上部に接続された
プルアップ抵抗117と、64ビットレジスタファイル119と
を追加する必要がある。好適には、64ビットレジスタフ
ァイル119は、64ビット構成バス116のうちの少なくとも
一方をほぼ二等分する。いずれにせよ、図１１に示すよ
うに、レジスタファイル119はバス116-1,116-2に接続さ
れる。
【００４０】本発明による改良されたＰＬＣＡアーキテ
クチャは、２つの異なるモードで機能することができ
る。第１の（通常）モードでは、１列中のＰＬＣが個別
のＰＬＣとして構成されて動作する。第２の（レジスタ
ファイル）モードでは、１列中のＰＬＣがマルチポート
レジスタファイルのビットスライスとして構成されて動
作する。これら各モードについて、以下で一層詳細に説
明する。
【００４１】第１のモードでは、１列中のＰＬＣ110
は、従来のＰＬＣＡ中の個々のＰＬＣと同様に動作す
る。その列の構成中には、構成ライン116-1,116-2の上
部のプルアップ抵抗117が制御可能スイッチ118によりそ
れら構成ラインから切り離され、構成ライン116-1,116-
2は従来の構成回路（図１０参照）により駆動される。
【００４２】第１のモードでは、64ビットレジスタファ
イル119は通過状態になる。この通過状態では、レジス
タファイル119がその上側の左半分の列の構成ライン116
-1から受信する64の信号全てがその下側の左半分の列の
構成ライン116-1に送られ、レジスタファイル119により
右半分の列から受信される64の信号は無視される。各Ｐ
ＬＣメモリ114は、構成ライン116-1,116-2をその各ビッ
トをプログラムするための入力として用いるが、前述し
たように、一度につき１つのＰＬＣ110だけがプログラ
ムされる。好適には、レジスタファイル119が通過状態
にある場合に、レジスタファイル119は、信号を列の下
方へ送るだけでなく、それらの信号の再生成も行なうも
のとなる。
【００４３】動作中には、レジスタファイル119はプロ
グラムされない。このため、メモリの各ビットは構成バ
ス116から有効に切り離される。構成後には、64ビット
レジスタファイル119は、必要であれば通過状態のまま
とすることができるが、もはやＰＬＣＡの機能を果たす
ことはできないものとなっている。
【００４４】第１のモードにある場合、ＰＬＣメモリ11
4は従来の態様で動作する。即ち、各ビットは背中合わ
せの(back-to-back)インバータに格納される。各インバ
ータ対は、パストランジスタを介して構成ラインに接続
される。構成中にプログラム信号が表明された場合に
は、パストランジスタが「オン」状態になり、以前に格
納されたビットを構成バス116からのデータがオーバー
ドライブし、これによりそのビットがプログラムされ
る。
【００４５】第２のモードでは、１列中のＰＬＣ110
は、マルチポートレジスタファイル用のポートとして動
作する。詳細には、64ビットレジスタファイル119の上
側の各ＰＬＣ110が書込ポートとして用いられ、64ビッ
トレジスタファイル119の下側の各ＰＬＣ110が読出ポー
トとして用いられる。更に、64ビットレジスタファイル
119は、64のレジスタからなる１ビット幅のファイルと
して用いられる。プルアップ抵抗117は、「ワイヤード
ＡＮＤ」として用いられる構成ラインに接続される。こ
れらの構成要素により、64×1ビットスライスが形成さ
れ、このビットスライスは、他のビットスライスと組み
合わせて任意大きさのレジスタファイルを形成可能なも
のである。プルアップ抵抗117および制御可能スイッチ1
18は、図１０に示すプルアップユニット108およびスイ
ッチユニット109の一実施態様である、ということに留
意されたい。
【００４６】３状態ＡＮＤゲート113は、ＰＬＣ110がレ
ジスタファイル用の書込ポートとして機能すべき場合に
のみイネーブルになる。図１１は、書込ポートとして動
作するＰＬＣ110中のＡＮＤゲート113を示している。Ａ
ＮＤゲート113は、書き込みイネーブル信号により許可
されていない場合にデータが書き込まれるのを防止す
る。一方、このＡＮＤゲート113は、ＰＬＣ110が書込ポ
ートとして機能していない場合にはバイパスされ、また
は存在しない。例えば、図１２では、ＰＬＣ110は読出
ポートとして動作し、従って、ＡＮＤゲート113は、不
存在または非活動の状態であるため、図示されていな
い。
【００４７】１つの列がマルチポートレジスタファイル
用のポートとして構成される場合、ＰＬＣメモリ114は
プログラムされる必要はない。これは、このマルチポー
トレジスタファイルの動作にＰＬＣメモリ114が使用さ
れないからである。従って、第２のモードでは、記憶機
能は必要とも所望ともされないので、ＰＬＣメモリ114
は通過状態で動作する。通過状態とは、出力信号が入力
信号である場合と出力信号が入力信号を反転したもので
ある場合との両方を意味するものである。
【００４８】図１３(a)は、図１１に示す制御可能スイ
ッチ118の一実施態様を示す概略図である。このスイッ
チ118は、モード制御信号により制御されて、構成ライ
ン116（端子Ｂ）またはプルアップ抵抗（端子Ａ）を選
択するか、または何も選択しないようになっている。図
１３(b)は、図１１に示すレジスタファイル119の一実施
態様を示すブロック図である。レジスタファイル119
は、構成バス116からデータ信号Dとイーネブル信号ENを
受信する。レジスタファイル119中の各メモリセルは、
図５に示すものと同様のセレクタ120およびＤフリップ
フロップを用いて実施することができる。その相違点
は、各メモリセルが通常モードのための通過状態を有し
ている点である。図１３(b)は、モード制御信号に従っ
て端子Cと端子Dとの間で切り換えを行うスイッチ124の
使用を示すものである。第１のモードでは、スイッチ12
4は、レジスタファイル119の出力を端子Dに接続してメ
モリセルをバイパスさせる。第２のモードでは、スイッ
チ124は、レジスタファイル119の出力を端子Cに接続す
る。
【００４９】この好適実施例は、既存の構成バス116
を、ＰＬＣメモリ114を構成するためだけでなく、書込
ポートとして動作するＰＬＣ110からレジスタファイル1
19へ信号を供給するためにも用いているが、別の配線を
用いて書込ポートからレジスタファイルに信号を供給す
ることも可能である。しかし、かかる追加配線は、設計
を複雑にし、ダイスペースを取るものとなる。
【００５０】図１４は、本発明によるＰＬＣメモリ114,
130の一実施態様を示すブロック図である。ＰＬＣメモ
リ114,130は、３状態インバータ132,134とパストランジ
スタ136とを備えている。インバータ134は開ドレーン(o
pen drain)素子である。第１のモードで動作する場合、
ＰＬＣメモリ130は従来のＰＬＣメモリと同様に機能す
る、ということに留意されたい。一方、ＰＬＣメモリ13
0は、第２のモードで動作する場合にはメモリ機能を行
わない。これは、各メモリセル中のインバータ132,134
のうち１つがディセーブルになっているからである。第
２のモードでのＰＬＣメモリの動作を以下に一層詳細に
説明する。
【００５１】ＰＬＣ110が書込ポートとして構成されて
いる場合、マルチプレクサ112を駆動するインバータ132
がディセーブルにされ、構成ラインを駆動するインバー
タ134が「開ドレーン」モード（低状態では電流を下げ
ることができるが、高状態では電流を駆動することがで
きないモード）になり、パストランジスタ136が閉じる
ように構成される。これにより、マルチプレクサ112
を、WRITE_ENABLE信号およびWRITE_DATA信号に関してデ
マルチプレクサとして動作させることが可能となり、そ
の結果、図２に示すような必要とされるデュアルデマル
チプレクサ機能が提供される。
【００５２】各構成ラインに接続されたプルアップ抵抗
117があるので、またその構成ラインを駆動する、各Ｐ
ＬＣ110（書込ポート）からのインバータ134が開ドレー
ンであるので、各構成ラインは「ワイヤードＡＮＤ」機
能を実行する。これは、インバータ134が存在すること
により、ＮＯＲ機能が効果的に行われるからである。し
かし、図３に示すような多数の書込ポートはＯＲ演算を
必要とするので、ワイヤードＡＮＤ演算の結果は、その
結果をレジスタファイル119に格納する前に、反転され
なければならない。その一例として、レジスタファイル
119中にインバータを設けてその反転を行なうことがで
きる。いずれにせよ、左半分の列の構成ライン116-1
は、64ビットの各々についてＯＲまたはＮＯＲ演算が行
われたデータビットをレジスタファイル119に提供し、
また、右半分の列の構成ライン116-2（および拡張ライ
ン116-3）は、ＯＲまたはＮＯＲ演算が行われたイネー
ブルビットを提供する。従って、これら２つの半分の列
の構成ラインは、レジスタファイル119（図１３(b)参
照）の各ビットに一対の信号FILE_WRITE,FILE_DATAを提
供する。レジスタファイル119の出力は、対応する左半
分の列の構成ライン116-1を駆動する。
【００５３】ＰＬＣ110が（レジスタファイル119の下側
のＰＬＣと同様に）読出ポートとして構成される場合に
は、構成ライン116-1を駆動するインバータ134が完全に
ディセーブルにされ、マルチプレクサ112を駆動するイ
ンバータ132がイネーブルにされ、パストランジスタ136
が閉じられる。この場合、全ての読出ポートについての
各マルチプレクサ112は、同じ64のデータビットにアク
セスすることができ、その各マルチプレクサ112は、読
み出すべきビットを互いに独立して選択することができ
るものである。
【００５４】図１５および図１６は、本発明によるマル
チポートレジスタファイルの第２の詳細な実施例を示す
ブロック図である。ＰＬＣＡの図１５および図１６に示
す部は、レジスタファイルモードで示したものである。
この実施例は、図１１および図１２に示した実施例と同
様のものである。従って、その相違点についてのみ説明
することとする。この実施例では、プルアップ抵抗117
および制御可能スイッチ118が、別の配線バス140および
ＯＲ論理回路142で置き換えられている。この場合、Ｏ
Ｒ論理回路142-1が追加バス140の各ビットのＯＲ演算を
行い、これにより、図３に示すＯＲゲート30と同様に機
能する。更に、この実施例では、ＰＬＣメモリ144は従
来のものであり、図１１および図１２の場合のように修
正する必要のないものである。更に、レジスタファイル
119から読み出されたデータを、読出ポートとして機能
するＰＬＣ110へ供給するために、データバス146が設け
られている。本実施例で必要とされる配線量は、構成バ
ス116を図１１および図１２に示すように用いる場合に
は、削減することができる。これは、追加バス140を大
幅に短くし、または無くすことができるからである。
【００５５】要約すると、レジスタファイルのビットス
ライスは、ＰＬＣを各「列」にグループ化し、ファイル
レジスタ、プルアップ抵抗またはＯＲ回路を追加し、お
よび、各ＰＬＣ中のメモリセルを僅かに修正することに
より支援される。書込ポートは、ＰＬＣマルチプレクサ
をデマルチプレクサとして逆方向に動作させることによ
り機能する。多数の書込ポートは、各書込ポートにより
生成されるDATA信号とENABLE信号とのワイヤードＡＮＤ
演算またはＯＲ演算を行うことにより支援される。書込
ポートから書き込まれた各ビットは、読出ポートに取り
付けられた構成ラインを駆動するレジスタファイルに格
納される。読出ポートは、ＰＬＣマルチプレクサを介し
て（ＰＬＣメモリビットではなく）構成ラインに対して
読み出しを行うことにより動作する。
【００５６】図１０ないし図１４に示した実施例はマル
チポートレジスタファイルに関するものであるが、本発
明はデマルチプレクサ自体にも適用可能なものである。
例えば、図１０に示したＰＬＣＡ100は、それがレジス
タファイルモードにある場合に書込ポートとして動作す
るＰＬＣ102を備えている。この場合、ＰＬＣマルチプ
レクサ112は、実際にはデマルチプレクサとして動作す
るように逆方向に機能する。従って、本発明は、より広
義には、逆方向に動作してデマルチプレクサとして機能
することのできるＰＬＣに関するものである。
【００５７】本発明の多くの特徴および利点は、以上の
説明から明らかである。従って、特許請求の範囲は、本
発明のかかる特徴および利点の全てを含むよう意図され
たものである。更に、当業者であれば様々な修正や変更
を容易に行なうことが可能であり、図示および説明した
実施例は、本発明の構造および動作を限定するものでは
ない。従って、適当な修正および等価物は全て、本発明
の範囲内に含まれるものである。
【００５８】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。
【００５９】１．少なくともnビットの論理セルメモリ
とその論理セルメモリに接続されたn→1ビットのマルチ
プレクサとを有し、前記論理セルメモリ中の各セルが一
対の交差接続されたインバータを備えている、プログラ
マブル論理回路であって、前記マルチプレクサが双方向
パストランジスタを用いて実施され、前記インバータの
うちの少なくとも１つが３状態インバータであり、前記
プログラマブル論理回路が、前記３状態インバータがデ
ィセーブルにされた場合に1→nデマルチプレクサとして
機能することを特徴とする、プログラマブル論理回路。
【００６０】２．前記マルチプレクサがＣＭＯＳトラン
ジスタを用いて実施される、前項１記載のプログラマブ
ル論理回路。
【００６１】３．前記インバータの他方が開ドレーン素
子である、前項１記載のプログラマブル論理回路。
【００６２】４．前記論理セルメモリの構成ラインを構
成制御回路と電圧源に接続されたプルアップ抵抗とのい
ずれか一方に接続する制御可能スイッチを有することを
特徴とする、前項１ないし前項３のいずれかに記載のプ
ログラマブル論理回路。
【００６３】５．プログラマブル論理アレイであって、
データを格納するための少なくとも１つのレジスタファ
イルと、入力および出力を有するプログラマブル論理セ
ルであって、前記の少なくとも１つのレジスタファイル
に接続され、各々が順方向モードと逆方向モードと通常
モードとで動作することのできる、前記プログラマブル
論理セルと、前記プログラマブル論理セルの前記入力お
よび前記出力のうちの少なくとも一方を接続する、構成
可能な経路指定資源とを備え、前記レジスタファイル用
の書込ポートが、逆方向モードで動作する前記プログラ
マブル論理セルにより形成され、前記レジスタファイル
用の読出ポートが、順方向モードで動作する前記プログ
ラマブル論理セルにより形成される、プログラマブル論
理アレイ。
【００６４】６．前記プログラマブル論理セルの各々
が、論理セルメモリと、その論理セルメモリに接続され
たセレクタとを備え、前記セレクタが、双方向パストラ
ンジスタからなるツリーを用いて実施され、前記論理セ
ルメモリ中の各メモリセルが、少なくとも一対の互いに
交差接続された３状態インバータを備えている、前項５
記載のプログラマブル論理アレイ。
【００６５】７．逆方向モードにおいて、前記セレクタ
がデコーダとして機能し、前記３状態インバータの一方
がディセーブルにされる、前項６記載のプログラマブル
論理アレイ。
【００６６】８．逆方向モードにおいて、前記セレクタ
が、書き込むべきデータをそのセレクタの入力から前記
レジスタファイルへと出力するデコーダとして機能し、
前記メモリが、書き込むべきデータを前記メモリの入力
から前記レジスタファイルへと出力するようにその書き
込むべきデータを送るよう機能し、順方向モードにおい
て、前記メモリが、データを前記レジスタファイルから
前記セレクタへと送るよう機能し、前記セレクタが、前
記レジスタファイルから読み出されたデータを出力する
セレクタとして機能する、前項６または前項７記載のプ
ログラマブル論理アレイ。
【００６７】９．前記プログラマブル論理セルの各々
が、論理セルメモリと、その論理セルメモリに接続され
たセレクタとを備え、逆方向モードで動作する前記プロ
グラマブル論理セルのための前記セレクタの入力から出
力されるデータのＯＲ演算を行う手段を更に備えてい
る、前項５記載のプログラマブル論理アレイ。
【００６８】１０．前記プログラマブル論理セルと前記
レジスタファイルとに接続された複数の構成ラインと、
前記プログラマブル論理セルの前記論理セルメモリをプ
ログラムするために前記構成ラインに信号を供給する構
成制御回路と、第１および第２の端部を有し、前記第１
の端部が電圧源に接続可能なものである、複数のプルア
ップ抵抗と、前記構成制御回路または前記プルアップ抵
抗の前記第２の端部に前記構成ラインを接続する複数の
制御可能スイッチとを更に備えている、前項６ないし前
項９の何れかに記載のプログラマブル論理アレイ。
【００６９】
【発明の効果】本発明は上述のように構成したので、Ｐ
ＬＣＡの機能や柔軟性を犠牲にすることなくデマルチプ
レクサおよびマルチポートレジスタファイルの効率的な
支援を提供する改良されたＰＬＣＡアーキテクチャを提
供することができる。
【図面の簡単な説明】
【図１】幾つかの書込ポートによる同時書き込み、およ
び、幾つかの読出ポートによる同時読み出しが可能なレ
ジスタアレイとしてマルチポートレジスタファイルを上
位概念で示すブロック図である。
【図２】図１に示すようなマルチポートレジスタファイ
ルのための１つの書込ポートの実施態様を示すブロック
図である。
【図３】図１に示すようなマルチポートレジスタファイ
ルのための多数の書込ポートの実施態様を示すブロック
図である。
【図４】図１に示すようなマルチポートレジスタファイ
ルのための１つの読出ポートの実施態様を示すブロック
図である。
【図５】図１に示すようなマルチポートレジスタファイ
ルのための１つのメモリセルの実施態様を示すブロック
図である。
【図６】ＰＬＣＡのプログラマブル論理セルを示すブロ
ック図である。
【図７】プログラマブルルックアップテーブルとして実
施されるＰＬＣＡの論理機能ブロックを示すブロック図
である。
【図８】6IN-2OUTのプログラマブル論理セルを示すブロ
ック図である。
【図９】パストランジスタを用いて実施した4→1マルチ
プレクサを示す概略図である。
【図１０】本発明によるマルチポートレジスタファイル
のためのＰＬＣＡアーキテクチャの基本的な実施例を示
すブロック図である。
【図１１】本発明によるマルチポートレジスタファイル
の第１実施例を示すブロック図である（1/2）。
【図１２】本発明によるマルチポートレジスタファイル
の第１実施例を示すブロック図である（2/2）。
【図１３】(a)は、図１１および図１２に示す制御可能
なスイッチの実施態様を示す概略図、(b)は、図１１お
よび図１２に示すマルチポートレジスタファイルの実施
態様を示すブロック図である。
【図１４】本発明によるＰＬＣメモリの実施態様を示す
ブロック図である。
【図１５】本発明によるマルチポートレジスタファイル
の第２実施例を示すブロック図である（1/2）。
【図１６】本発明によるマルチポートレジスタファイル
の第２実施例を示すブロック図である（2/2）。
【符号の説明】
130 ＰＬＣメモリ 132,134 ３状態インバータ 136 パストランジスタ 110 ＰＬＣ 112 マルチプレクサ 117 プルアップ抵抗 119 64ビットレジスタファイル 116-1,116-2 構成ライン 116-3 拡張ライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−318638（ＪＰ，Ａ) 特開 平６−291641（ＪＰ，Ａ) 特開 平５−122056（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 H03K 19/173 101

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のプログラマブル論理セルであって、
    該プログラマブル論理セルの各々の入力がその出力より
    も多く、該プログラマブル論理セルの各々がそれぞれ論
    理機能を１つずつ実行することが可能なものである、複
    数のプログラマブル論理セルと、 該プログラマブル論理セルの前記入力及び前記出力との
    接続を行う構成可能な経路指定資源とを備えたプログラ
    マブル論理セルアレイであって、 前記プログラマブル論理セルのうちの少なくとも１つ
    が、少なくとも１つのメモリ及び１つのマルチプレクサ
    を実施するよう構成され、通常モードでは、前記メモリ
    がデータを格納し、及び前記マルチプレクサが該データ
    を選択して出力し、逆方向モードでは、前記マルチプレ
    クサがデマルチプレクサとして動作し、及び前記メモリ
    が該デマルチプレクサにより出力されたデータを、該逆
    方向モードで出力として働く前記プログラマブル論理セ
    ルの入力へ送る、プログラマブル論理セルアレイ。
  2. 【請求項２】 前記通常モードでは、前記メモリに格納さ
    れるべきデータが構成バスを介して該メモリに供給さ
    れ、前記逆方向モードでは、前記デマルチプレクサによ
    り出力されるデータが前記メモリを介して前記構成バス
    に接続される、請求項１に記載のプログラマブル論理セ
    ルアレイ。
  3. 【請求項３】 前記構成バスを構成制御回路及びプルアッ
    プ抵抗の一方に接続するよう動作する制御可能スイッチ
    を備えている、請求項２に記載のプログラマブル論理セ
    ルアレイ。
  4. 【請求項４】 前記メモリが複数対の交差結合されたイン
    バータを備えており、該各対をなすインバータの少なく
    とも一方が３状態素子である、請求項１に記載のプログ
    ラマブル論理セルアレイ。
  5. 【請求項５】 前記各対をなすインバータの他方が開ドレ
    ーン素子である、請求項１に記載のプログラマブル論理
    セルアレイ。
  6. 【請求項６】 前記通常モードでは、前記メモリに格納さ
    れるべきデータが構成バスを介して該メモリに供給さ
    れ、前記逆方向モードでは、前記デマルチプレクサによ
    り出力されるデータが更なる配線バスに接続される、請
    求項１に記載のプログラマブル論理セルアレイ。
  7. 【請求項７】 データを格納するための少なくとも１つの
    レジスタファイルと、 入力及び出力を有するプログラマブル論理セルであっ
    て、複数の該プログラマブル論理セルが前記少なくとも
    １つのレジスタファイルに接続され、前記プログラマブ
    ル論理セルの各々が順方向モード、逆方向モード、及び
    通常モードで動作する、プログラマブル論理セルと、 該プログラマブル論理セルの入力及び出力との接続を行
    う構成可能な経路指定資源とを備えたプログラマブル論
    理アレイであって、 前記レジスタファイルのための書込ポートが、前記逆方
    向モードで動作する前記プログラマブル論理セルにより
    形成され、前記レジスタファイルのための読出ポート
    が、前記順方向モードで動作する前記プログラマブル論
    理セルにより形成される、プログラマブル論理アレイ。
  8. 【請求項８】 前記プログラマブル論理セルの各々が、論
    理セルメモリ及び該論理セルメモリに接続されたセレク
    タを含み、 前記セレクタが、ツリーをなす双方向パストランジスタ
    を用いて実施され、前記論理セルメモリ内の各メモリセ
    ルが、少なくとも一対の３状態交差結合インバータを含
    む、請求項７に記載のプログラマブル論理アレイ。
  9. 【請求項９】 逆方向モードにおいて、前記プログラマブ
    ル論理セルの前記セレクタがデコーダとして機能し、及
    び前記３状態インバータの第１のインバータがディセー
    ブルにされる、請求項８に記載のプログラマブル論理ア
    レイ。
  10. 【請求項１０】 前記３状態インバータの第１のインバー
    タが開ドレーン素子である、請求項９に記載のプログラ
    マブル論理アレイ。
  11. 【請求項１１】 逆方向モードにおいて、前記セレクタ
    が、デコーダとして機能して、書き込むべきデータを前
    記セレクタの入力から前記レジスタファイルへ出力し、
    及び前記メモリが、書き込むべきデータを該メモリの入
    力から前記レジスタファイルへ出力するように該書き込
    むべきデータを送る、請求項８に記載のプログラマブル
    論理アレイ。
  12. 【請求項１２】 順方向モードにおいて、前記メモリが、
    前記レジスタファイルから前記セレクタへデータを送る
    よう機能し、及び前記セレクタが、前記レジスタファイ
    ルから読み出されたデータを出力するセレクタとして機
    能する、請求項１０に記載のプログラマブル論理アレ
    イ。
  13. 【請求項１３】 前記プログラマブル論理セルの各々が、
    論理セルメモリ及び該論理セルメモリに接続されたセレ
    クタを含み、 該プログラマブル論理アレイが、前記プログラマブル論
    理セルが逆方向モードで動作する場合に前記セレクタの
    入力から出力されたデータのＯＲ演算を行う手段を更に
    備えている、請求項７に記載のプログラマブル論理アレ
    イ。
  14. 【請求項１４】 前記プログラマブル論理セル及び前記レ
    ジスタファイルとの接続を行う複数の構成ラインと、 前記プログラマブル論理セルの前記論理セルメモリをプ
    ログラムするために前記構成ラインに信号を供給する構
    成制御回路と、 第１及び第２の端部を有し、該第１の端部が電圧源に接
    続可能なものである、複数のプルアップ抵抗と、 前記構成制御回路または前記プルアップ抵抗の前記第２
    の端部に前記構成ライ ンを接続する複数の制御可能スイ
    ッチとを更に備えている、請求項８に記載のプログラマ
    ブル論理アレイ。
  15. 【請求項１５】 前記プログラマブル論理セルが逆方向モ
    ードにある場合に前記制御可能スイッチが前記構成ライ
    ンを前記プルアップ抵抗に接続する、請求項１４に記載
    のプログラマブル論理アレイ。
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