JP2001500682A - プログラム可能なワード長および幅を有するｒａｍブロックと専用アドレスおよびデータラインとを有するｆｐｇａアーキテクチャ - Google Patents

Abstract

(57)【要約】 ランダムアクセスメモリまたはＲＡＭのブロックがＦＰＧＡ再構成可能な論理ブロックと一体化される構造である。再構成可能な論理ブロックにアクセスするルーチングラインは、ＲＡＭブロックのアドレス、データおよびコントロールラインにもアクセスする。このため、ＦＰＧＡの論理ブロックはＲＡＭの部分にアクセスするためにこれらのルーチングラインを用いることができる。１つの実施例において、専用のアドレスおよびデータラインはこの発明のＲＡＭブロックにアクセスし、かつ相互接続構造のルーチングラインに接続可能である。これらのラインにより、ＲＡＭブロックおよびＲＡＭブロックのアレイが長く、幅が広く、またはそれらの間になるよう形成することができるようになり、かつ論理ブロックがチップのリモート部分のＲＡＭブロックに好都合にアクセスすることができるようになる。ＲＡＭブロックへのアクセスはいかなるＲＡＭ構成においても効率がよい。双方向バッファまたはパスデバイスは各ＲＡＭブロックのアドレスおよびデータラインを分割するため、選択可能な数のＲＡＭブロックをＲＡＭとして合わせて動作することができる。別の実施例では専用データラインを交互配置でプログラム可能に接続することができ、これにより、ＲＡＭブロック間で衝突することなく長い距離にわたってＲＡＭブロックを接続することができる。

Description

【発明の詳細な説明】 プログラム可能なワード長および幅を有するＲＡＭブロックと 専用アドレスおよびデータラインとを有するＦＰＧＡアーキテクチャ関連の特許出願 本出願は下記の特許出願に関連し、これらはいずれも上記出願の譲渡人である ザイリンクス社（Xilinx，Inc）に譲渡され、引用によって援用される。 １．１９９４年４月１日付のダネッシュ・タバナ（Danesh Tavana）、ウィルソ ン・ケイ・イー（Wilson K．Yee）およびビクター・エイ・ホーレン（Victor A ．Holen）によって出願され、引用によって援用される、「ＦＰＧＡのためのタ イルベースのアーキテクチャ（Tile Based Architecture for FPGA）」と題され た係属中の米国特許出願連続番号第０８／２２２，１３８号［Ｍ−２２５７−１ Ｎ］。 ２．スティーブン・ピィ・ヤング（Steven P．Young）によって１９９５年７月 ２６日に出願され、１９９６年５月１４日に発行された「デフォルト入力を有す る双方向トライステートバッファ（Bidirectional Tristate Buffer with Defau lt Input）」と題された米国特許第５，５１７，１３５号［Ｘ−１９５］。発明の分野 この発明は集積回路に形成されたプログラマブル論理デバイスに関し、特にフ ィールドプログラマブル論理デバイスまたはフィールドプログラマブルゲートア レイに関する。発明の背景 フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、ユーザが希望する論 理機能をもたらすようにプログラム可能に相互接続され得るプログラマブル論理 ブロックのアレイを含む。ロス・フリーマン（Ross Freeman）に対して米国特許 第Ｒｅ３４，３６３号として再発行された米国特許第４，８７０，３０２号には 最初のＦＰＧＡが記載されており、これを引用によって援用する。エルガマル（ Elgamal）の米国特許第４，７５８，７４５号、キーン（Kean）の第５，２４ ３，２３８号およびファーテック（Furtek）によって発明されかつコンカレント ロジック社（Concurrent Logic，Inc.）が所有する公開されている出願ＷＯ ９ ３／０５５７７などの後の特許には、他のＦＰＧＡアーキテクチャが記載されて いる。これらの特許および出願もまた引用によって援用される。ザイリンクス社 （2100 Logic Drive，San Jose，California 95124）から入手可能な「プログラ マブル論理データブック（The programmable Logic Data Book）」と題された１ ９９４年度のザイリンクス社のデータブックにはいくつかのＦＰＧＡ製品が記載 されている。ザイリンクス社のデータブックのたとえば第２頁から第１１４頁に 示されるように、典型的にＦＰＧＡ製品は不規則な論理ブロックのアレイを含み 、この論理ブロックの数は製品によって異なる。 ＦＰＧＡアーキテクチャはプログラムルーチング構造と、再構成可能な（conf igurable）論理ブロックのアレイとを含む。プログラマブルルーチングマトリッ クスは論理ブロックを互いに接続するための手段を含む。これにより、ＦＰＧＡ は一般的なルーチング構造にプログラム論理とプログラム可能な接続との組合せ をもたらす。 典型的なＦＰＧＡの用途において、ＰＩＰは、ＰＩＰに関連した構成（config uration）メモリセルに適切な値をロードすることにより意外に早くオンになり 、これにより経路をもたらし、再構成可能な論理ブロックによって行なわれる論 理を確立する。動作時には、フリップフロップから値が書込まれたり読出された りする際に経路上の信号が大きく変化する。 たとえば、ＦＰＧＡチップの１つの部分において生成される複素関数が、チッ プの別の部分において生成される複素論理と同期するようにするために、ユーザ の中にはランダムアクセスメモリ（ＲＡＭ）のブロックを必要とするものもいる 。別の例では、高速データをチップに対してバッファリングするためのＦＩＦＯ （先入れ先出し方式のレジスタ）を設けるか、またはチップの他の論理によって 使用するためのレジスタバンクを設けることを希望するユーザもいる。 従来のＦＰＧＡチップにおいては、ＲＡＭのこれらのブロックはＦＰＧＡのう ちプログラム可能な部分が再構成されるため、ＦＰＧＡのこれらの部分は他の用 途に利用できない。ＲＡＭなどの共通の機能が多数のユーザによって希望される 場合、チップの一部分をこの目的のための専用のものにすると経済的になり、特 定の機能を高密度で実現することができ、ＦＰＧＡの他の部分をあまり予想でき ない用途に自由に用いることができるようになる。 Ａｌｔｅｒａ ＦＬＥＸ １０Ｋチップは、チップの論理ブロックによってア クセスされ得るＲＡＭのブロックを含む。Ａｌｔｅｒａ ＦＬＥＸ １０Ｋの構 造は「ＦＬＥＸ １０Ｋデバイスの埋込ＲＡＭによる利益（Benefits of Embedd ed RAM in FLEX 10K）」と題された１９９６年１月付のアルテラ社（Altera Cor p.）による製品情報会報に簡単に記載されている。この出版物のブロック図には いくつかの構成を有するＲＡＭ／ＲＯＭブロックが示されている。ＲＡＭ／ＲＯ Ｍブロックは、入力フリップフロップと、書込パルス回路と、データ、アドレス 、書込イネーブルおよび入力クロック信号からデータ、アドレスおよび書込イネ ーブル信号を生成するための入力マルチプレクサとを含むＥＡＢ（埋込アレイブ ロック）の形態である。ＥＡＢは、データ出力フリップフロップと、データ出力 信号を発生するためのマルチプレクサとをさらに含む。アルテラ社の出版物には 、大きなＲＡＭが望まれる場合には、大きなＲＡＭを実現するためにＥＡＢを縦 続接続することができると示されている。 しかしながら、これらの専用ＲＡＭブロックは汎用相互接続ラインを介してア クセスされ、ＲＡＭにアクセスするために汎用制御接続ラインを用いる場合、他 の論理信号を経路付けるための汎用相互接続ラインの利用度が低下する。発明の概要 この発明によると、ＦＰＧＡ再構成可能な論理ブロックと一体化された、ラン ダムアクセスメモリまたはＲＡＭのブロックは、専用ルーチングラインを含む。 再構成可能な論理ブロックにアクセスする汎用ルーチングラインもまた、専用ル ーチングラインを介してＲＡＭブロックのアドレス、データおよびコントロール ラインにアクセスする。このため、ＦＰＧＡの論理ブロックはＲＡＭの部分にア クセスするためにこれらの汎用および専用ルーチングラインを用いることができ る。これらの専用ルーチングラインにより、ＲＡＭブロックの構成が長いか、幅 が広いか、小型であるか大型であるかにかかわらず、ＲＡＭブロックおよびＲＡ Ｍブロックのアレイが効率よく接続されるようになる。さらに、専用ルーチング ラインにより、論理ブロックがチップのリモート部分にあるＲＡＭブロックに好 都合にアクセスできるようになる。ＲＡＭブロックへのアクセスはいかなるＲＡ Ｍ構成においても効率がよい。双方向バッファまたはパスデバイスは各ＲＡＭブ ロックにおけるアドレスおよびデータラインを分けるため、選択可能な数のＲＡ ＭブロックをＲＡＭとして合わせて動作することができる。 発明の１つの実施例において、隣接するＲＡＭブロックはトライステート双方 向バッファを介して結合される。これらのバッファはデフォルト入力を含むため 、双方向バッファに接続されたラインのうちの１本に与えれた信号が常にバッフ ァエレメントの入力端子に与えられ、かつバッファエレメントの出力端子によっ て、バッファ出力端子に接続され得る任意の負荷に与えられるようになる。この ためバッファがフローティング状態にされることはなく、バッファの出力端子に 接続された負荷は、対称な双方向バッファを用いる場合のように別のパストラン ジスタに信号が流れる必要がある場合よりも、より迅速に切換わる。好ましい実 施例において、デフォルト入力を有するトライステート双方向バッファには、４ つのルーチングトランジスタと、メモリセルおよびバッファエレメントを含むト ランジスタしか必要でない。さらに、バッファエレメントの出力端子に負荷を取 付ける場合には、バッファリングされた信号を伝えるラインに負荷を直接取付け る場合よりも同じ切換速度に対して方向制御トランジスタを小さくすることがで きる。このバッファは米国特許第５，５１７，１３５号［Ｘ−１９５］にさらに 記載されている。 この発明のさらに別の局面によると、専用ＲＡＭを能動化するデコーダは、種 々の多くのやり方でデコーダ入力信号に応答するよう再構成することができる。 デコーダはデコーダ入力信号の組合せがいかなるものであっても能動化できるよ うにプログラミングすることができ、かつ任意の数のデコーダ入力信号を無視す るようにプログラミングすることができる。入力信号を無視する能力はＦＰＧＡ においては重要である。なぜなら、不能化信号を未使用のデコーダ入力端子に経 路付ける必要がなくなるからである。デコーダはまた、デコーダ入力信号にかか わらず不能化されるようにプログラミングすることができる。１組の入力信号を アドレスとして扱うようにプログラミングすることができる。それはアドレスを 反転したりしなかったりすることができる。 １つの実施例において、１つのＲＡＭブロックのデータバスラインセグメント は、交互に配置されたまたは回転する態様で別のＲＡＭブロックのラインセグメ ントに結合される。たとえば、１つのＲＡＭブロックのライン８が次のＲＡＭブ ロックのライン７に結合される。これは、いくつかのＲＡＭが高さ方向に大きい が幅は大きくなく構成することができ、このため１つのＲＡＭブロックのＲＡＭ はそれ自体のデータラインのすべてを使用せず、隣接したＲＡＭブロックがそれ らのラインのうちのいくつかを使用することができ、これらの隣接したＲＡＭブ ロックのデータを、それが競合しないデータラインに好都合にアクセスすること ができることを意味する。図面の簡単な説明 図１Ａは、この発明によるＲＡＭブロックを含むＦＰＧＡチップを示す図であ る。 図１Ｂおよび図１Ｃは、外部接続のみを示す、図１ＡのＲＡＭブロック１３の ２つの実施例を示す図である。 図２は、ＲＡＭを含む、図１ＢのＲＡＭブロックの内部接続を示す図である。 図３Ａから図３Ｄは、図２および図７Ａに使用される記号のうちのいくつかを 示す図である。 図４Ａおよび図４Ｂは、図１Ｂ、図１Ｃおよび図２に用いられる双方向バッフ ァの記号と、この発明に用いることができる関連した双方向バッファとを示す図 である。 図５は、図２のＲＡＭブロックに用いられ得るこの発明によるデコーダの１つ の実施例を示す図である。 図６Ａから図６Ｃは、種々のワード長を有するＲＡＭを形成するように、可能 な３つの構成において構成された図２の実施例の４つの隣接したＲＡＭブロック を示す図である。 図７Ａは、図１ＣのＲＡＭブロックの内部接続を示す図である。 図７Ｂおよび図７Ｃは、図７ＡにおけるＲＡＭ５３１付近の部分を拡大して示 す図である。 図８Ａから図８Ｃは、図７Ａから図７Ｃの実施例の４つの隣接したＲＡＭブロ ックによって構成されたＲＡＭを示す図である。詳細な説明 図１Ａは、この発明によるＦＰＧＡチップを示す。チップの中央部分には複数 の論理ブロック１が配置され、これらはＲＡＭブロック１３の列によって定期的 に隔てられる。各ＲＡＭブロックは４つの論理ブロック１の縦方向の長さにわた って延びる。（別の実施例では、ＲＡＭブロックはより少ない数のまたはより多 い数の論理ブロックにわたって延びてもよく、ＲＡＭブロックの列はＦＰＧＡの 縦方向の長さ全体にわたって延びる必要はない。）チップの４つのエッジに沿っ て、入力／出力ブロックを含むエッジブロック２が配置される。チップにはさら に、チップを保持するパッケージの外部ピンに接続するためのパッド（図示せず ）が配置される。パッドはエッジブロック２に接続され、各エッジブロックは少 なくとも１つの論理ブロック１に接続される。さらに、ＲＡＭブロック１３に接 続されるＲＡＭエッジブロック４と、エッジブロック２に接続され、かつ典型的 にはグローバルクロック信号および境界走査信号などのいくつかのグローバル信 号を与えるコーナブロック５とが配置される。エッジブロック２、コーナブロッ ク５および論理ブロック１は出願連続番号第０８／２２２，１３８号［Ｍ−２２ ５７−１Ｎ］に詳細に説明され、引用によって援用され、ここでは再度説明しな い。 ＲＡＭブロックのグループ１０１は図６Ａから図６Ｃに関して後に説明する。 図１Ｂは図１ＡのＲＡＭブロック１３の第１の実施例を示し、かつＲＡＭブロ ック１３に接続される外部信号ラインまたはバスを示す。このＲＡＭブロックは ２５６×９ＲＡＭとして構成された２３０４個のメモリセルを含む。ＲＡＭブロ ック１３は論理ブロック１の４つ分の縦方向の長さである。典型的に、論理ブロ ック１はそれ自体の位置の上または下にあるＲＡＭブロック１３にアクセスする 必要がある。ＲＡＭブロック１３には、隣接した論理ブロックから４組のルーチ ングラインＬ０からＬ３が延び、１組のラインは隣接した論理ブロックの各行に 関連する。これらの水平ラインより上または下にあるＲＡＭブロックへのアクセ スを容易にするために、専用の垂直ラインはアドレスおよびデータ信号をＲＡＭ ブロックに伝える。アドレスバスＡＤＤＲ、データ入力バスＤＩＮおよびデータ 出力バスＤＯＵＴはＲＡＭブロック中を垂直に延び、隣接した次のＲＡＭブロッ クにプログラム可能に接続される。さらに、ＲＡＭブロック１３には、グローバ ルおよびローカルクロックラインＧＣＬＫおよびＬＣＬＫ、書込イネーブルライ ンＷＥ、ならびにブロックイネーブルラインＥＮが垂直に延びる。グローバルク ロックラインＧＣＬＫはチップ全体にわたるＲＡＭブロックに永久的に接続され 、他のラインは上のＲＡＭブロックにプログラム可能に接続され得る。 図１Ｃは、図１ＡのＲＡＭブロック１３の第２の実施例を示す。図１Ｃではイ ネーブルラインＥＮは設けられない。その代わりに、データ入力およびデータ出 力ラインを経路付けることによりイネーブルラインが必要でなくなる。書込イネ ーブルラインの代わりに、図１Ｃの実施例は、ある実施例では４本分のラインの 幅である書込イネーブルバス３３を含む。図１Ｂおよび図１Ｃではいずれも、別 個のデータ入力およびデータ出力バスが設けられる。 図１Ｂの実施例では、いくつかのＲＡＭブロックのデータ出力バスが互いに接 続され得り、この場合いくつかのＲＡＭブロックからのデータ出力信号を同じラ インで受ける。共通に接続された１つだけのＲＡＭブロックに対するイネーブル 信号を一度に活性化することにより競合がなくなる。図１Ｃでは、いくつかのＲ ＡＭブロックを互いに接続することができ、データライン接続を交互にしまたは 回転させ、いくつかのＲＡＭブロックに対する信号が同じライン上に現れないよ うにすることにより、競合が回避される。図１ＣのＲＡＭブロックは４０９６個 のメモリセルを含み、これは異なった４つの内部構成４０９６×１、２０４８× ２、１０２４×４および５１２×８を有し得り、図１ＢのＲＡＭブロックは１つ の内部構成２５６×９を有する。他の構成も可能である。効率をよくするために 、図３における幅の選択は２の累乗であるべきであり、図１Ｂではいかなる幅が 用いられてもよい。図１Ｂの詳細を以下に図２に関して説明する。図１Ｃの詳細 は図７Ａから図７Ｃに関して後に説明する。第１の実施例、図２ 図２は、図１ＢのデュアルポートＲＡＭブロック１３を詳細に示す。このＲＡ ＭブロックはデュアルポートＲＡＭ１３１を含む。デュアルポートＲＡＭにより 、同じメモリ場所にアクセスするための独立した２組のアドレス、データおよび コントロールラインが提供される。デュアルポートＲＡＭは、同じメモリにおけ る２つのアドレスに対してユーザが同時に読出または書込を希望する場合に有用 である。たとえば、外部ソースからデータのバーストを受け、かつデータを記憶 して内部処理するＦＩＦＯは、一方のポートを外部ソースからの書込のために用 い、他方のポートを内部論理による読出のために用いることによりデュアルポー トを有益に利用する。 図２では、図１Ｂにおけるように、隣接した論理ブロックに接続される４組の ローカル相互接続ラインＬ０からＬ３がデュアルポートＲＡＭブロック１３にお いて水平方向に延びる。デュアルポートＲＡＭブロック１３ではＲＡＭブロック のアドレス、データおよびコントロールラインが垂直に延びる。４本のグローバ ルクロックラインＧＣＬＫは図示されるＲＡＭブロック１３の上下のＲＡＭブロ ックに永久的に接続される。２本のローカルクロックラインＬＣＬＫは上下のＲ ＡＭブロックにプログラム可能に接続される。クロックラインＧＣＬＫおよびＬ ＣＬＫはいずれもＲＡＭ１３１にプログラム可能に接続される。図１Ｂの上エッ ジに示されるプログラム可能な接続は、ＲＡＭ１３１の左側の五角形の記号によ って表わされる。五角形の記号は後に図４Ａに関して説明する。書込イネーブル ラインＷＥＡおよびＷＥＢならびにアドレスイネーブルバスＥＮＢおよびＥＮＡ は、アドレスバスＡＤＤＲＢおよびＡＤＤＲＡと同様に上下のＲＡＭブロックに プログラム可能に接続される。 別個のデータ入力およびデータ出力ラインを用いると、多くの構成のＦＰＧＡ が好都合に実現される。なぜなら、相互接続ラインは単一ソースによって駆動さ れる必要があり、ＲＡＭがすべてのデータ出力ドライバに対してトライステート 制御を行なう必要がある場合には、ＲＡＭに対してトライステート制御をもたら すために信号を経路付けることが困難であるからである。このため、データ入力 およびデータ出力信号が同じ信号を共有しないことが好ましい。したがって、デ ュアルポートＲＡＭブロック１３は、ＲＡＭ１３１への書込のためのデータ入力 バスＤＩＮＢおよびＤＩＮＡならびにＲＡＭ１３１からの読出のためのデータ出 力バスＤＯＵＴＢおよびＤＯＵＴＡの両方を含む。これらのデータバスは示され るものの上下のＲＡＭに対して接続可能である。１つの実施例において、ＬＣＬ Ｋ、ＷＥＡ、ＷＥＢ、ＥＮＡ．およびＥＮＢラインならびにＡＤＤＲＡ、ＡＤＤ ＲＢ、ＤＩＮＡおよびＤＩＮＢバスは（五角形で示されかつ後に説明する）バッ ファリングされた接続を用い、ＤＯＵＴＡおよびＤＯＵＴＢバスは（白い丸で示 される）バッファリングされていない接続を用いる。 図３Ａは、２本のラインの交差部を囲む丸が、２本のラインを接続するための メモリセルＭによって制御されるパストランジスタを表わすことを示す。図３Ｂ は、２つのラインセグメントを結合する白丸がさらに、２つのラインセグメント を接続するためのメモリセルによって制御されるパストランジスタを表わすこと を示す。 図３Ｃは、１つのラインセグメントの方向を指す三角形が、三角形の平らなエ ッジ上のラインから、三角形が指すラインに信号を与える、プログラム可能な接 続を表わすことを示す。（もちろんこの信号は後にラインの全長上に存在する。 反対方向を指す三角形は同じワイヤを示し得るため同じ意味を持つ。）。信号の 流れが常に同じ方向である場合、三角形の記号は信号の流れに続くことによりリ ーダを補助する。図３Ｃに示されるように簡単なパストランジスタにより接続を もたらすことができる。 １本のラインがいくつかのプログラム可能な接続によってアクセスされる場合 、それらはマルチプレクサとして実現されることが多い。図３Ｄには、各々が信 号を水平ラインＨに送ることができる４本の垂直ラインＶ１からＶ４が示される 。図３Ｄの右側に示されるように、２つのメモリセルＭ１およびＭ２は、垂直ラ インＶ１からＶ４のうちバッファＢを介して水平ラインＨに接続されるものを選 択する。 双方向バッファ 図４Ａは、ラインセグメントＡによって部分的に覆われたラインセグメントＡ およびＢ間の五角形が双方向バッファであり、かつバッファがトライステートモ ードにあるときにはラインセグメント間の双方向バッファ接続がラインＡからバ ッファまでのデフォルト入力を含む、というバッファの別の局面を示す。 図４Ａに示されるように、双方向バッファは１つのバッファエレメント４１を 含む。２つのメモリセルＭ１およびＭ２は信号の流れの方向と、バッファがトラ イステートモードにあるかどうかを制御する。Ｍ１およびＭ２がいずれも論理０ を保持する場合、バッファはトライステートモードにあり、ラインセグメントＡ またはＢのいずれも駆動しない。しかしＰチャネルトランジスタＴ４３がオンで あるため、ラインセグメントＡ上の信号がバッファ４１の入力端子に与えられる 。このバッファはヤングによって米国特許第５，５１７、１３５号にさらに記載 されており、引用によって援用される。 ＲＡＭブロック 再度図２を参照して、デュアルポートＲＡＭブロック１３およびデュアルポー トＲＡＭメモリ１３１への接続を以下に説明する。デュアルポートＲＡＭブロッ ク１３は、ＲＡＭブロック１３が位置付けられる４行の論理ブロックに接続され 得る。ローカル相互接続ラインＬ０−Ｌ３の組により、ＲＡＭブロック１３にわ たって延びる４つのそれぞれの行にある論理ブロックに対してプログラム可能な 接続が形成される。さらに、示されるものの上または下にあるＲＡＭブロックの ラインＬ０−Ｌ３にＲＡＭ１３１が接続され得る。 図４Ａの五角形の記号で示されるようなプログラム可能な接続が図２に示され る。五角形で示されるように、図２のＲＡＭ１３１への入力信号の各々はバッフ ァエレメント４１（図４Ａ）によってバッファリングされ、このバッファエレメ ント４１はＲＡＭブロック１３（図２）の水平および垂直ラインの交差部に位置 付けられる。このため、ＲＡＭ１３１の左エッジまで延びる水平ラインは、水平 ラインが接続される図２の垂直ライン上の信号の、バッファリングされたもので ある。信号駆動ＲＡＭ１３１のソースが水平ラインの上または下にあるかは、メ モリセルＭ１（図４）にある値に依存する。ＲＡＭ１３１への入力端子の駆動す る信号は水平ラインＬ０からＬ３から引出されるか、図２に示されるものの上ま たは下にあるＲＡＭブロックから引出すことができる。 たとえば、図２では、ラインＬ３によってアクセスされる論理ブロックの行に おいて、ラインＬ３−０はデータ入力ラインとしての役割を果たし、かつＤＩＮ ＡバスラインＤＩＡ２にプログラム可能に接続され得る。これに代えて、ライン Ｌ３−０はアドレスラインとしての役割を果たし、かつラインＬ３−０とライン ＡＤＤＲＢ２との交差部に丸で示されるようにＡＤＤＲＢラインＡＤＤＲＢ２に プログラム可能に接続され得る。ラインＡＤＤＲＢ２は、ラインＡＤＢ２を駆動 するよう双方向バッファによってバッファリングされる。五角形で示されるプロ グラム可能な接続は図４Ａに示され、後に説明される。 同様に、ラインＬ１−１５はラインＬ１によってアクセスされる行の論理ブロ ックによって駆動されるローカルクロックラインとしての役割を果たし、かつロ ーカルクロックラインＬＣＬＫ１にプログラム可能に接続され得り、このＬＣＬ Ｋ１は双方向バッファによつてラインＬＣＫ１に接続される。ラインＬＣＫ１は ＲＡＭ１３１のＢまたはＡポートのいずれかのクロック入力端子ＣＫＢまたはＣ ＫＡに接続され得る。ラインＣＬＫ１とＲＡＭ１３１への２本のクロック入力ラ インＣＫＡおよびＣＫＢとの交差部において三角形で表わされるプログラム可能 な接続は図３Ｃに示され、先に説明した。 これに代えて、ラインＬ１−１５はデータ出力ラインとしての役割を果たし、 ＤＯＵＴＢラインＤＯＢ７にプログラム可能に接続され得る。 これらおよび他のプログラム可能な接続は、それぞれの交差部において丸、三 角形および五角形で示される。 パイピュレーション ＰＩＰという用語はプログラム可能な交差点を意味する。パイピュレーション （pipulation）という用語はＰＩＰ集合を意味する。多くの構成のパイピュレー ションが可能である。チップ領域を最小にすることが望まれる場合、少ない数の ＰＩＰが設けられ（まばらなパイピュレーション）、ＰＩＰの場所は共通の用途 の構造に対して最高の柔軟性と速度をもたらすように選択される。ＰＩＰがＥＰ ＲＯＭセルまたはアンチヒューズなどの非常に小型なデバイスによって形成され る場合、柔軟性を高めるために多くの交差部にＰＩＰが設けられ得る。一般に、 パイピュレーションは十分でなければならず、ローカル相互接続ラインの本数は 、構成に用いられるアドレス、データおよびコントロールラインのすべてにユー ザ がアクセスできるよう十分でなければならない。幅の広いメモリでは、データラ インが共有されるため、図６Ａから図６Ｃに関して説明するように、各データ卜 ラックに対してアクセス点がなければならない。垂直方向に隣接したＲＡＭブロ ックによってデータラインが用いられる場合、それらは垂直に接続されてはなら ず、同じＲＡＭブロックにおいて垂直なデータラインを水平な相互接続ラインに 接続するためには十分なパイピュレーションを設ける必要がある。 デコーダブロック 図２のデコーダブロック１３２および１３３は図５に示されるように形成され 得る。図５において、デコーダブロック１３２は４つの２入力マルチプレクサＭ ＵＸ０−ＭＵＸ３を含む。各マルチプレクサはイネーブルラインＥＮＢ０−ＥＮ Ｂ３によって制御され、これらは水平ラインＬ０からＬ３のうち２本のラインに よってアクセスされ得る。図５に示される実施例では、８個のメモリセルＭ１− Ｍ８により４つの２入力マルチプレクサＭＵＸ０−ＭＵＸ３が提供される。（図 示しない別の実施例では、図２に示される４つのマルチプレクサ制御入力信号と 同様に、隣接する論理ブロックから８つのマルチプレクサ入力が経路付けられる 。）ＲＡＭ１３１（図２）を制御するデコーダ出力信号ＥＮＢは４つのマルチプ レクサＭＵＸ０からＭＵＸ３からの出力信号に応答してＮＯＲゲートＮＯＲ１（ 図５）によって発生される。 デコーダブロック１３２および１３３はバスＥＮＢおよびＥＮＡのイネーブル ラインが付加的なアドレスラインとして用いられるようにするか、または無視さ れるようにする。これらのブロックはまた、ＲＡＭポート全体を不能化するため に用いることもできる。図５の構成はＦＰＧＡのユーザに高いレベルの自由を与 える。ポートＢに関し、ユーザは垂直方向に隣接した２つのＲＡＭブロック１３ を対にし、それらの２つの間で選択を行なうよう各ブロックにおいてデコーダ１ ３２を用いる。このような構成にはデコーダブロック１３２への４本の入力ライ ンのうち１本しか必要ではない。たとえば、隣接した２つのＲＡＭブロックにお いて、マルチプレクサＭＵＸ１からＭＵＸ３は、論理０をメモリセルＭ３からＭ ８にロードすることによりそれらのそれぞれのコントロール信号を無視するよう にされる。２つのＲＡＭブロックの一方においては、メモリセルＭ１およびＭ２ には０１がロードされ、他方においてはメモリセルＭ１およびＭ２に１０がロー ドされる。この構成において、ラインＥＮＢ０に与えられた論理０により、０１ で構成されたＲＡＭブロックが選択され、論理１により、１０で構成されたＲＡ Ｍブロックが選択される。 たとえばＭ１およびＭ２である任意の対のマルチプレクサ入力に１１を入れる と、ＮＯＲゲートＮＯＲ１が論理０の出力信号を与えるようになり、これにより Ｂ ＲＡＭブロックポートが不能化される。これにより４本のイネーブルライン が、図示されるブロックの上または下の場所に対して信号を経路付けるようにな る。 任意の対のマルチプレクサ入力に００を入れると、マルチプレクサがドントケ アにされ、デコーダ１３２がそのマルチプレクサのコントロール入力上の信号を 無視するようにされる。たとえば、メモリセルＭ１およびＭ２に００を入れると 、マルチプレクサＭＵＸ０がドントケアになり、どこかに信号を経路付けるため にラインＥＮＢ０が用いられるようになり、デコーダ１３２が他のイネーブル信 号に応答するようになる。 この状況において、３対のメモリセルＭ３−Ｍ８に０１ ０１ ０１を入れる と、イネーブルラインＥＮＢ１−ＥＮＢ３上のアドレス０００に応答してデコー ダ１３２が能動化される。対に０１の値があると、それぞれのマルチプレクサが コントロール信号を出力に送るようにされる。対に１０の値があると、マルチプ レクサがコントロール信号の補数を出力に送るようにされる。８つのＲＡＭブロ ック１３は、８つのＲＡＭブロック１３のメモリセルＭ３−Ｍ８の３対のマルチ プレクサ入力に０および１の、異なった順列を入れ、ラインＥＮＢ１−ＥＮＢ３ にアドレスを入れることにより、別々にアドレス指定され得る。もちろん、１６ 個のＲＡＭブロックは４本のイネーブルラインすべてを用いてアドレス指定され てもよい。 ８つのメモリセルＭ１−Ｍ８に１１ １１ １１ １１のデフォルト値がロー ドされるとＲＡＭが不能化されるため、電力が消費されず、ＲＡＭブロック１３ の他の部分の任意の構成に応じた競合がなくなる。 図５にはコントロール出力信号ＥＮＢを発生するためのＮＯＲゲートが示され るが、所望の目的を達成するメモリセルＭ１−Ｍ８に異なった値を用いることに よっても同様に、ＯＲ、ＮＡＮＤまたはＡＮＤゲートを用いることができる。た とえば、ＡＮＤゲートが用いられる場合、デフォルト値は００ ００ ００ ０ ０となるであろう。イネーブルラインＥＮＢ１−ＥＮＢ３上に異なった値を用い ることによっても所望の結果がもたらされる。 １つの実施例において、（たとえばＮＯＲゲートＮＯＲ１からの論理０である ）不能化デコーダ出力信号もまた、（たとえばＤＯＵＴＢバスラインＤＯＢ０− ＤＯＢ８を駆動するＲＡＭ１３１からのすべての信号である）そのポートからの すべての出力信号がトライステートになるようにする。これによりラインＤＯＢ ０−ＤＯＢ８が、示されるものの上または下にある別のＲＡＭ１３１によって駆 動されるようになる。しかしながら、トライステートはまた、ＲＡＭ出力信号が ラインを駆動していないときにラインＤＯＢ０−ＤＯＢ８（および他のデータ出 力ライン）がフローティング状態にされることを可能にする。このため、これら のラインには小さなキーパー回路またはプルアップ抵抗器が装着される。 図４Ｂ 図１Ｂまたは図２に示されるもののいくつかの複製品が互いに隣接して垂直方 向に置かれると、１つの複製品の上にある線または円により、別の複製品の下に ある直線が結合されることとなる。図４Ｂの記号のラインＢは上複製品（または ブロック）にあり、図４Ｂの記号のラインＡおよび円は下の複製品にある。図４ Ｂの左側に示される三角形および白丸およびその中心へのラインの組合せにより 、図４Ｂの右側に示されるデフォルト入力を有する双方向バッファが示される。 これは図４Ａに示されるものと同じ回路であるため再度説明しない。後に説明す るように、図４Ｂの記号の部分は図６Ａ−６Ｃに示される。図４Ｂの記号もまた 、後に説明する図７Ａ−図７Ｃに示される。 ＲＡＭブロックのグループ分けおよびメモリ長／幅の制御 図６Ａは隣接した４つのＲＡＭブロック１３−５から１３−８を含むＲＡＭブ ロックグループ１０１を示し、各々は図２に示されるように構成される。他の数 のＲＡＭブロックをともに用いてもよい。ＲＡＭブロックグループ１０１は図１ Ａにも示される。各ＲＡＭブロックは４つの論理ブロックにわたって延びるため 、 グループ１０１の４つのＲＡＭブロックは１６個の論理ブロックにわたって延び る。隣接した４つのブロックは１０２４×９ ＲＡＭ、５１２×１８ ＲＡＭま たは２５６×３６ ＲＡＭとして構成され得る。各ＲＡＭブロックはＲＡＭ２５ ６×９を含み、すなわちＲＡＭは２５６ワードの大きさを有し、各ワードは９ビ ットの幅を有する。この実施例では８ビットワードの代わりに９ビットワードが 用いられる。なぜなら、多くのユーザはパリティビットを希望し、８ビットワー ドのみでパリティビットを得ることは矛盾しているからである。未使用である場 合に９番目のビットを与えることはさほど費用が掛かることではない。なぜなら 、９番目のビットは他の８ビットのデコード論理を共有し、メモリ面積が１２％ 増加すると面積の合計がわずかに増加するからである。この実施例において、幅 （ワード長）および長さ（アドレス数）は、双方向バッファおよび隣接したＲＡ Ｍブロック１３の間のパスゲートがいかにしてオンにされるかに依存する。図６ Ｂおよび図６ＣにはＲＡＭブロックグループ１０１の代替的な構成が示される。 図６Ａにおいて、４つのＲＡＭブロック１３−５から１３−８は１０２４×９ メモリとして構成される。１０２４×９の場合、１０個のアドレスビットがなけ ればならない。ＡＤＤＲバス（図２のバスＡＤＤＲＡおよびＡＤＤＲＢ）は８ビ ットを有する。図６Ａに示されるように、隣接した４つのＲＡＭブロック１３− ５から１３−８の４つの隣接したＡＤＤＲバスは互いに接続される。ＡＤＤＲバ スの８つのアドレスビット（または図２のデュアルアドレスバスＡＤＤＲＡおよ びＡＤＤＲＢ上の１６個のもの）によりＲＡＭ１３１の内部の２５６ワード（２⁸ ）がアドレス指定される。各々が各ＲＡＭ１３１にある４つの場所は、ＢＵＳ ＡＤＤＲ上の同じ８ビットアドレスによってアドレス指定されるため、２本のイ ネーブルラインＥＮ（図２のＥＮＡまたはＥＮＢ）をアドレスビットとして用い 、図５に関して先に説明したように９番目および１０番目のアドレスビットをも たらすために互いに接続してもよい。１つのＲＡＭブロックのデータ入力および データ出力ラインは隣接するＲＡＭブロックの、対応するデータ入力およびデー タ出力ラインに接続される。これは、４つのＲＡＭブロックのうちの１つのＲＡ Ｍしか一度にアドレス指定されないからである。データ出力ラインに入れられた データは４つのＲＡＭブロック（または１６個の論理ブロック）に沿ったいくつ か の場所でローカル水平ラインにおいて拾い上げることができる。書込イネーブル ＷＥおよびローカルクロックＬＣＬＫラインもまた、４つのＲＡＭブロックをと もにグループ分けするために互いに接続される。黒丸は双方向バッファまたはパ スゲートを介して接続された隣接したブロックにラインを有するバスを示し、白 丸は、双方向バッファまたはパスゲートを介して接続されていないラインを示す 。図６Ａの上下の部分において、双方向バッファおよびパスゲートは上にある次 のＲＡＭブロックからの切断されたラインを示し、４つのグループの内部では、 隣接したＲＡＭブロックのラインのすべての対は接続されていることに注目され たい。 図６Ｂに示されるように、５１２×１８メモリを形成するために、４つのＲＡ Ｍブロックのデータラインは白丸ＰＩＮ２およびＰＯＵＴ２で示されるように２ つのグループに分割され、アドレス、イネーブル、書込イネーブルおよびローカ ルクロックラインは一緒にされる。イネーブルラインのうち１つだけがアドレス ラインとして用いられ、その他のものは図５に関して先に述べたデコーダの構成 がドントケアであるため無視される。したがって、たとえばＲＡＭブロック１３ −５の１つのＲＡＭセルおよびＲＡＭブロック１３−７の１つのＲＡＭセルであ る２つのＲＡＭセルが１つの９ビットアドレスに応答してアクセスされる。読出 時には、アドレス指定された２つのＲＡＭセルの各々がそれらの９ビットのデー タをデータ出力バスＤＯＵＴに同時に送る。書込時には、アドレス指定された２ つのＲＡＭセルの各々が、それらの９ビットデータをデータ入力バスＤＩＮから 同時に取出す。データ入力およびデータ出力ラインはＰＩＮ２およびＰＯＵＴ２ の中間で２つのグループに分割される。上および下グループの各々にある水平デ ータラインによりデータの読出および書込が行なわれ、データラインは分割され るため競合はない。上の２つのＲＡＭブロックに記憶されたデータビットは上の ２つのＲＡＭブロック１３−５および１３−６に接続された水平ライン上で検出 される必要があり、下位ビットはＲＡＭブロック１３−７および１３−８に接続 された下ライン上で検出される必要がある。この例では、アドレスは４つのＲＡ Ｍブロックのうちのいずれかに隣接した論理ブロック場所からか、または示され る水平ラインに接続され得るより遠くにある場所から入来し得る。別の例では、 ＲＡＭブロック１３−５のバスＡＤＤＲは上のアドレスバス（図示せず）に接続 されてもよく、この場合アドレスは、アドレス指定されたＲＡＭブロックよりさ らに遠くの論理ブロックから引出されてもよい。このように、１つの９ビットア ドレスに応答して、１８個のデータビットの書込または読出が行なわれる。９ビ ットアドレスによって５１２個の別個の場所がアドレス指定されるため、メモリ は５１２×１８である。 図６Ｃに示されるように、２５６×３６メモリの場合、４つのＲＡＭブロック のデータ入力および出力ラインは４つのグループに分けられ、アドレスラインＡ ＤＤＲは互いに接続される。この構成では８本のアドレスラインしか用いられな い。イネーブルラインはアドレス指定のためには用いられない。このため、４つ のＲＡＭブロックにより、単一アドレスに応答してデータワードがデータ出力バ ス上に入れられるか、またはデータ入力バスからデータワードが読出される。そ の後、４組のデータが検出されるか、またはそれぞれのＲＡＭブロックの領域に ある論理ブロックによって与えられなければならない。 デュアルポートＲＡＭ構成 各２５６×９ＲＡＭはデュアルポートＲＡＭであるため、２つの別個の単一ポ ート１２８×９ＲＡＭか、または１つの単一ポート１２８×１８ＲＡＭとして構 成され得る。２５６×９＝２３０４個のＲＡＭビットのすべてが両方のアドレス バスからアドレス指定可能であることを思い出されたい。 ２つの１２８×９ＲＡＭを形成するために、８個のアドレスビットのうちの１ つ、たとえば最上位アドレスビットが、一方のポートのアドレスバス上では一方 の状態に、かつ他方のポートに関しては他方の状態に永久的に設定される。これ により、一方のアドレスバス上の残りの７つのビットによってＲＡＭの半分が、 かつ他方のアドレスバス上の７つのビットによってもう半分がアドレス指定され るようになる。一方のアドレスポートの最下位の７本のアドレスラインは１組の ７本の垂直アドレスラインに接続され、他方のアドレスポートの最下位の７本の アドレスラインは別の組の７本の垂直アドレスラインに接続される。データ入力 ポートは別個のデータ入力ラインに接続され、データ出力ポートは別個のデータ 出力ラインに接続される。 １つの単一ポート１２８×１８ＲＡＭを形成するために、一方のアドレスポー トの最上位ビットは、たとえば論理１である能動化電圧源に接続され、他方のア ドレスポートの最上位ビットは接地に接続される。２つのポートの残りの７本の アドレスラインは同じ７本の垂直アドレスラインに接続される。このため、７本 の垂直アドレスライン上の任意のアドレスによつて２組のＲＡＭセルがアドレス 指定される。１８本の垂直データ出力ラインは２つのポートの１８本のデータ出 力ラインに接続されるため、アドレス指定された２組のＲＡＭセルの内容を受け 、これは単一の１８ビットワードを含む。 第２の実施例、図７Ａ−図７Ｃ この発明のＲＡＭブロックの第２の実施例が図７Ａ−図７Ｃに示される。図７ ＡのＲＡＭブロックは、ＲＡＭ５３１と、チップの他の部分にＲＡＭ５３１を接 続するためのラインとを含む。ＲＡＭ５３１は異なった４つの構成、すなわち４ ０９６×１、２０４８×２、１０２４×４および５１２×８に構成することがで きる。水平ラインはＲＡＭ５３１から左方向に延びる。これらによりアドレス、 データ入力およびコントロール信号がＲＡＭ５３１に与えられる。ＲＡＭ５３１ から右方向に延びる水平ラインはＲＡＭ５３１からのデータ出力信号を受ける。 図２に示されるように、図７ＡのＲＡＭブロックを通って延びる専用の垂直ライ ンにより、ＦＰＧＡチップの論理ブロックとチップのＲＡＭブロックのＲＡＭ５ ３１との間にインターフェイスが提供される。図２に示されるように、図面の上 方にあるプログラマブルコネクタにより、図７ＡのＲＡＭブロックが、上にある 同一のＲＡＭブロックに接続されるようになる。ＲＡＭ５３１の内部構成は周知 の方法または１９９６年７月２９日に出願された同時係属中の出願連続番号第０ ８／６８７，９０２号［Ｘ−２６４−１Ｎ］においてナンス他（Nance et al.） によって説明されている新規な構造によって、図６Ａ−６Ｃに関して先に述べた ものに類似した態様で制御され得る。 図２と同様に、組にされた４つのグループの水平ラインＬ０からＬ３が図７Ａ のＲＡＭブロックを通って延びる。これらのラインはＦＰＧＡチップの論理ブロ ックのための汎用相互接続構造の部分である。プログラマブルコネクタにより、 これらの水平ラインが、垂直方向に延びるアドレス、データ入力、データ出力お よびコントロールラインに接続されるようになる。図７Ａの実施例では、より長 い水平ラインＨＬ０からＨＬ３によりデータ出力信号がさらに遠くの論理ブロッ クまで伝えられる。水平ラインおよび垂直ラインの、選択された交差部における 明示されていない三角形により、交差部におけるプログラム可能な接続が可能に なる。図４Ｂに関して説明したように、三角形およびその中心へのラインを有す る白丸の組合せにより、デフォルト入力を有する双方向バッファが示される。図 ４Ｂまたは図７Ａから図７Ｃでは、丸は、図面の上方または下方にあるＲＡＭブ ロックに対するバッファリングされたプログラム可能な接続であろと考えること ができる。（上方に丸を有する）三角形はＲＡＭ５３１へのバッファリングされ たプログラム可能な接続であると考えることができる。 実施例の相違点 図２および図７Ａから図７Ｃに示される実施例の間には基本的な相違点がある 。図２では、いくつかのＲＡＭからのデータ出力ラインは同じ垂直データ出力ラ インに接続され、（たとえば図６Ａに示される１０２４×９である）大きな構成 ではいくつかのＲＡＭブロックは同じラインに接続され得る。１つより多い信号 を一度にデータ出力ラインに送ることを回避するようイネーブルラインを用いる ことによって競合が避けられる。 図７Ａから図７Ｃの実施例ではイネーブルラインは設けられない。データ入力 およびデータ出力ラインを交互に配置することにより競合が避けられる。図７Ａ から図７Ｃの上方には、図７Ｂにおいて明示されたＤＩＣ３１およびＤＩＣ３０ などのプログラマブルコネクタが、上のＲＡＭブロックに延びるラインに接続さ れる。図７Ｂを参照して、データ入力ラインＤＩ３０はプログラムデータ入力コ ネクタＤＩＣ３０を介してデータ入力ラインＤＩ３１’に接続され、これは上の ＲＡＭブロックのラインＤＩ３１として続く。最も左のラインＤＩ３１はプログ ラマブルデータ入力コネクタＤＩＣ３１を介してラインＤＩ１６’に接続され、 これは上のＲＡＭブロックのラインＤＩ１６として続く。他のラインは、上のＲ ＡＭブロックにおいて左の方向に移動するようそれらのそれぞれのプログラマブ ルコネクタの上のラインと交互に配置される。ＲＡＭ５３１の右にあるデータ出 力ラインの場合にも同じ交互の配置がもたらされる。図７Ａおよび図７Ｂの両方 を見ると、ラインＬ３の上ラインＬ３−２３（図７Ａ）が垂直ラインＤＩ３１に プログラム可能に接続され、かつデータ入力ＰＩＰ ＤＩＰ３１（図７Ｂ）を介 してＲＡＭ５３１のデータ入力ラインＤＩＢ３にプログラム可能に接続され得る ことがわかるだろう。これに代えて、または付加的に、上向きに信号を伝えるよ うにプログラマブルコネクタＤＩＣ３１を設定することによりＲＡＭ５３１上の ＲＡＭを用い、上のＲＡＭブロックのラインＤＩ１６として続くラインＤＩ１６ ’にラインＤＩ３１を接続するようにしてもよい。ラインＤＩ１６は図７Ｂにお いてＰＩＰ ＤＩＰ１６を介してデータ入力ラインＤＩＢ７に接続されることが わかる。このように、ラインＤＩ３１は図示されたＲＡＭブロックのデータ入力 ラインＤＩＢ３に、または上のＲAＭブロックのラインＤＩＢ７に接続され得る 。 すべてのＲＡＭ構成において柔軟性を最大にするための、交互配置されたライ ンの分離 図７Ｂおよび図７Ｃのデータ入力およびデータ出力ラインの数に注目されたい 。ＲＡＭ５３１のデータ入力およびデータ出力ラインはどのビットが最上位であ るかに従って番号が付されており、ここでビット７は最上位であり、ビット０は 最下位である。数は連続していない。（もちろん図面では連続した数が付され、 ＲＡＭ５３１の外部にあるＰＩＰのパターンはこれに対応して異なって示される 。）ＰＩＰおよび交互配置された垂直ラインは、×１、×２、×４および×８Ｒ ＡＭメモリのすべてが、設けられた垂直データラインの数に関して垂直方向に隣 接したＲＡＭブロックの、可能な最も大きな長さにわたって競合が生じないよう にアクセスすることができる。×１ＲＡＭの場合、すなわちＲＡＭ５３１がデー タワードの１ビットによって構成されている場合、（たとえばラインＤＩＡ０、 ＤＩＢ０、ＤＯＡ０およびＤＯＢ０である）Ｄ０ラインしか用いられず、特定の 水平Ｄ０ラインに接続される垂直ラインは１６個のＲＡＭブロックを通るまで同 じ垂直ラインに接続されない。×２ＲＡＭの場合、すなわちＲＡＭ５３１がデー タワードの２ビットで構成されている場合、ラインＤ０およびＤ１しか用いられ ない。それらは図７Ａから図７Ｃの上に示される交互配置構造によって互いに隔 てられるため、Ｄ０ラインは８個のＲＡＭブロックを通るまでＤ１ラインと衝突 しない。同様に、×４ＲＡＭの場合、ラインＤ０、Ｄ１、Ｄ２およびＤ３が用い られ、４つのＲＡＭブロックを通るまで衝突は生じない。最後に、×８構成の場 合、すべての水平データラインが用いられる。８本の水平データラインおよび１ ６本の垂直データラインがあるため、８本のデータラインが用いられても、２個 のＲＡＭブロックを通るまで衝突が生じない構成にすることができる。 図７Ａの実施例では、×１のメモリは０番目のデータポートしか用いないと仮 定している。しかしながら、別の実施例では、×１のメモリ構成のＲＡＭブロッ クにより単一信号がいくつかのまたはすべてのデータポート上に送られ、それに より、パイピュレーションに必要なスペースを増加させることなく経路付けの柔 軟性を高めることができる。同様に、×２構成は２つより多いデータポートを用 い、×４構成は４つより多いデータポートを用い得る。 パイピュレーション 図７Ａを参照して、ＰＩＰの規則正しいパターンにより、相互接続ラインＬ０ からＬ３がＲＡＭブロック５３１および図面の上下にある他のＲＡＭブロックに アクセスするようになる。Ｌ０からＬ３までの組のラインはアドレスラインまた はデータラインとしての役割を果たし得る。たとえば組Ｌ３のラインＬ３−２３ はラインＬ３−２３と垂直アドレスラインＡ２３との交差部にあるＰＩＰをオン にすることによりアドレスラインとして用いられ得る。垂直アドレスラインＡ２ ３はそれらの２本のラインの交差部にあるＰＩＰをオンにすることにより、水平 ＡポートアドレスラインＡＤＡ１１または水平ＢポートアドレスラインＡＤＢ１ １にアクセスし得る。垂直アドレスラインＡ２３は、図面の上の部分にあるコネ クタＡＣ２３をオンにすることにより図面の上のＲＡＭブロックの別の垂直アド レスラインＡ２３に接続され得り、この垂直アドレスラインは図７Ａに示される ように水平アドレスラインに接続され得る。これにより、ラインＬ３−２３は多 くの異なったＲＡＭブロックにおける多くの異なった水平アドレスラインにアク セスすることができる。組L３のラインＬ３−０からＬ３−２３の各々は、ＲＡ Ｍ５３１に至る水平アドレスラインのうちの１つにアクセスし得る。 組Ｌ２を垂直アドレスバスＡＤＤＲに接続するためのＰＩＰは、組Ｌ３に関す る対応するＰＩＰからオフセットして配置される。組Ｌ１およびＬ０のＰＩＰも 同様にオフセットされる。４つの組Ｌ０からＬ３の各々はＡポートのすべての水 平アドレスラインＡＤＡ１１−ＡＤＡ０およびＢポートのすべての水平アドレス ラインＡＤＢ１１−ＡＤＢ０に垂直アドレスバスＡＤＤＲを介してアクセスし得 るが、ＰＩＰのオフセットは４組のラインＬ０−Ｌ３について異なるため、４組 のラインＬ０−Ｌ３には異なった垂直アドレスラインが用いられる。たとえば、 組Ｌ３ではラインＬ３−２３は水平アドレスラインＡＤＡ１１、ＡＤＡ１０、Ａ ＤＢ４およびＡＤＢ５にアクセスし得る。組Ｌ２では、ラインＬ２−２３はライ ンＬ３−２３と同じ水平アドレスラインにアクセスし得るが、垂直アドレスライ ンＡ２２を介してアクセスする。ラインＬ２−２３およびＬ１−２３は垂直アド レスラインＡ２１およびＡ２０をそれぞれ介して水平アドレスラインＡＤＡ１０ 、ＡＤＡ９、ＡＤＢ４およびＡＤＢ３にアクセスする。 組Ｌ０−Ｌ３のラインはデータ入力またはデータ出力ラインとしての役割も果 たし得る。たとえば、組Ｌ３のラインＬ３−２３はラインＬ３−２３と垂直デー タ入力ラインＤＩ３１との交差部にあるＰＩＰをオンにし、かつ垂直データ入力 ラインＤＩ３１と水平データ入力ラインＤＩＢ３およびＤＩＡ３（図７Ｂの表示 を参照）との交差部にある１つまたはそれ以上のＰＩＰをオンにすることにより 、データ入力ラインとして用いられる。 ラインＬ３−２３は図７ＡのＲＡＭ５３１のＢポートからのデータ出力ライン としての役割を果たさないことに留意されたい。ＰＩＰはラインＬ３−２３と垂 直データ出力ラインＤＯ２７との交差部にあるが、垂直データ出力ラインＤＯ２ ７とＲＡＭ５３１のＢポートからの任意の水平データ出力ラインとの間の交差部 にはＰＩＰはない。しかしながら、ラインＬ３−２３は図７Ａの上の、対応する ＲＡＭ５３１のＢポートからのデータ出力ラインとしての役割を果たし得る。コ ネクタＤＯＣ３１（図７Ｃを参照）をオンにすると垂直データ出力ラインＤＯ３ １がデータ出力ラインＤＯ１６’に接続され、これは図の上にあるＲＡＭブロッ クのデータ出力ラインＤＯ１６として続く。図７Ｃに示されるように、垂直デー タ出力ラインＤＯ１６はその交差部にあるＰＩＰをオンにすることにより水平デ ータ出力ラインＤＯＢ０からのデータを受けることができる。他のパターンのＰ ＩＰを用いることにより他の選択肢が可能となる。上述のとおり、パイピュレー ションの密度を高めるとより多くの選択肢がもたらされるが、実現するために必 要なチップ面積が増加する。 デュアルポートＲＡＭの特徴 別個のデータ入力およびデータ出力ラインを用いると、いくつかの論理ブロッ クによりポートＢを介してＲＡＭ５３１に対する読出を行なうことができ、他の 論理ブロックによりポートＡを介してＲＡＭ５３１に対する書込を行なうことが できる。２４本の垂直アドレスラインＡ０−Ａ２３が設けられ、４０９６の大き さの構成において１２本のアドレスラインが用いられることに留意されたい。た とえば、アドレスラインＡ０−Ａ２３のうちの奇数のものがデータ入力ポートＡ に対する書込を行なうために用いられるならば、データ出力ポートＢからの読出 のためには偶数のアドレスラインが用いられ得る。（十分なラインおよび十分な ＰＩＰがあるならばいかなるラインの組合せをポートＡおよびＢに用いてもよい 。） ４０９６×４ＲＡＭにおいてポートＡに対する書込およびポートＢからの読出 を行なうために、４対のＰＩＰをオンにすることにより４つのデータビットが垂 直データ入力ラインＤＩ０からＤＩ３に書込まれる。水平ラインＬ３−２０と垂 直データ入力ラインＤＩ１９との交差部において１つのＰＩＰが、水平ラインＬ ２−２０と垂直データ入力ラインＤＩ１８との交差部において第２のＰＩＰが、 水平ラインＬ１−２０と垂直データ入力ラインＤＩ１７との交差部において第３ のものが、かつ水平ラインＬ０−２０と垂直データ入力ラインＤＩ１６との交差 部において第４のものがオンになる。 経路を完成するために、ＲＡＭ５３１のＰＩＰ ＤＩＰ１９がラインＬ３−２ ０をデータ入力ポートＤＩＢ０に接続するためにオンになる。このため、ライン Ｌ３−２０上の信号がＲＡＭ５３１のラインＤＩＡ０上に受けられ、周知の手段 によつて、ＲＡＭ５３１の、アドレス指定されたメモリセルに書込まれる。ＰＩ Ｐ ＤＩＰ１８はオンにならない。したがって、ラインＬ２−２０上の信号はＲ ＡＭ５３１のラインＤＩＡ０には接続されない。しかしながら、上にある同一の ＲＡＭブロックにおいては、ＰＩＰ ＤＩＰ１９がオンになるため、ラインＬ２ −１２上の信号がＲＡＭ５３１の上にあるＲＡＭのラインＤＩＡ０上に受けられ る。垂直データ入力ラインＤＩ１７上にあるラインＬＩ−２０上の信号は、コネ クタＤＩＣ１７によって、図７Ａの上にあるＲＡＭブロックの垂直データ入力ラ インＤＩ１８に接続され、図７Ａの上にあるＲＡＭブロックのコネクタＤＩＣ１ ８を介して図７Ａの２つ上にあるＲＡＭブロックの垂直データ入力ラインＤＩ１ ９にさらに接続される。そこからそれは、ＰＩＰ ＤＩＰ１９を介して水平デー タ入力ラインＤＩＡ０に、かつ図７Ａの２つ上にあるＲＡＭに接続される。同様 に、図７ＡのラインＤＩ１６にあるラインＬ０−２０上の信号は、図７Ａより３ つ上のＲＡＭブロックの水平データ入力ラインＤＩＡ０に接続される。 これにより、図７ＡのＲＡＭブロックに隣接した論理ブロックによってライン Ｌ３−２０、Ｌ２−２０、Ｌ１−２０およびＬ０−２０上に送られた、データワ ードのうちの４ビットが、異なった４つのＲＡＭブロックのメモリセルの中に書 込まれ、これらのうちの３つは図７Ａより上にある。 ４つのＲＡＭブロックの各々では、水平データ出力ラインＤＯＢ０しか用いら れない。この結果、４つのデータ出力信号が図７Ｃまたは図７Ａの垂直データ出 力ラインＤＯ１６からＤＯ１９上に送られることとなる。ＰＩＰはこれらの４本 のラインと水平ラインＬ３−２０、Ｌ２−２０、Ｌ１−２０およびＬ０−２０と の交差部にはないが、これらの４本の水平ラインは読出のために用いることがで きない。なぜなら、それらは上述の書込動作のために既に用いられているからで ある。しかしながら、ラインＬ３−１４、Ｌ２−１４、Ｌ１−１４およびＬ０− １４との交差部にもＰＩＰはあり、これらのラインはそれぞれのＰＩＰをオンに することにより書込のために用いることができる。 図７Ａから図７ＣのＲＡＭブロックの例示的な用途 ＲＡＭ５３１は４つの構成を有するデュアルポートＲＡＭである。ＲＡＭ５３ １は４０９６個のメモリセルを含み、これらは周知の内部構造によって４０９６ ×１ＲＡＭ、２０４８×２ＲＡＭ、１０２４×４ＲＡＭまたは５１２×８ＲＡＭ として構成され得る。図７Ａの実施例では各ポートに対して１２本ずつ、２４本 の水平アドレスラインがある。 ４０９６×１構成では、１２本の水平アドレスラインにより各ポート（２¹²＝ ４０９６）がアドレス指定される。４０９６×１構成では、水平データ入力ライ ンＤＩＡ０およびＤＩＢ０ならびに水平データ出力ラインＤＯＡ０およびＤＯＢ ０しか用いられない。 ２０４８×２ＲＡＭ構成では、１１本の水平アドレスラインにより各ポート（ ２¹¹＝２０４８）がアドレス指定され、各ポートの最上位アドレスビットは未使 用のままとされる。ポートＤＩＡ０、ＤＩＡ１、ＤＩＢ０およびＤＩＢ１の各々 に関する２本のデータ入力ラインならびにポートＤＯＡ０、ＤＯＡ１、ＤＯＢ０ およびＤＯＢ１の各々に関する２本のデータ出力ラインが用いられる。 ５１２×８ＲＡＭでは、アドレス指定のために各ポートに対して９本のアドレ スライン、すなわちラインＡＤＢ８−ＡＤＢ０およびＡＤＡ８−ＡＤＡ０が用い られる。３つの最上位アドレスラインは無視される。５１２×８構成では、各ポ ートに関する８本のデータラインのすべてが用いられる。 図８Ａは、ＲＡＭブロックが５１２×８構成である場合の、図７Ａから図７Ｃ の実施例の例示的な用途を示す。４つのＲＡＭブロックが関連して用いられる。 それらは５１２×３２ＲＡＭとして構成される。４つの隣接したＲＡＭブロック のメモリセルにアクセスする論理は各論理ブロックにより隣接したＲＡＭブロッ クがアクセスされるように配置されているため、１つのＲＡＭブロックから次の ものへの垂直方向の接続は必要ないか、または使用されない。図８Ａは、ＲＡＭ ブロック出力ポートから論理ブロック入力ポートに信号を伝えるために用いられ る１つのＲＡＭブロック内の垂直方向のデータ出力ルーチングラインを示す。 ＲＡＭブロック５３１−８のメモリセルにより３２ビットワードの各々の最下 位ビット０から７が記憶される。ＲＡＭブロック５３１−８の出力ポートＤＯＢ ０からＤＯＢ７は、垂直データ出力ラインへのＰＩＰをオンにすることにより、 ＲＡＭブロック５３１−８に隣接した４つの行の論理ブロックに接続される。簡 略化のために、垂直データ出力ラインＤＯ−１６と水平ラインのうちの１本との 交差部におけるＰＩＰしか例示しない。図示した例では、ＲＡＭブロック５３１ −８のデータ出力ポートＤＯＢ０はこれら２本のラインの交差部のＰＩＰをオン にすることにより垂直データ出力ラインＤＯ−１６に接続される。垂直ラインＤ Ｏ−１６と水平ラインＬＯ−５との交差部のＰＩＰをオンにすることにより、デ ータ出力ポートＤＯＢＯがラインＬ０−５に接続され、０のデータビットを論理 ブロック２５−４０に与える。同様に、データ出力ポートＤＯＢ１は垂直ライン ＤＯ−２２に接続され、これは論理ブロック２５−４０のラインＬ０−７に接続 される。３２ビットワードの他の３０個のデータビットは示されるように接続さ れる。図８Ａには示されない付加的な接続により論理ブロックが垂直アドレスラ インおよびデータ入力ラインにアクセスするようになり、かつ所望のメモリ機能 を実現するようにクロックおよび他の必要な信号を与えるようになる。 垂直ライン間の接続を用いる大きなＲＡＭ 示される専用の垂直ラインおよびＰＩＰパターンを用いると、垂直アドレス、 データ、およびコントロールラインを互いに接続することにより大きなＲＡＭが 好都合に形成される。図８Ｂは隣接した４つのＲＡＭブロックの２０４８×８Ｒ ＡＭメモリを実現する、隣接したＲＡＭブロックの垂直データ出力ライン間のプ ログラム可能な相互接続の用途を示す。図８Ｂはまた、この構成の論理ブロック にいかにしてデータ出力ラインが接続されるかを示す。論理ブロック２５−３３ から２５−３６はデータワードの８個のビット０から７を受ける。これらの４つ の論理ブロックはＲＡＭブロック５３１−７に隣接する。しかし、論理ブロック ２５−３３から２５−３６に隣接しないＲＡＭブロックにいくつかのデータが記 憶される。このため、好都合に転送を行なうために垂直ラインが用いられる。た とえば、論理ブロック２５−３５に与えられたメモリビット２はＲＡＭブロック ５３１−８に記憶され、ポートＤＯＢ０を介してアクセスされる。ＲＡＭブロッ ク５３１−８に隣接するＤＯＢ０およびＤＯ−１６の交差部のＰＩＰをオンにし 、ＲＡＭブロック５３１−７に隣接するＤＯ−１７およびＬ１−５の交差部のＰ ＩＰをオンにし、トライステートバッファＴＢ−１をオンにし、これにより、Ｒ ＡＭブロック５３１−８に隣接した垂直ラインＤＯ−１６をＲＡＭブロック５３ １−７に隣接した垂直ラインＤＯ−１７に接続することにより、ルーチングが接 続される。ビット２、３、６および７を与えるためには１つのトライステートバ ッファが各ビットに対してオンになる必要がある。ビット４および５を与えるた めには２つのトライステートバッファが各ビットに対してオンになる必要がある 。たとえば、ＲＡＭブロック５３１−５の出力ポートＤＯＢ１に与えられるビッ トは、トライステートバッファＴＢ２およびＴＢ３ならびにＲＡＭブロック５３ １ −５に隣接したＤＯＢ１およびＤＯ−２４の交差部のＰＩＰおよびＲＡＭブロッ ク５３１−７に隣接したＤＯ−２２およびラインＬ２−６の交差部のＰＩＰをオ ンにすることにより、論理ブロック２５−３４におけるその宛先に経路付けられ る。ＲＡＭブロックおよび論理を用いるＲＡＭ 特に大きなＲＡＭであるＲＡＭを形成するためのさらなる柔軟性は、ＦＰＧＡ の論理およびルーチング構造とＲＡＭブロックとを組合せることによって達成さ れる。 図８Ｃは、信号を多重化するための２つの論理ブロックと、信号を経路付ける ための２つの付加的な論理ブロックとを用いて形成された８１９２×２ＲＡＭを 示す。図８Ｃは、アドレスおよびデータ入力ラインならびに図８Ａおよび図８Ｂ に示されるデータ出力ラインを示す。 図７Ａの実施例はＲＡＭブロックにおいて４０９６個のメモリセルを用いるた め、すべてのワードの１ビットを記憶するために２個のＲＡＭブロックを要する 。図８Ｃでは、ＲＡＭブロック５３１−７および５３１−８にはビット０が記憶 され、ＲＡＭブロック５３１−５および５３１−６にはビット１が記憶される。 読出および書込の両方のために、メモリにアクセスするためにポートＢが選択さ れている。書込はポートＤＩＢ０に対して行なわれ、読出はポートＤＯＢ０から 行なわれる。メモリが８１９２個のセルの大きさの場合１３本のアドレスライン が必要である。ポートＢは１２本のアドレスラインしか有さない。したがって、 １２個のアドレス信号Ａ０からＡ１１が１２個のアドレスポートに与えられる。 １２個のアドレス信号のうちの１０個は、論理ブロックと垂直アドレスラインと の間のひとつのＰＩＰおよび垂直アドレスラインとアドレスポートとの間の１つ のＰＩＰをオンにすることによって与えられる。２つのアドレス信号Ａ８および Ａ１１は、隣接した論理ブロックにアドレス信号を経路付け、そこから垂直アド レスラインに、かつアドレスポートに経路付けることにより、対応するアドレス ポートに与えられる。たとえば、アドレス信号Ａ１１はローカル相互接続ライン Ｉ１に与えられ、かつＰＩＰ９をオンにすることにより水平ラインＬ２−１５に 与えられ、これはＰＩＰ１０をオンにすることにより垂直相互接続ラインＡＤＤ Ｒ １４に接続される。その後ＰＩＰはこの垂直相互接続ラインをＲＡＭブロック５ ３１−５から５３１−８の各々のアドレスポートＡＤＢ１１に接続する。 アドレス指定されたメモリセルだけが書込まれるようにするために、１３番目 のアドレス信号Ａ１２は書込イネーブル信号ＤＷＥと論理結合される。この論理 結合はいくつかのやり方で行なうことができる。図８Ｃでは、論理ブロック２４ −３１および２４−３２は書込イネーブルおよびアドレス信号の論理結合を行な う。論理ブロック２４−３１はＤＷＥおよびＡ１２のＡＮＤ関数をもたらす。Ａ ＮＤ関数出力はＲＡＭブロック５３１−５および５３１−７の書込イネーブルポ ートＷＥＢに与えられるため、ＤＷＥがハイ（データが書込まれる）であり、Ａ １２がハイ（その範囲の上半分にアドレスがある）場合、書込イネーブル信号は ＲＡＭブロック５３１−５および５３１−７に与えられることとなる。論理ブロ ック２４−３２はＤＷＥのＡＮＤ関数およびＡ１２の反転をもたらすため、その 範囲の下半分にあるアドレスが書込まれる場合には、ＲＡＭブロック５３１−６ および５３１−８が能動化される。 データ出力側では、アドレス信号Ａ１２との論理結合が論理ブロック２５−３ ５および２５−３６において行なわれ、これらの各々はマルチプレクサとして構 成される。データビットＤＯ１は論理ブロック２５−３５において発生する。論 理ブロック２５−３５はＲＡＭブロック５３１−６および５３１−８からのＤＯ Ｂ０出力信号を受ける。Ａ１２がハイのとき、論理ブロック２５−３５のマルチ プレクサはＲＡＭブロック５３１−６からのデータビットを選択し、Ａ１２がロ ーのとき、論理ブロック２５−３５のマルチプレクサはＲＡＭブロック５３１− ８からデータビットを選択する。論理ブロック２５−３６における状況も似てい る。このため、論理ブロック２５−３５および２５−３６からのマルチプレクサ 出力は、８１９２の大きさのメモリにおけるアドレス指定されたワードの２つの ビットＤＯ０およびＤＯ１である。 ＲＡＭブロックの垂直ラインのＰＩＰがＲＡＭブロック５３１−５からの出力 信号を論理ブロック２５−３５に接続するために利用できない場合には、典型的 にはＦＢＧＡ論理ブロックに設けられるローカル相互接続により信号が伝えられ る。この例では、ＲＡＭブロック５３１−５のデータ出力ポートＤＯＢ０はＰＩ Ｐ１、ＴＢ５、ＴＢ４、ＰＩＰ２、ＰＩＰ３およびＰＩＰ４をオンにすることに より論理ブロック２５−３５に接続される。これらのうちＰＩＰ３およびＰＩＰ ４は従来のＦＰＧＡに見られるような論理ブロックローカル相互接続構造の部分 である。 アドレスラインＡ１２はＰＩＰ５からＰＩＰ８をオンにすることにより汎用相 互接続構造を介して論理ブロック２５−３５および２５−３６のマルチプレクサ コントロールラインに経路付けられる。 図８Ｃには示されないが先行技術においては周知である多くのルーチンライン および相互接続構造ももちろん、ＦＰＧＡの商用の実施例において提供されるで あろう。このような構造を示すとこの発明の理解が不明瞭になると確信されるた め、それらはここでは示されない。大きなＲＡＭ 垂直アドレス、データ入力およびデータ出力ラインに競合が生する前に垂直の 列にある１６個のＲＡＭブロックを互いに結合することにより４０９６×１６Ｒ ＡＭを形成することが可能である。同じ垂直方向の列のＲＡＭブロックを分割す るか、１つより多い列からのＲＡＭブロックを用いるか、またはＲＡＭの部分を 相互接続するかまたはそれにアクセスするための垂直方向の一般的な相互接続（ ＦＰＧＡアーキテクチャにおいて周知である）を用いることにより、大きなメモ リを形成することができる。図１Ａに示されるように、ＦＰＧＡチップは典型的 に多数の列のＲＡＭブロックのを含む。Ｌ０からＬ３などの水平ラインは、１つ より多い、ＲＡＭブロックの列にアクセスするために用いられ得る。垂直方向の 列にあるより多くのＲＡＭブロックを互いに接続すると、より幅の広いＲＡＭが 形成される。他の実施例 図７Ａの実施例では、各ポートに対して２４本のアドレスラインと、１６本の データ入力およびデータ出力ラインとが示される。したがって１６個の垂直方向 に隣接するＲＡＭブロックを好都合に組合せることができ、すなわちデータ出力 ライン間での競合または入力ラインに対する曖昧さをもたらすことなく組合せて 用いることができる。もちろん、他の数のライン、他のパターンのＰＩＰおよび 他のサイズのＲＡＭを用いてもよい。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年１１月１３日（１９９８．１１．１３） 【補正内容】 ３，２３８号およびファーテック（Furtek）によって発明されかつコンカレント ロジック社（Concurrent Logic，Inc.）が所有する公開されている出願ＷＯ ９ ３／０５５７７などの後の特許には、他のＦＰＧＡアーキテクチャが記載されて いる。これらの特許および出願もまた引用によって援用される。ザイリンクス社 （2100 Logic Drive，San Jose，California 95124）から入手可能な「プログラ マブル論理データブック（The programmable Logic Data Book）」と題された１ ９９４年度のザイリンクス社のデータブックにはいくつかのＦＰＧＡ製品が記載 されている。ザイリンクス社のデータブックのたとえば第２頁から第１１４頁に 示されるように、典型的にＦＰＧＡ製品は不規則な論理ブロックのアレイを含み 、この論理ブロックの数は製品によって異なる。 ＦＰＧＡアーキテクチャはプログラムルーチング構造と、再構成可能な（conf igurable）論理ブロックのアレイとを含む。プログラマブルルーチングマトリッ クスは論理ブロックを互いに接続するための手段を含む。これにより、ＦＰＧＡ は一般的なルーチング構造にプログラム論理とプログラム可能な接続との組合せ をもたらす。 典型的なＦＰＧＡの用途において、ＰＩＰは、ＰＩＰに関連した構成（config uration）メモリセルに適切な値をロードすることにより意外に早くオンになり 、これにより経路をもたらし、再構成可能な論理ブロックによって行なわれる論 理を確立する。動作時には、フリップフロップから値が書込まれたり読出された りする際に経路上の信号が大きく変化する。 たとえば、ＦＰＧＡチップの１つの部分において生成される複素関数が、チッ プの別の部分において生成される複素論理と同期するようにするために、ユーザ の中にはランダムアクセスメモリ（ＲＡＭ）のブロックを必要とするものもいる 。別の例では、高速データをチップに対してバッファリングするためのＦＩＦＯ （先入れ先出し方式のレジスタ）を設けるか、またはチップの他の論理によって 使用するためのレジスタバンクを設けることを希望するユーザもいる。ディー・ バースキィ（D．Bursky）は、米国オハイオ州クリーブランド（Cleveland，Ohio ，U.S.）における１９９６年１月２２日付のElectronic Design第４４巻第２号 の第５３、５４、５８、６０および６２頁に記載されている「効率の高いＲＡＭ ベ ースのＦＰＧＡの容易なシステム設計（“Efficient RAM-Based FPGAs Ease Sys tem Design”）」と題された論文において、アルテラ社によるＦＬＥＸ １０Ｋ （商標）ファミリーおよびアクテル社（Actel）による３２００ＤＸファミリー の２つのこのようなアーキテクチャを記載している（「ＦＬＥＸ １０Ｋ」はア ルテラ社の商標である）。クリフ他（Cliff et al.）もまた、「プログラマブル 論理アレイ集積回路（“Programmable Logic Array Integrated Circuits”）」 と題された米国特許第５，５５０，７８２号においてこのようなアーキテクチャ を記載している。クリフ他によって記載されているアーキテクチャにおいて、プ ログラマブルＲＡＭブロックは列に含まれ、これらの列は多数のＲＡＭブロック にわたってプログラム可能に延びる多くの目的のための垂直方向の信号ラインに よってアクセスされる。 従来のＦＰＧＡチップにおいては、ＲＡＭのこれらのブロックはＦＰＧＡのう ちプログラム可能な部分が再構成されるため、ＦＰＧＡのこれらの部分は他の用 途に利用できない。ＲＡＭなどの共通の機能が多数のユーザによって希望される 場合、チップの一部分をこの目的のための専用のものにすると経済的になり、特 定の機能を高密度で実現することができ、ＦＰＧＡの他の部分をあまり予想でき ない用途に自由に用いることができるようになる。 Ａｌｔｅｒａ ＦＬＥＸ １０Ｋチップは、チップの論理ブロックによってア クセスされ得るＲＡＭのブロックを含む。Ａｌｔｅｒａ ＦＬＥＸ １０Ｋの構 造は「ＦＬＥＸ １０Ｋデバイスの埋込ＲＡＭによる利益（Benefits of Embedd ed RAM in FLEX 10K）」と題された１９９６年１月付のアルテラ社（Altera Cor p.）による製品情報会報に簡単に記載されている。この出版物のブロック図には いくつかの構成を有するＲＡＭ／ＲＯＭブロックが示されている。ＲＡＭ／ＲＯ Ｍブロックは、入力フリップフロップと、書込パルス回路と、データ、アドレス 、書込イネーブルおよび入力クロック信号からデータ、アドレスおよび書込イネ ーブル信号を生成するための入力マルチプレクサとを含むＥＡＢ（埋込アレイブ ロック）の形態である。ＥＡＢは、データ出力フリップフロップと、データ出力 信号を発生するためのマルチプレクサとをさらに含む。アルテラ社の出版物には 、大きなＲＡＭが望まれる場合には、大きなＲＡＭを実現するためにＥＡＢを縦 続接続することができると示されている。 しかしながら、これらの専用ＲＡＭブロックは汎用相互接続ラインを介してア クセスされ、ＲＡＭにアクセスするために汎用制御接続ラインを用いる場合、他 の論理信号を経路付けるための汎用相互接続ラインの利用度が低下する。発明の概要 この発明によると、ＦＰＧＡ再構成可能な論理ブロックと一体化された、ラン ダムアクセスメモリまたはＲＡＭのブロックは、専用ルーチングラインを含む。 再構成可能な論理ブロックにアクセスする汎用ルーチングラインもまた、専用ル ーチングラインを介してＲＡＭブロックのアドレス、データおよびコントロール ラインにアクセスする。別個の専用アドレスおよびデータルーチングラインが設 けられ、専用ルーチングラインは１つより多いＲＡＭブロックにプログラム可能 に接続される。このため、ＦＰＧＡの論理ブロックはＲＡＭの部分にアクセスす るためにこれらの汎用および専用ルーチングラインを用いることができる。これ らの専用ルーチングラインにより、ＲＡＭブロックの構成が長いか、幅が広いか 、小型であるか大型であるかにかかわらず、ＲＡＭブロックおよびＲＡ 請求の範囲 １．ＲＡＭを備えたＦＰＧＡであって、 行および列に配置された複数の論理ブロック（２５−３３から２５−３６）と 、 ＲＡＭ機能のための専用のものであり、かつ列に配置された複数のＲＡＭブロ ック（５３１−５から５３１−８）とを含み、前記ＲＡＭブロックはアドレスポ ート（ＡＤＢ１１−ＡＤＢ０）およびデータポート（ＤＩＢ７−ＤＩＢ０）を有 し、さらに 行（Ｌ０からＬ３、ＨＬ０からＨＬ３）に配置された導電性ラインを含む相互 接続構造と、 前記論理ブロックを前記相互接続構造に接続するための手段（ＤＡＴＡ ＯＵ Ｔ）とを含み、改良点は、 アドレス信号のみを伝えるための１組の垂直ライン（ＡＤＤＲ）を含み、前記 組の垂直ラインの各ラインは、前記ＲＡＭブロックのうち１つよりも多い列の前 記アドレスポートをプログラム可能に駆動し、前記改良点はさらに 前記垂直ラインを前記相互接続構造に接続するための手段（ＰＩＰ）と、 前記アドレスポートを前記垂直ラインに接続するための手段（ＰＩＰ）とを含 む、ＲＡＭを備えたＦＰＧＡ。 ２．前記垂直ラインを分割するための手段（ＡＣ−２３）をさらに含む、請求項 １に記載のＲＡＭを備えたＦＰＧＡ。 ３．前記分割するための手段のうちいくつかが双方向バッファである、請求項２ に記載のＲＡＭを備えたＦＰＧＡ。 ４．前記分割するための手段のうちいくつかがパストランジスタである、請求項 ２に記載のＲＡＭを備えたＦＰＧＡ。 ５．前記双方向バッファがラインをラインセグメントに分割し、前記各セグメン トはＲＡＭブロックに隣接する、請求項３に記載のＲＡＭを備えたＦＰＧＡ。 ６．前記ＲＡＭブロックのうちいくつかが、２つのアドレスポート（ＡＤＡ１１ −ＡＤＡ０，ＡＤＢ１１−ＡＤＢ０）と少なくとも２つのデータポート（ＤＩＡ ７−ＤＩＡ０，ＤＩＢ７−ＤＩＢ０）とを有するデュアルポートＲＡＭ（５３１ ）を含み、前記アドレスポートはすべて前記垂直ラインによってアクセス可能 である、請求項１に記載のＲＡＭを備えたＦＰＧＡ。 ７．前記ＲＡＭブロックの各々が、複数の、長さ対幅の比を有するよう再構成可 能である、請求項１に記載のＲＡＭを備えたＦＰＧＡ。 ８．前記ＲＡＭブロック（５３１−７）が４つの論理ブロック（２５−３３から ２５−３６）にわたって延びる、請求項１に記載のＲＡＭを備えたＦＰＧＡ。 ９．データ信号のみを伝えるための垂直データライン（ＤＡＴＡ ＩＮ）のグル ープをさらに含み、前記各グループは、前記ＲＡＭブロックのうち１つよりも多 い列の前記データポートをプログラム可能に駆動し、さらに 前記データラインを前記相互接続構造に接続するための手段（ＰＩＰ）と、 前記データポートを前記データラインに接続するための手段（ＤＩＰ３１）と 、前記データラインを分割するための手段（ＤＩＣ３１）とを含み、 前記ＲＡＭブロックのうちの第１のものは、前記第１のＲＡＭブロックに垂直 方向に隣接する前記ＲＡＭブロックのうちの第２のものからの前記データライン のうち異なったものに接続可能である、請求項２に記載のＲＡＭを備えたＦＰＧ Ａ。 １０．前記第１のＲＡＭブロックを駆動するデータラインの前記グループのうち の第１のもの（ＤＩ３１）が、前記第２のＲＡＭブロックを駆動するデータライ ンの前記グループのうちの異なったもの（ＤＩ１６’）に、前記相互接続構造を 用いることなく接続することができ、それにより、前記第１のＲＡＭブロックの 所与のデータポート（ＤＩＢ３）を駆動する信号が、前記第２のＲＡＭブロック の、同じ所与のデータポートを駆動する信号と衝突しない、請求項１に記載のＲ ＡＭを備えたＦＰＧＡ。

───────────────────────────────────────────────────── 【要約の続き】 作することができる。別の実施例では専用データライン を交互配置でプログラム可能に接続することができ、こ れにより、ＲＡＭブロック間で衝突することなく長い距 離にわたってＲＡＭブロックを接続することができる。

Claims (1)

1. 【特許請求の範囲】 １．ＲＡＭを備えたＦＰＧＡであって、 行および列に配置された複数の論理ブロックと、 列に配置された複数のＲＡＭブロックとを備え、前記ＲＡＭブロックはアドレ スポートとデータポートとを有し、さらに 行に配置された導電性ラインを含む相互接続構造と、 １組の垂直ラインとを備え、前記各組は前記ＲＡＭブロックの列に関連し、さ らに、 前記論理ブロックを前記相互接続構造に接続するためのの手段と、 前記垂直ラインを前記相互接続構造に接続するための手段と、 前記アドレスおよびデータポートを前記垂直ラインに接続するための手段とを 備える、ＲＡＭを備えたＦＰＧＡ。 ２．前記垂直ラインを分割するための手段をさらに含む、請求項１に記載のＲＡ Ｍを備えたＦＰＧＡ。 ３．前記分割するための手段のうちのいくつかが双方向バッファである、請求項 ２に記載のＲＡＭを備えたＦＰＧＡ。 ４．前記分割するための手段のうちのいくつかがパストランジスタである、請求 項２に記載のＲＡＭを備えたＦＰＧＡ。 ５．前記双方向バッファがラインをラインセグメントに分割し、各セグメントは ＲＡＭブロックに隣接する、請求項３に記載のＲＡＭを備えたＦＰＧＡ。 ６．前記ＲＡＭブロックのうちいくつかが、２つのアドレスポートと少なくとも ２つのデータポートとを有するデュアルポートＲＡＭを含み、前記すべてのポー トは前記垂直ラインによってアクセス可能である、請求項１に記載のＲＡＭを備 えたＦＰＧＡ。 ７．前記ＲＡＭブロックの各々が、複数の長さ対幅の比を有すように構成するこ とができる、請求項１に記載のＲＡＭを備えたＦＰＧＡ。 ８．前記ＲＡＭブロックの各々が４つの論理ブロックにわたって延びる、請求項 １に記載のＲＡＭを備えたＦＰＧＡ。 ９．前記ＲＡＭブロックのうちの第１のものが、前記第１のＲＡＭブロックに垂 直方向に隣接する前記ＲＡＭブロックのうちの第２のものから、前記導電性ライ ンのうちの異なったものに接続可能である、請求項２に記載のＲＡＭを備えたＦ ＰＧＡ。 １０．前記第１のＲＡＭブロックの垂直ラインが、前記第２のＲＡＭブロックの 、異なった垂直ラインに接続されることができ、それにより、前記第１のＲＡＭ ブロックの所与のポートからの信号が、前記第２のＲＡＭブロックの、同じ所与 のポートからの信号と衝突しない、請求項９に記載のＲＡＭを備えたＦＰＧＡ。 １１．ＲＡＭブロックを備えたＦＰＧＡであって、 行および列に配置された複数の論理ブロックと、 複数の汎用相互接続ライン［Ｌ０−Ｌ３］と、 複数のＲＡＭブロック［１３］とを含み、前記複数のＲＡＭブロックの各々は 、 複数のＲＡＭ［１３１］を含み、前記複数のＲＡＭの各々はアドレスバス［Ａ ＤＤＲＡ，ＡＤＤＲＢ］によってアドレス指定され、少なくとも１つのデータバ ス［ＤＩＮＡ，ＤＩＮＢ，ＤＯＵＴＡ，ＤＯＵＴＢ］によってアクセスされ、か つ少なくとも１本のイネーブルライン［ＷＥＡ，ＷＥＢ，ＥＮＡ，ＥＮＢ］によ って能動化され、前記複数のＲＡＭブロックの各々はさらに 前記アドレスバスおよび前記データバスの各々の各ラインを前記汎用相互接続 ラインのうちの少なくとも１つに接続するための手段［ＰＩＰ］を含み、前記Ｆ ＰＧＡはさらに 各イネーブルラインであって、各ラインが、前記ＲＡＭブロックのうちの１つ にある前記アドレスバスおよび前記少なくとも１つのデータバスの各々にあるも のを、前記ＲＡＭブロックのうちの別のものにある対応するラインにプログラム 可能に接続し、それにより、プログラム可能な構成を有するより大きなＲＡＭが 形成されるようにするための手段を含み、 前記ＲＡＭブロックのうちの１つにある前記データバスは、トライステート双 方向コネクタを介して前記ＲＡＭブロックのうちの別のものにあるデータバスに 接続される、ＦＰＧＡ。 １２．前記各イネーブルラインであって、前記各ラインが、前記ＲＡＭブロック のうちの１つにある前記アドレスバスおよび前記少なくとも１つのデータバスの 各々にあるものを、前記ＲＡＭブロックのうちの別のものにプログラム可能に接 続するための手段が、プログラム可能な接続の各々を形成するための双方向バッ ファを含む、請求項１１に記載のＦＰＧＡ。 １３．前記各イネーブルラインであって、前記各ラインが、前記ＲＡＭブロック のうちの１つにある前記アドレスバスおよび前記少なくとも１つのデータバスの 各々にあるものを、前記ＲＡＭブロックのうちの別のものにプログラム可能に接 続するための手段が、プログラム可能な接続の各々を形成するためのパスゲート を含む、請求項１１に記載のＦＰＧＡ。 １４．前記各イネーブルラインであって、前記各ラインが、前記ＲＡＭブロック のうちの１つにある前記アドレスバスおよび前記少なくとも１つのデータバスの 各々にあるものを、前記ＲＡＭブロックのうちの別のものにプログラム可能に接 続するための手段が、対応する少なくとも１つのプログラム可能な接続を形成す るための少なくとも１つの双方向バッファと、対応する少なくとも１つのプログ ラム可能な接続を形成するための少なくとも１つのパストランジスタとを含む、 請求項１１に記載のＦＰＧＡ。 １５．前記少なくとも１つの双方向バッファが、入力信号を与えるすべてのライ ンを前記ＲＡＭのうちの１つに接続するための双方向バッファを含み、前記少な くとも１つのパストランジスタは、前記ＲＡＭのうちの１つからの出力を与える すべてのラインを接続するためのパストランジスタを含む、請求項１４に記載の ＦＰＧＡ。 １６．前記少なくとも１つのイネーブルラインが、入力信号をデコーダ［１３２ ］に与える複数のイネーブルラインである、請求項１１に記載のＦＰＧＡ。 １７．前記デコーダが、 各々が前記イネーブルラインのうちの１つによって制御される複数のマルチプ レクサ［ＭＵＸＯ−ＭＵＸ３］を含み、前記マルチプレクサの各々は、選択可能 な値を有する複数のマルチプレクサ入力信号を受ける、請求項１６に記載のＦＰ ＧＡ。 １８．前記マルチプレクサ入力信号の各々がメモリセルに記憶される、請求項１ ７に記載のＦＰＧＡ。