JP2013512511A - 複数メモリ特定用途向けデジタル信号プロセッサ - Google Patents
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Abstract
【選択図】図1
Description
本出願は、2009年11月25日に出願された「複数メモリ特定用途向けデジタル信号プロセッサ」という名称の米国仮特許出願第61/264,334号の利益を主張するものであり、この特許出願の内容及び開示は、その全体が引用により本明細書に組み入れられる。
110 制御ユニット
120 データユニット
122 命令メモリ
124 関数コア
130 ローカルメモリバンク
140 外部メモリバンク
200 FPGA/ASIC
210 回路基板
Claims (20)
- 回路基板と、
前記回路基板上に実装された1又はそれ以上のデジタル信号プロセッサと、
を備えた集積回路装置であって、各デジタル信号プロセッサが、
データユニットと、
制御ユニットと、
を含み、前記データユニットが、
特定のアプリケーションの少なくとも一部を実行するために特定の数式を実行するように構成された関数コアと、
前記特定のアプリケーションを実行するためのコマンドを前記制御ユニット及び前記データユニットに送信するように構成された1又はそれ以上の命令を記憶する命令メモリと、
を含み、前記制御ユニットが、複数のメモリバンクと前記関数コアの間の、前記特定のアプリケーションを実行するためのデータの流れを制御するように構成され、
前記複数のメモリバンクが、前記1又はそれ以上のデジタル信号プロセッサの各々に結合されるとともに、前記回路基板上に統合された少なくとも2又はそれ以上のローカルメモリバンクを含む、
ことを特徴とする集積回路装置。 - 前記複数のメモリバンクが、前記1又はそれ以上のデジタル信号プロセッサの少なくとも1つに結合された1又はそれ以上の外部メモリバンクをさらに含む、
ことを特徴とする請求項1に記載の集積回路装置。 - 前記データユニットが、命令レジスタ及びメモリアドレスレジスタなどの1又はそれ以上のレジスタ、及びプログラムカウンタなどの1又はそれ以上のカウンタのうちの少なくとも1つをさらに含む、
ことを特徴とする請求項1に記載の集積回路装置。 - 前記命令メモリが、少なくとも2つの命令を含む、
ことを特徴とする請求項1に記載の集積回路装置。 - 前記少なくとも2つの命令が、前記特定のアプリケーションのための第1の命令、及び前記デジタル信号プロセッサを停止するための第2の命令を含む、
ことを特徴とする請求項4に記載の集積回路装置。 - 前記命令メモリが、前記特定の数式を実行するための入力データをロードするための命令、及び前記関数コアの出力データを記憶するための命令をさらに含む、
ことを特徴とする請求項5に記載の集積回路装置。 - 前記命令メモリが前記データユニットの一部であり、前記データユニットに結合された前記複数のメモリバンクから分離される、
ことを特徴とする請求項1に記載の集積回路装置。 - 前記関数コアが、固定小数点演算及び浮動小数点演算の一方又は両方を実行する、
ことを特徴とする請求項1に記載の集積回路装置。 - 前記関数コアが、前記特定の数式を実行するための入力データを受け取るための1又はそれ以上の入力を含み、前記実行された特定の数式の結果を含む1又はそれ以上の出力をさらに含む、
ことを特徴とする請求項1に記載の集積回路装置。 - 前記関数コアが、前記特定の数式の一部を各々が実行する複数の関数コアを含む、
ことを特徴とする請求項1に記載の集積回路装置。 - 前記関数コアが、前記特定の数式に対してクロックサイクルごとに出力が提供されるように構成される、
ことを特徴とする請求項1に記載の集積回路装置。 - 少なくとも2つのデジタル信号プロセッサを含み、該少なくとも2つのデジタル信号プロセッサが少なくとも1つの共有メモリバンクを含み、前記少なくとも2つのデジタル信号プロセッサが前記少なくとも1つの共有メモリバンクを共有する、
ことを特徴とする請求項1に記載の集積回路装置。 - 前記少なくとも1つの共有メモリバンクが、前記回路基板上に統合されたローカルメモリバンクを含む、
ことを特徴とする請求項12に記載の集積回路装置。 - 前記少なくとも1つの共有メモリバンクが、前記回路基板に結合された外部メモリを含む、
ことを特徴とする請求項12に記載の集積回路装置。 - 1又はそれ以上のデジタル信号プロセッサを生成するステップを含む方法であって、前記1又はそれ以上のデジタル信号プロセッサの各々を生成するステップが、
データユニットを生成するステップと、
制御ユニットを生成するステップと、
を含み、前記データユニットを生成するステップが、
特定のアプリケーションの少なくとも一部を実行するために特定の数式を実行するように構成された関数コアを生成するステップと、
前記特定のアプリケーションを実行するためのコマンドを前記制御ユニット及び前記データユニットに送信するように構成された1又はそれ以上の命令を記憶する命令メモリを生成するステップと、
を含み、前記制御ユニットが、複数のメモリバンクと前記関数コアの間の、前記特定のアプリケーションを実行するためのデータの流れを制御するように構成され、前記方法が、
前記1又はそれ以上のデジタル信号プロセッサを回路基板上に搭載するステップと、
前記1又はそれ以上のデジタル信号プロセッサの各々を前記回路基板上に統合された少なくとも2又はそれ以上のローカルメモリバンクに結合するステップを含む、前記1又はそれ以上のデジタル信号プロセッサの各々を前記複数のメモリバンクに結合するステップと、
をさらに含むことを特徴とする方法。 - 前記データユニットを前記複数のメモリバンクに結合するステップが、前記1又はそれ以上のデジタル信号プロセッサの各々を少なくとも1又はそれ以上の外部メモリバンクに結合するステップをさらに含む、
ことを特徴とする請求項15に記載の方法。 - 前記命令メモリが前記データユニットの一部であり、前記データユニットに結合された前記複数のメモリバンクから分離される、
ことを特徴とする請求項15に記載の方法。 - 前記関数コアが、前記特定の数式の一部を各々が実行する1又はそれ以上の関数コアを含む、
ことを特徴とする請求項15に記載の方法。 - 前記1又はそれ以上のデジタル信号プロセッサの各々が、前記回路基板上にロードされるように構成されたビットストリームを含む、
ことを特徴とする請求項15に記載の方法。 - プロセッサにより実行されたときに方法を実行するように構成されたコンピュータ可読命令を有する有形コンピュータ可読記憶媒体であって、前記方法が、
1又はそれ以上のデジタル信号プロセッサを生成するステップを含み、前記1又はそれ以上のデジタル信号プロセッサの各々を生成するステップが、
データユニットを生成するステップと、
制御ユニットを生成するステップと、
を含み、前記データユニットを生成するステップが、
特定のアプリケーションの少なくとも一部を実行するために特定の数式を実行するように構成された関数コアを生成するステップと、
前記特定のアプリケーションを実行するためのコマンドを前記制御ユニット及び前記データユニットに送信するように構成された1又はそれ以上の命令を記憶する命令メモリを生成するステップと、
を含み、前記制御ユニットが、複数のメモリバンクと前記関数コアの間の、前記特定のアプリケーションを実行するためのデータの流れを制御するように構成され、前記方法が、
前記1又はそれ以上のデジタル信号プロセッサを回路基板上に搭載するステップと、
前記1又はそれ以上のデジタル信号プロセッサの各々の前記データユニットを前記回路基板上に統合された少なくとも2又はそれ以上のローカルメモリバンクに結合するステップを含む、前記1又はそれ以上のデジタル信号プロセッサの各々を前記複数のメモリバンクに結合するステップと、
をさらに含むことを特徴とする有形コンピュータ可読記憶媒体。
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