JP3939698B2 - 埋込み固定論理回路をサポートする相互接続ロジックを有するプログラマブルゲートアレイ - Google Patents
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Description
【0001】
発明の技術分野
この発明は一般的にプログラマブルゲートアレイに関し、特定的には、上記プログラマブルゲートアレイ内における固定の論理回路の埋込みに関する。
【背景技術】
【0002】
発明の背景
プログラマブルデバイスとは、多種多様の用途に合わせて構成され得る多目的の集積回路の一種である。このようなプログラマブルデバイスには2つの基本的な種類があり、すなわち製造業者によってのみプログラムされるマスクプログラマブルデバイスと、エンドユーザによってプログラム可能なフィールドプログラマブルデバイスとである。加えて、プログラマブルデバイスはさらに、プログラマブルメモリデバイスまたはプログラマブルロジックデバイスに分類され得る。プログラマブルメモリデバイスには、プログラマブル読出専用メモリ(PROM)、消去プログラム可能読出専用メモリ(EPROM)および電気的消去プログラム可能読出専用メモリ(EEPROM)が含まれる。プログラマブルロジックデバイスには、プログラマブルロジックアレイ(PLA)デバイス、プログラマブルアレイロジック(PAL)デバイス、消去プログラム可能ロジックデバイス(EPLD)、およびプログラマブルゲートアレイ(PGA)が含まれる。
【0003】
フィールドプログラマブルゲートアレイ(FPGA)は、電気通信用途、インターネット用途、スイッチング用途、ルーティング用途、およびその他さまざまなエンドユーザ用途において極めて広く普及している。図1は、フィールドプログラマブルゲートアレイ(FPGA)10の一般化した概略的ブロック図を示す。FPGA10はプログラム可能ロジック構造12(プログラム可能ロジックゲートおよびプログラム可能相互接続を含む)およびプログラム可能入力/出力ブロック14を含む。プログラム可能入力/出力ブロック14はFPGA10を支持する基板上に作製され、集積回路のピンに結合されて、ユーザがプログラム可能ロジック構造12にアクセスできるようにする。プログラム可能ロジック構造12は、特定のエンドユーザ用途に対応する多種多様な機能を実行するようにプログラムされ得る。プログラム可能ロジック構造12はさまざまな態様で実現され得る。たとえばプログラム可能ロジック構造12は対称型アレイ構成、行ベース構成、列ベース構成、シーオブゲート(sea-of-gates)構成、または階層型プログラム可能ロジックデバイス構成で実現され得る。
【0004】
図2は、対称型アレイ構成に従って実現されたプログラム可能ロジック構造12を例示する。ここに示すように、複数のロジックブロック16が行および列のアレイとして構成されている。この複数のロジックブロック16の各々は、特定の論理機能を実行するようにエンドユーザによってプログラム可能である。より複雑な論理機能を得るために、複数のプログラム可能相互接続18を用いて、個々にプログラムされたロジックブロックを相互接続できる。こうして、各行および各列のロジックブロックの各々の間にプログラム可能相互接続18が存在する。
【0005】
プログラム可能相互接続18は、ロジックブロック16のアレイのロジックブロック間で、さらにはロジックブロックとプログラム可能入力/出力ブロック14との間で選択的な接続を可能にする。プログラム可能相互接続18はあらゆるプログラム可能な要素を用いて実現され得るが、これには静的RAMセル技術、ヒューズおよび/またはアンチヒューズセル技術、EPROMトランジスタ技術、および/またはEEPROMトランジスタ
技術が含まれる。FPGAが静的RAMプログラム可能接続を利用する場合、静的RAMセルによって制御されるパストランジスタ、伝送ゲートおよび/またはマルチプレクサを含むさまざまな構成要素を用いて接続を行なうことができる。FPGAがアンチヒューズ相互接続を利用する場合、典型的に相互接続は高インピーダンス状態に存在し、これを再プログラムして低インピーダンス状態またはヒューズ状態にすることで選択的な接続を行なうことができる。FPGAがEPROMまたはEEPROMベースの相互接続を利用する場合、相互接続セルは再プログラム可能であるため、FPGAを再構成することが可能である。
【0006】
図3は、行ベースの構成として実現されたプログラム可能ロジック構造12の概略的ブロック図を例示する。この構成では、プログラム可能ロジック構造12は行として配置された複数のロジックブロック16を含む。ロジックブロックの各行間にはプログラム可能相互接続18がある。この相互接続はどのようなプログラム可能記憶要素を用いても実現可能であり、これにはRAM(静的RAM、動的RAMおよびNVRAM)、ヒューズおよび/またはアンチヒューズ技術、EPROM技術、および/またはEEPROM技術が含まれる。
【0007】
図4は、列ベースの構成として実現されたプログラム可能ロジック構造12の概略的ブロック図を示す。図3と図4とに示すロジックブロック16およびプログラム可能相互接続18は実質的に同様のものである。
【0008】
図5は、階層型プログラム可能ロジックデバイスとして実現されたプログラム可能ロジック構造12を例示する。この実現例では、プログラム可能ロジック構造12はプログラム可能ロジックデバイスブロック22およびプログラム可能相互接続18を含む。ここに示すように、4つのプログラム可能ロジックブロックデバイス22が四隅にあり、相互接続ブロック18がこれらロジックデバイスブロックの真中にある。さらに、この相互接続は、プログラム可能ロジックデバイスブロック22を相互接続ブロック18と結合するラインを含む。
【発明の開示】
【発明が解決しようとする課題】
【0009】
公知のように、フィールドプログラマブルゲートアレイでは、エンドユーザは特定用途向け集積回路(ASIC)の最初にかかる費用、時間的遅延、および内在的リスクを回避しながらカスタム集積回路を柔軟に実現することができる。FPGAにはこれらの利点があるが、いくつかの欠点もある。たとえば、ASICにおいて実現されたのと同様の機能を実行するようにプログラムされたFPGAでは、ASICよりも大きなダイ面積が必要になることがある。さらに場合によっては、FPGAを用いた設計の性能は、ASICを用いて実現した設計の性能よりも低くなることがある。
【0010】
これらの不都合を緩和する1つのやり方は、或る共通に使用される複合的な機能を固定的な論理回路としてFPGA内に埋込むことである。したがって、埋込まれた固定論理回路を含みながらプログラム可能構成要素を維持したプログラマブルゲートアレイが必要とされている。
【課題を解決するための手段】
【0011】
好ましい実施例の詳細な説明
この発明は一般的に、プログラマブルゲートアレイのプログラム可能ロジック構造と埋込み固定論理回路をインターフェイスする相互接続ロジックを提供する。この相互接続ロジックによって、任意の固定論理回路(たとえばデジタル信号プロセッサ、マイクロプロセッサ、物理層インターフェイス、リンク層インターフェイス、ネットワーク層インター
フェイス、音声プロセッサ、映像グラフィックプロセッサ、および/または特定用途向け集積回路)を、プログラマブルゲートアレイのプログラム可能ロジック構造内に埋込むことが可能となる。加えて、固定論理回路とプログラム可能ロジック構造との接続を相互接続ロジックで行なうことにより、固定論理回路をプログラム可能ロジック構造内の任意の他のブロックと接続することができる。
【0012】
相互接続ロジックは相互接続タイルを含み、さらにインターフェイスロジックを含み得る。この相互接続タイルによって、固定論理回路の入力および/または出力と、プログラム可能ロジック構造の相互接続との間でプログラム可能に接続を行なうことができる。インターフェイスロジックを含める場合は、これは固定論理回路とプログラム可能ロジック構造との間の信号を条件付ける。信号の条件付けには、データフォーマットの変更、並直列変換、直並列変換、多重化、デマルチプレクス、論理機能の実行、および/または信号生成の制御などが含まれ得る。このような相互接続ロジックによって、任意の固定論理回路をプログラマブルゲートアレイ内に容易に埋込み、追加的な機能をFPGAのエンドユーザに提供することが可能となる。
【発明を実施するための最良の形態】
【0013】
この発明は図6〜18を参照することでより詳細に記載され得る。図6はプログラマブルゲートアレイ30のブロック図を例示する。プログラマブルゲートアレイはフィールドプログラマブルゲートアレイであっても、マスクプログラマブルゲートアレイであってもよい。加えて、プログラマブルゲートアレイは、プログラム可能ロジックデバイス機能、プログラマブルアレイ論理機能、プログラマブルロジックアレイなどを含み得る。プログラマブルゲートアレイ30は、プログラム可能ロジック構造12、プログラム可能入力/出力ブロック14、相互接続ロジック34、および固定論理回路32を含む。
【0014】
固定論理回路32は、デジタル信号プロセッサ、マイクロプロセッサ、物理層インターフェイス、リンク層インターフェイス、ネットワーク層インターフェイス、ネットワークプロセッサ、音声プロセッサ、映像グラフィックプロセッサ、論理回路、および/または特定用途向け集積回路などあらゆる論理機能を含むことができ、少なくとも1つの入力と少なくとも1つの出力とを含む。典型的に、固定論理回路32は、入力/出力ポート36,38,40,42で表わされる複数の入力および複数の出力を含む。入力/出力ポート36〜42は相互接続ロジック34と動作可能に結合され、これにより、固定論理回路32の入力/出力ポートと、プログラマブルゲートアレイ30のプログラム可能ロジック構造12との間で、さらには相互接続ロジック内のさまざまな論理機能間で接続を行なう。なお、プログラマブルゲートアレイ30内には2つ以上の固定論理回路を含めることもできる。
【0015】
プログラム可能ロジック構造12は複数の構成可能ロジックブロック(CLB)およびプログラム可能相互接続を含む。プログラム可能ロジック構造のアーキテクチャは、行または列ベース、階層型PLD、対称型アレイ、および/またはシーオブゲートであり得る。構成可能ロジックブロックは、ザイリンクス・インコーポレイテッド(Xilinx, Inc.)が製造および流通を行なうXC4000EファミリーのFPGA、バーテックス(Virtex)および/またはバーテックスII FPGAで見られる種類のものであり得る。相互接続は、静的RAMセル技術、ヒューズおよび/またはアンチヒューズセル技術、EPROMトランジスタ技術、EEPROMトランジスタ技術および/またはその他任意のプログラマブル技術を利用した複数のプログラム可能スイッチマトリクスを含み得る。スイッチマトリクスは、ザイリンクス・インコーポレイテッドが製造および流通を行なうXC4000EファミリーのFPGA、バーテックスおよび/またはバーテックスII FPGAに見られる種類のものであり得る。プログラム可能I/Oブロック14もやはり、ザイリンクス・インコーポレイテッドが設計および製造を行なうXC4000EファミリーのF
PGA、バーテックスおよび/またはバーテックスII FPGAに見られる種類のものであり得る。
【0016】
プログラマブルゲートアレイ30は集積回路として実現され得る。一実施例では、これら要素12,14,32,34の各々についての回路は、CMOS技術を用いてシリコン基板上で実現される。しかしながら、当業者であれば理解するであろうように、その他の集積回路技術および基板組成を用いてもよい。
【0017】
動作については、相互接続ロジック34はプログラム可能ロジック構造12と固定論理回路32との結合を行なう。したがって、プログラマブルゲートアレイ30のエンドユーザは、固定論理回路32をプログラム可能ロジック構造12の構成要素として扱いながらPGA30をプログラムできる。たとえば、固定論理回路32がマイクロプロセッサである場合、相互接続ロジック34は、マイクロプロセッサのためのプログラミング命令および/またはデータを記憶するためのメモリを含むことがあり、さらにPGA30における他のブロックとインターフェイスするための論理機能(たとえばメモリコントローラ)を含み得る。こうして、プログラム可能ロジック構造12をプログラムして、マイクロプロセッサの固定ロジック機能との組合せで所望の機能を実行する。このようにマイクロプロセッサを埋込むことにより、プログラマブルゲートアレイ30は特化されたマイクロプロセッサの処理効率を伴ってFPGAの柔軟性を提供する。加えて、2つの別個の集積回路(マイクロプロセッサに1つ、FPGAに1つ)を設ける代わりに、マイクロプロセッサをプログラム可能ロジック構造内に埋込むことによって、消費電力が低減され性能が向上するが、これは2つの別個の集積回路間の相互接続ピンおよびトレースがなくなったことによる。他の利点としては、マルチプロセッサ設計をより容易に実現できること、および、より広範囲にわたるシステムレベル設計(たとえば外部メモリのないプロセッサシステム)に対応できることがある。さらに、プログラマブルゲートアレイ30において、FPGAおよびマイクロプロセッサが印刷回路基板で占める必要面積は、集積回路が別々にある場合よりも小さくなる。
【0018】
図7は、代替的なプログラマブルゲートアレイ50の説明図を示す。プログラマブルゲートアレイ50は、プログラム可能ロジック構造12、プログラム可能入力/出力ブロック14、第1の固定論理回路32、第1の相互接続ロジック34、第2の固定論理回路52および第2の相互接続ロジック54を含む。ここに例示する図では、相互接続ロジック34および固定論理回路32は、図6を参照して説明したのとほぼ同様である。
【0019】
第2の固定論理回路52は、デジタル信号プロセッサ、マイクロプロセッサ、物理層インターフェイス、リンク層インターフェイス、ネットワーク層インターフェイス、音声プロセッサ、映像グラフィックプロセッサ、論理回路および/または特定用途向け集積回路など任意の論理機能を含み得る。第2の固定論理回路52は複数の入力/出力ポート56,58,60,62を含み、こうしてこれを第2の相互接続ロジック54とインターフェイスできる。第2の相互接続ロジック54は、第2の固定論理回路52とプログラム可能ロジック構造12との間で接続を行なう。
【0020】
図8は、別のプログラマブルゲートアレイ70の説明図を示す。プログラマブルゲートアレイ70は、プログラム可能ロジック構造12、プログラム可能入力/出力ブロック14、および4つの固定論理回路32,52,72,76を含む。各々の固定論理回路の構造は図7に示す固定論理回路と同様である(なお、図面サイズの制約のため、各々の固定論理回路のI/Oは示さない)。各々の固定論理回路32,52,72,76はそれぞれ、対応する自身の相互接続ロジック34,54,74,78を有する。相互接続ロジック34,54,74,78は、プログラム可能ロジック構造12へのそれぞれの固定論理回路の接続を行なう。
【0021】
相互接続ロジック34,54,74,78の構造は、これが支援する固定論理回路の種類に依存することになる。たとえば、固定論理回路が単純な固定論理機能、たとえば状態機械、または特定の論理機能を行なうための組合せ論理回路であれば、相互接続ロジック34,54,74および/または78は相互接続タイルを含むことになる。相互接続タイルについては図9〜11を参照してより詳細に説明する。しかし固定論理回路がもっと複雑なもの、たとえばデジタル信号プロセッサ、マイクロプロセッサ、物理層インターフェイス、リンク層インターフェイス、ネットワーク層インターフェイス、音声プロセッサ、映像グラフィックプロセッサ、ネットワークプロセッサ、および/または特定用途向け集積回路などであれば、相互接続ロジック34,54,74および/または78は、複数の相互接続タイルおよび(任意には)インターフェイスロジックを含み得る。インターフェイスロジックについては図9および図10を参照してより詳細に説明する。
【0022】
図9は、図6のプログラマブルゲートアレイ30の一部のより詳細な説明図を示す。図9は図6のPGA30を参照して示されるが、相互接続ロジック34に関する概念は、図7の相互接続ロジック54および図8の相互接続ロジック54,74,78にも等しく適用可能である。当業者であれば理解するであろうように、プログラム可能ロジック構造内には、相互接続ロジックを用いて任意の数の固定論理回路を埋込むことが可能である。
【0023】
図9に示すように、プログラム可能ロジック構造12は、複数の構成可能ロジックブロック(CLB)80、複数のメモリブロック(ブロックRAM)90、および複数の乗算器92を含む。プログラム可能I/Oブロック部14は複数の個々のI/Oブロック(IOB)86および複数のデジタルクロックマネージャ(DCM)84を含む。構成可能ロジックブロック80、デジタルクロックマネージャ84、入力/出力ブロック86、ブロックRAM90、および乗算器92の動作は、ザイリンクス・インコーポレイテッドが設計および製造を行なうXC4000Eファミリーのフィールドプログラマブルゲートアレイ、バーテックスおよび/またはバーテックスIIフィールドプログラマブルゲートアレイで見られる対応の構成要素と同様に機能する。
【0024】
ここに示すように、構成可能ロジックブロック80、ブロックRAM90および乗算器92は、一連の行および列に配置される。プログラム可能ロジック構造12の構成要素のいくつかは固定論理回路32で置換えられており、同時にこれはプログラム可能ロジック構造のその他の構成要素と統合することができる。プログラム可能ロジック構造のいくらかが置換えられているため、FPGAの標準的な動作は中断されることになる。この中断は、複数の構成可能ロジックブロック80、ブロックRAM90および乗算器92間の接続が不連続であることの結果として生じる。この発明の一局面は、固定論理回路32をプログラム可能ロジック構造12内へ、接続を不連続にせずに完全に統合することを可能にするアーキテクチャである。
【0025】
FPGA30では、各々のCLB80、IOB86、ブロックRAM90、および乗算器92は、複数のプログラム可能スイッチマトリクスのうち少なくとも1つと関連付けられる。この複数のプログラム可能スイッチマトリクスによって、プログラム可能ロジック構造全体にわたって選択的な接続を行なう。
【0026】
固定論理回路32および相互接続ロジック34を挿入することで、プログラム可能ロジック構造の接続パターンが中断される。この発明では、複数の相互接続タイル96を用いて、(a)インターフェイスロジック94を含める場合にはこれおよび固定論理回路32と、(b)プログラム可能ロジック構造12の複数のCLB80、ブロックRAM90および/または乗算器92との間で、プログラム可能な接続を行なう。相互接続タイル96については図11を参照してより詳細に説明する。
【0027】
インターフェイスロジック94は、固定ロジック32と、プログラム可能ロジック構造12のCLB80、ブロックRAM90および/または乗算器92との間の信号転送を条件付ける。このような条件付けは、固定論理回路32の機能に依存する。たとえば、固定論理回路32がアナログ領域において映像信号および/または音声信号を処理する場合、インターフェイスロジック94はアナログ・デジタル変換器およびデジタル・アナログ変換器を含むことがあり得る。固定論理回路32がマイクロプロセッサの場合、インターフェイスロジックはFPGAとマイクロプロセッサとをインターフェイスするための信号(たとえばアドレスバス、データバスおよび/またはマイクロプロセッサの制御信号、ならびにさまざまな動作モードについてのFPGA制御信号、たとえば電源投入および構成)を生成および条件付ける。インターフェイスロジック94は、埋込み固定論理回路およびこれを取囲むプログラム可能ロジック構造をテストするためのテスト回路を含むこともある。加えて、マイクロプロセッサのハードの周辺部もまたインターフェイスロジックに含めることができる。
【0028】
図10Aは、固定論理回路の一例としてマイクロプロセッサ100をFPGA30内に埋込んだ場合の概略的なブロック図を示す。なお、この発明はあらゆる設計のプロセッサに対して適用可能であり、特定の種類のプロセッサに限定されない。当業者であれば理解するであろうように、マイクロプロセッサ100の物理的設計はさまざまな幾何学的構成を有し得る。マイクロプロセッサ100は、インターフェイスロジック94および複数の相互接続タイル96を含む相互接続ロジック34(図9に示す)によって取囲まれる。マイクロプロセッサ100はメモリコントローラ(図示せず)を通じてブロックRAM90と接続され得る。マイクロプロセッサ100がブロックRAM90と直接接続されることもある。マイクロプロセッサ100とブロックRAM90との結合を設けることで、ブロックRAM90はマイクロプロセッサ100とプログラム可能ロジック構造12とによって共有され得る。このような直接の共有によって、マイクロプロセッサにRAM90へのアクセスを与えるようにプログラム可能ロジック構造をプログラムする必要がなくなる。
【0029】
インターフェイスロジック94は、1つ以上のブロックになったロジックゲートを含み得る。これらブロックはあらゆる論理機能を実行するように設計可能であり、マイクロプロセッサ100、ブロックRAM90および相互接続タイル96と任意の態様で通信できる。図10Aでは、そのような論理機能のブロック(114)を1つだけ示す。インターフェイスロジック94はまた、1つ以上のブロックになった構成可能ロジックゲートを含み得る。このブロックはあらゆる論理機能を実行するように構成可能であり、マイクロプロセッサ100、ブロックRAM90および相互接続タイル96と任意の態様で通信できる。図10Aでは、そのような構成可能論理機能のブロック(116)を1つだけ示す。インターフェイスロジック94はさらにテストモジュール103を含むことができ、これはマイクロプロセッサ100、相互接続タイル96、および/またはインターフェイスロジック94のさまざまな部分についての製造時テストを制御する。図10Aでは、図を簡単にするためにテストモジュール103を孤立したブロックとして示すが、実際にはこれは上述の構成要素のいくつかまたはすべてと接続されることになる。制御モジュール105は、マイクロプロセッサ100、および、インターフェイスロジック94のさまざまな構成要素の動作を制御するのに使用され得る。インターフェイスロジック94はまた、マイクロプロセッサ100およびインターフェイスロジック94内の他の構成要素のためのさまざまなタイミング信号を生成するタイミングモジュール107を含み得る。タイミングモジュール107はクロック生成回路(たとえば発振器)を含み得るが、またはプログラム可能ロジック構造のクロック信号のいくつかを使用することもある。図10Aでは、制御モジュール105およびタイミングモジュール107を孤立したブロックとして示すが、これらは実際には上述の構成要素のいくつかまたはすべてと接続される。加えて、他の機能を行なうモジュールを含めることもできる。
【0030】
マイクロプロセッサ100はインターフェイスタイル96(図9に示すCLB98とプログラム可能に接続される)と直接通信することがある。マイクロプロセッサ100はまた、ロジックゲート114のブロックおよびプログラム可能ロジックゲート116のブロックを通じてインターフェイスタイル96と通信することもある。図10Aに示す接続は単方向および/または双方向であり得る。
【0031】
ブロックRAM90は、マイクロプロセッサ100のための実行可能命令コードの少なくとも一部を記憶できる。加えて、このようなメモリはマイクロプロセッサ100が処理することになるデータと、マイクロプロセッサ100が既に処理したデータとを記憶できる。メモリはマイクロプロセッサ100とプログラム可能ロジック構造12とで共有されるため、プログラム可能ロジック構造12のうち構成が行なわれる部分は、処理されることになるデータおよび/または既に処理されたデータを検索し、このデータに基づいて或る機能を実行することができる。
【0032】
なお、ブロックRAM90はマイクロプロセッサ100に対してどの位置(上、下、左または右)にあってもよい。
【0033】
インターフェイスロジックの特定の実現例を図10Bに示す。900を上回る入力/出力接続を含み得るマイクロプロセッサ100に信号を効率的に入力および出力するために、インターフェイスロジック94は複数のマルチプレクサ118,128,132,136,142,146,150および/または複数のデマルチプレクサ120,130,134,138,140,144,148を含む。マルチプレクサ118,128,132,136,142,146,150は、単一の経路を介して2つ以上の信号を伝送する、並列データを直列化する、および/または多数の入力信号のうち1つを選択するように機能する。デマルチプレクサ120,130,134,138,140,144,148は、1つの経路上の多数の信号を多数の経路上の別々の信号に分離する、または直列データを並列データに変換するように機能する。なお、マルチプレクサ/デマルチプレクサの入力および出力は多数の信号幅を有し得る(すなわちマルチプレクサの出力は2つ以上の信号を有することがあり、デマルチプレクサの入力は2つ以上の信号を有することがある)。
【0034】
ここに示すように、デマルチプレクサ134はメモリ108からのデータおよび/または命令の読出を容易にする。メモリ108は単一または複数ポートのメモリであり得る。たとえばデマルチプレクサ134は、メモリ108から直列データストリームを受取り、これを並列にしてマイクロプロセッサ100のアドレスバスインターフェイス、データバスインターフェイスおよび/または命令バスインターフェイスに与える。マルチプレクサ132はメモリ108へのデータの書込を容易にする。この例では、マルチプレクサ132はマイクロプロセッサ100から並列データを受取り、この並列データを直列データに変換してメモリ108で記憶されるようにする。当業者であれば理解するであろうように、マイクロプロセッサ100はまた、マルチプレクサ132およびデマルチプレクサ134なしに、またはこれらと組合わせて、メモリ108への1つ以上の直接の接続を有することもある。さらに当業者であれば理解するであろうように、マイクロプロセッサ100においては、これをメモリ108に結合するマルチプレクサおよびデマルチプレクサがより多数または少数であることもある。
【0035】
マルチプレクサ128によって、マイクロプロセッサ100の左側のBRAM90からの多数の信号を多重化して、メモリ108への単一のデータストリームにすることが可能となる。こうしてBRAM90からのデータおよび/または命令をマイクロプロセッサ100に届けることができる。デマルチプレクサ130によって、メモリ108からの単一
のデータストリームをデマルチプレクスして、複数の別々の信号にすることが可能となり、これら信号はBRAM90に結び付けられる。こうしてマイクロプロセッサ100はメモリ108を介してデータをBRAM90に書込むことができる。当業者であれば理解するであろうように、マルチプレクサ128はマイクロプロセッサ100への直接の結合を含むこともあり、その場合はBRAM90から検索されるデータをメモリ108に中間的に記憶させる必要はない。さらに当業者であれば理解するであろうように、デマルチプレクサ130はマイクロプロセッサ100と直接結合されることもあり、その場合にはデータを直接BRAM90に書込むことができる。当業者であればやはり理解するであろうように、マイクロプロセッサ100はBRAM90への直接の接続を有することも、またはメモリコントローラを介した接続を有することもある。
【0036】
なお、マルチプレクサ132およびデマルチプレクサ134を用いずにメモリ108をマイクロプロセッサ100に結合することもある。また、メモリ108はあらゆる幅(一般的にはマイクロプロセッサ100の幅まで)を有し得る。さらに、メモリ108は命令、データまたは両方を組合わせたものを記憶するのに使用できる。
【0037】
マルチプレクサ128,132およびデマルチプレクサ130,134がマイクロプロセッサ100の左側のBRAM90およびメモリ108へのアクセスをマイクロプロセッサ100に与えていたのと同様に、マルチプレクサ136,142およびデマルチプレクサ138,140は、右側のBRAM90およびメモリ122へのアクセスをマイクロプロセッサ100に与える。当業者であれば理解するであろうように、相互接続ロジック94が含むメモリは図示するメモリ(すなわちメモリ108およびメモリ122)よりも多数または少数であることもあり、このようなメモリはマイクロプロセッサを支援するよう任意のサイズであり得る。加えて、メモリ108,122は静的RAM、動的RAMおよび/または消去プログラム可能読出専用メモリであり得る。
【0038】
さらに図10Bに示すように、マルチプレクサ146によって、マイクロプロセッサ100と、マイクロプロセッサ100の左側にある複数の相互接続タイル96のうち1つとの直接の接続を行なう。マルチプレクサ146がこのように結合される場合、このマルチプレクサはマイクロプロセッサ100の複数のピンから並列データおよび/または複数の信号を受取る。マルチプレクサ146の機能に依存して、これら複数の信号のうち1つを選択して相互接続タイル96へ渡す、および/またはこれら複数の信号を単一の信号に多重化することが可能である。マルチプレクサ150は、マイクロプロセッサ100とマイクロプロセッサの右側の相互接続タイル96との間で同様の接続を行なう。当業者であれば理解するであろうように、相互接続ロジック94は、マイクロプロセッサ100のどちら側でも、マルチプレクサ146およびマルチプレクサ150のようなマルチプレクサをより多数または少数含み得るが、これはマイクロプロセッサ100への所望の接続、マイクロプロセッサ100の種類、および/またはマイクロプロセッサ100のサイズに依存する。
【0039】
デマルチプレクサ144によって、マイクロプロセッサ100とマイクロプロセッサ100の左側にある複数の相互接続タイル96のうち1つとの直接の接続を行なう。デマルチプレクサ144がこのように結合される場合、このデマルチプレクサは、これら複数の相互接続タイル96のうち少なくとも1つから直列データおよび/または複数の多重化信号を受取る。マルチプレクサ144の機能に依存して、複数の多重化信号を別々の経路の担う複数の信号に変換するか、または直列信号ストリームを並列信号に変換する。デマルチプレクサ148はマイクロプロセッサ100とマイクロプロセッサの右側の相互接続タイル96との間で同様の接続を行なう。当業者であれば理解するであろうように、相互接続ロジック94は、デマルチプレクサ144およびデマルチプレクサ148のようなデマルチプレクサをより多数または少数含み得るが、これはマイクロプロセッサ100への所
望の接続、マイクロプロセッサ100の種類、および/またはマイクロプロセッサ100のサイズに依存する。
【0040】
インターフェイスロジック94はさらに、マイクロプロセッサ100と1つ以上の相互接続タイル96との間の直接の接続を含み得る。このような直接の接続は、信号をマイクロプロセッサ100に入力または信号をマイクロプロセッサ100から出力するための単方向通信経路であり得る。また、このような直接の接続は、信号をマイクロプロセッサ100に入出力するための双方向通信経路であることもある。このような直接の接続をマイクロプロセッサ100の左下部分および右下部分に結合したものを示す。当業者であれば理解するであろうように、相互接続タイル96とマイクロプロセッサ100との間には、(マイクロプロセッサ100の任意の側で)図10Bに示すよりも多数または少数の直接の接続を設けることもできる。
【0041】
インターフェイスロジック94はさらにテストモジュール102を含み得る。テストモジュール102は、複数の相互接続タイル96、およびインターフェイスロジック94内の複数の回路と選択的に結合される(明瞭にするためにこのような接続は図示しない)。一般的に、テストモジュール102はマイクロプロセッサ、インターフェイスロジックおよび/またはこれを取囲むプログラム可能ロジック構造の製造時テストを制御する。
【0042】
インターフェイスロジック94はさらに制御モジュール104を含み得るが、これは複数のマルチプレクサ118,126およびデマルチプレクサ124,120と動作可能に結合される。マルチプレクサ118,126は、2つ以上の制御信号を単一の経路で伝送する、並列の制御データを直列化する、および/または多数の制御信号のうち1つを選択するように機能する。デマルチプレクサ120,124は、1つの経路上の多数の制御信号を複数の経路上の別々の制御信号に分離する、または直列制御信号を並列制御信号に変換するように機能する。マルチプレクサ118,126およびデマルチプレクサ120,124は、複数の相互接続タイル96と動作可能に結合される。制御信号がこのように結び付けられる場合、制御モジュール104へのこれら信号の入力、または制御モジュール104からの出力を、相互接続タイル96経由でプログラム可能ロジック構造および/またはIOB86まで、および制御モジュール104とマイクロプロセッサ100との間で行なうことができる。なお、制御モジュール104はマルチプレクサ/デマルチプレクサなしでマイクロプロセッサ100と直接の接続を有することもある。
【0043】
ここに例示する図では、制御モジュール104はマイクロプロセッサ100と動作可能に結合され、これは本質的にマイクロプロセッサコアである。一般的には、制御モジュール104は、マイクロプロセッサ100の動作を制御する制御信号を供給し、かつ関係する制御情報をマイクロプロセッサ100から受取る。たとえば、制御モジュール104によって、中断、クロック、リセット、電力管理のための制御機能、命令キャッシュ制御、データキャッシュ制御、直接メモリアクセス(DMA)制御、RAMメモリ制御、外部周辺バス制御、UART制御、および/または汎用I/O制御が可能となり得る。マイクロプロセッサについてのこのような制御機能は公知であるため、この発明の理解を促進する場合を除きこれ以上の議論は行なわない。
【0044】
インターフェイスロジック94はさらに、タイミング回路を含むタイミングモジュール106を含み得る。タイミング回路は、64ビット時間ベースのタイマ、プログラム可能間隔タイマ、固定間隔タイマ、およびウォッチドッグタイマを生成するといった機能を実行できる。加えて、タイミングモジュールは構成可能ロジックゲート116および/またはロジックゲート114(図10Aに示す)にクロック信号を与えて、データをこれら回路の中へ、およびここからラッチすることができる。さらに、タイミングモジュール106はマルチプレクサ、デマルチプレクサおよび相互接続タイル96の各々の中へ、および
ここからデータをラッチするタイミングを与えることができる。タイミングモジュール106はまた、相互接続タイル96から入力(たとえばチック(tick)カウンタ)を得て、かつここに出力を送ることができる。マイクロプロセッサ100とともに用いられるタイミング回路およびデバッグモジュールの機能は公知であるため、この発明の概念をさらに説明する場合を除きこれ以上の議論は行なわない。図10Aで述べたように、タイミングモジュールはインターフェイスロジック94およびマイクロプロセッサ100内のすべての構成要素と接続され得る。
【0045】
さらに当業者であれば理解するであろうように、インターフェイスロジック94は、この例ではマイクロプロセッサ100である固定ロジックデバイス32と、これを取囲み、CLB80、ブロックRAM90および乗算器92を含むプログラム可能ロジック構造12との間の信号転送を条件付ける。こうしてインターフェイスロジック94は、マイクロプロセッサの中へのおよび/またはここからの信号を多重化すること、入力信号および/または出力信号に対して論理機能を実行すること、信号を記憶すること、およびプログラム可能ロジック構造とマイクロプロセッサ100との直接の結合を行なうことを含む、さまざまな論理機能を実行できる。加えて、インターフェイスロジック94はテスト機能を含む。
【0046】
さらに当業者であれば理解するであろうように、図10Bのインターフェイスロジック94を具体化している回路は、インターフェイスロジック94を形成し得る回路のほとんど無数の組合せのうち1つを表わすものである。したがってインターフェイスロジック94が含む回路は、図10Bに示すよりも大きいことも小さいこともある。たとえばインターフェイスロジック94はさらに、アナログ・デジタル変換器、デジタル・アナログ変換器、アナログフィルタ、デジタルフィルタ、算術論理演算装置、浮動小数点ユニット、中断コントローラ、メモリコントローラ、および/またはメモリ管理ブロックを含み得る。
【0047】
さらに当業者であれば理解するであろうように、図10Bは埋込み固定論理回路としてマイクロプロセッサ100を例示しているが、インターフェイスロジック94および複数の相互接続タイル96についての同じ概念は任意の固定論理回路に適用される。たとえばマイクロプロセッサ100の代わりに、デジタル信号プロセッサ、映像グラフィックプロセッサ、音声プロセッサ、ネットワークプロセッサ、物理層インターフェイス、リンク層インターフェイス、および/またはネットワーク層インターフェイスを用いてもよい。どの種類の固定論理回路を用いるかに依存して、インターフェイスロジック94が含む回路は図10Bに示すよりも大きいことも小さいこともあるが、その機能は同じである。すなわち、固定論理回路とプログラム可能ロジック構造との間の信号転送を条件付けることである。
【0048】
図11は、周りを取囲むプログラム可能ロジック構造と動作可能に結合するいくつかの相互接続タイル96−1〜96−6の概略的なブロック図を示す。周りを取囲むプログラム可能ロジック構造は、複数の構成可能ロジック要素(CLE)80−1〜80−13、および、対応するプログラム可能スイッチマトリクス154〜188を含む。プログラム可能スイッチマトリクス間の実線は、プログラム可能ロジック構造内の接続を行なうさまざまな相互接続ラインを表わす。図11の破線は幾何学的形状を視覚化する助けとして与えたものである。この発明で使用され得るFPGAアーキテクチャの一例は、「階層型相互接続ラインによるFPGA繰返し可能相互接続構造(FPGA Repeatable Interconnect Structure with Hierarchical Interconnect Lines)」と題された米国特許第5,914,616号に記載されている。
【0049】
各々の相互接続タイルはプログラム可能スイッチマトリクスを含み、これは(a)プログラム可能ロジック構造内のプログラム可能スイッチマトリクス、(b)終端タイル、お
よび(c)隣接する相互接続タイル、とプログラム可能に接続される。図11は、それぞれ相互接続タイル96−1〜96−6にある96−1−s〜96−6−sと標示した6個のマトリクスを示す。たとえば、スイッチマトリクス96−2−sは、プログラム可能ロジック構造内のスイッチマトリクス156、終端タイルT2、および隣接する相互接続タイル96−1−s,96−3−sと接続される。同様に、スイッチマトリクス96−5−sは、プログラム可能ロジック構造内のスイッチマトリクス168、終端タイルT4、および隣接する相互接続タイル96−4−s,96−6−sと接続される。6個のプログラム可能スイッチマトリクス96−1−s〜96−6−sの各々は、マイクロプロセッサ100および/またはインターフェイスロジック94内の構成要素に接続される複数の接続(それぞれライン151−1〜151−6として示す)を含む。
【0050】
スイッチマトリクス96−1−s〜96−6−sの構造は、プログラム可能ロジック構造内のスイッチマトリクスと実質的に同じである。
【0051】
終端タイルの機能は、相互接続ラインを終結させ、かつ/または、マイクロプロセッサ100および/もしくはインターフェイスロジック94の構成要素により中断されたラインへの接続を行なうことである。一実施例(上述の米国特許第5,914,616号に記載のFPGA)では、プログラム可能ロジック構造は単一ライン、16進ラインおよび長ラインを含んでいる。終端タイルでは、単一ラインは他の単一ラインへとUターンし、16進ラインは再びバッファリングされてマイクロプロセッサ100の向こう側へとまたがり、長ラインはマイクロプロセッサ100をまたがる。
【0052】
図12は、代替的なプログラマブルゲートアレイ230の概略的なブロック図を示す。プログラマブルゲートアレイ230は、プログラム可能ロジック構造12、プログラム可能入力/出力ブロック14、固定処理モジュール234、第2の相互接続ロジック238、別の固定ロジックモジュール(たとえば高速データインターフェイス232)および第1の相互接続ロジック236を含む。第1の相互接続ロジック236および第2の相互接続ロジック238は、上述のようにインターフェイスロジックおよび相互接続タイルを含み得る。高速データインターフェイス232はネットワーク層インターフェイスたとえばTCP/IPインターフェイス、物理層インターフェイスたとえばイーサネット(R)もしくは非同期転送モード(ATM)インターフェイス、またはリンク層インターフェイスであり得る。固定処理モジュール234はデジタル信号プロセッサ、ネットワークプロセッサ、マイクロプロセッサ、および/またはマイクロコンピュータであり得るため、このプログラマブルゲートアレイによって、多種多様な電気通信、ネットワークおよび/または計算用途のための高速データインターフェイス、固定プロセッサおよびプログラマブルロジックが得られる。
【0053】
図13は、図12のゲートアレイ230の変形例を示す。図13では、ゲートアレイ240の高速データインターフェイス232は、プログラム可能入力/出力ブロック14に隣接して位置付けされる。したがって、高速データインターフェイス232はプログラム可能入力/出力ブロック14のうち少なくともいくつかと直接結合する。この構成では、第1の相互接続ロジック232は高速データインターフェイス232を部分的に取囲む。
【0054】
図14は、高速データインターフェイス232および固定処理モジュール234を含むプログラマブルゲートアレイ250のさらなる変形例を示す。この実施例では、高速データインターフェイスはプログラマブルゲートアレイの隅に位置付けられる。したがって高速データインターフェイス232は、プログラム可能入力/出力ブロック14に対し2辺で直接のアクセスを有する。これに伴い第1の相互接続ロジック236は、高速データインターフェイスの2辺とインターフェイスする。
【0055】
図12〜14から当業者には明らかであろうように、プログラマブルゲートアレイは、どのような数およびどのような種類の固定論理モジュールを有してもよく、これらモジュールは、さまざまな場所に位置付け可能であり、2辺、3辺または4辺の構成で互いに相互作用させることができる。以上の議論は、プログラム可能ロジック構造内に任意の固定論理回路を埋込むことを可能にするための相互接続ロジックを含むプログラマブルゲートアレイを提示している。こうして、このようなプログラマブルゲートアレイの用途および汎用性は、この発明を使用することで劇的に向上する。当業者であれば理解するであろうように、前掲の特許請求の範囲から逸脱することなくこの発明の教示から他の実施例を導き出すことが可能である。
【図面の簡単な説明】
【0056】
【図1】先行技術のフィールドプログラマブルゲートアレイを概略的に示すブロック図である。
【図2】図1のプログラマブルゲートアレイのプログラム可能ロジック構造であって、対称型アレイ構成で実現したものを概略的に示すブロック図である。
【図3】図1のプログラマブルゲートアレイのプログラム可能ロジック構造であって、行ベースの構成で実現したものを概略的に示すブロック図である。
【図4】図1のプログラマブルゲートアレイのプログラム可能ロジック構造であって、列ベースの構成で実現したものを概略的に示すブロック図である。
【図5】図1のプログラマブルゲートアレイのプログラム可能ロジック構造であって、階層型プログラマブルロジックデバイス構成で実現したものを概略的に示すブロック図である。
【図6】この発明に従うプログラマブルゲートアレイの説明図である。
【図7】この発明に従う代替的なプログラマブルゲートアレイの説明図である。
【図8】この発明に従う別のプログラマブルゲートアレイの説明図である。
【図9】図3のプログラマブルゲートアレイのより詳細な説明図である。
【図10A】この発明に従うインターフェイスロジックおよび相互接続タイルを概略的に示すブロック図である。
【図10B】この発明に従うインターフェイスロジックの一実施例および相互接続タイルを概略的に示すブロック図である。
【図11】この発明に従うプログラム可能ロジック構造とインターフェイスする相互接続タイルを概略的に示すブロック図である。
【図12】この発明に従うさらに別のプログラマブルゲートアレイの説明図である。
【図13】図12のプログラマブルゲートアレイの一変形例の説明図である。
【図14】図12のプログラマブルゲートアレイのさらなる変形例の説明図である。
Claims (12)
- プログラマブルゲートアレイであって、
プログラム可能ロジック構造と、
少なくとも1つの入力および少なくとも1つの出力を有する第1の固定論理回路とを備え、前記第1の固定論理回路は物理的にプログラム可能ロジック構造内に位置し、前記プログラマブルゲートアレイはさらに、
前記第1の固定論理回路の前記少なくとも1つの入力および前記少なくとも1つの出力をプログラム可能ロジック構造に結合するように動作可能な第1の相互接続ロジックを備え、第1のインターフェイスロジックは、前記第1の固定論理回路の前記少なくとも1つの入力に接続された第1のスイッチマトリクスと、前記第1の固定論理回路の前記少なくとも1つの出力に接続された第2のスイッチマトリクスと、第1のスイッチマトリクスに接続された第1の終端タイルと、第2のスイッチマトリクスに接続された第2の終端タイルとを含む、プログラマブルゲートアレイ。 - 前記プログラム可能ロジック構造はさらに、
前記第1のスイッチマトリクスおよび第1の構成可能ロジックブロックに結合された第3のスイッチマトリクスと、
前記第2のスイッチマトリクスおよび第2の構成可能ロジックブロックに結合された第4のスイッチマトリクスとを含む、請求項1に記載のプログラマブルゲートアレイ。 - 前記プログラム可能ロジック構造はさらにランダムアクセスメモリを含む、請求項1に記載のプログラマブルゲートアレイ。
- 前記プログラム可能ロジック構造はさらに少なくとも1つの乗算器を含む、請求項1に記載のプログラマブルゲートアレイ。
- 前記第1の固定論理回路はさらに、デジタル信号プロセッサ、マイクロプロセッサ、物理層インターフェイス、リンク層インターフェイス、ネットワーク層インターフェイス、音声プロセッサ、映像グラフィックプロセッサ、および特定用途向け集積回路のうち少なくとも1つを含む、請求項1に記載のプログラマブルゲートアレイ。
- 前記第1の終端タイルは第1の単一ラインを含み、前記第1の単一ラインは第2の単一ラインへUターンする、請求項1に記載のプログラマブルゲートアレイ。
- 前記第1の終端タイルは、再バッファリングされて前記第1の固定論理回路の向こう側へまたがる16進ラインを含む、請求項1に記載のプログラマブルゲートアレイ。
- 前記第1の終端タイルは、前記第1の固定論理回路をまたがる長ラインを含む、請求項1に記載のプログラマブルゲートアレイ。
- さらに、
少なくとも1つの入力および少なくとも1つの出力を有する第2の固定論理回路を備え、前記第2の固定論理回路は物理的にプログラム可能ロジック構造内に位置し、さらに、
前記第2の固定論理回路の前記少なくとも1つの入力および前記少なくとも1つの出力をプログラム可能ロジック構造に結合するように動作可能な第2の相互接続ロジックを備え、第2のインターフェイスロジックは、前記第2の固定論理回路の前記少なくとも1つの入力に接続された第3のスイッチマトリクスと、前記第2の固定論理回路の前記少なくとも1つの出力に接続された第4のスイッチマトリクスと、第3のスイッチマトリクスに接続された第3の終端タイルと、第3のスイッチマトリクスに接続された第4の終端タイ
ルとを含む、請求項1に記載のプログラマブルゲートアレイ。 - 前記第2の固定論理回路はさらに、デジタル信号プロセッサ、マイクロプロセッサ、物理層インターフェイス、リンク層インターフェイス、ネットワーク層インターフェイス、音声プロセッサ、映像グラフィックプロセッサ、および特定用途向け集積回路のうち少なくとも1つを含む、請求項9に記載のプログラマブルゲートアレイ。
- さらに、プログラム可能ロジック構造の周辺に配置された複数の入力/出力ブロックを備える、請求項1に記載のプログラマブルゲートアレイ。
- 前記第1の相互接続ロジックはさらに、(a)第1の相互接続ロジックおよび第1の固定論理回路のうち少なくとも1つをテストするためのテストモジュール、(b)タイミングモジュール、(c)第1の固定論理回路の前記少なくとも1つの入力および前記少なくとも1つの出力のうち少なくとも1つに対して論理機能を実行するためのロジックゲート、および(d)制御モジュール、のうち少なくとも1つを含む、請求項1に記載のプログラマブルゲートアレイ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/968,446 US6798239B2 (en) | 2001-09-28 | 2001-09-28 | Programmable gate array having interconnecting logic to support embedded fixed logic circuitry |
PCT/US2002/030240 WO2003030009A2 (en) | 2001-09-28 | 2002-09-23 | Programmable gate array having interconnecting logic to support embedded fixed logic circuitry |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005512359A JP2005512359A (ja) | 2005-04-28 |
JP3939698B2 true JP3939698B2 (ja) | 2007-07-04 |
Family
ID=25514285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003533144A Expired - Lifetime JP3939698B2 (ja) | 2001-09-28 | 2002-09-23 | 埋込み固定論理回路をサポートする相互接続ロジックを有するプログラマブルゲートアレイ |
Country Status (6)
Country | Link |
---|---|
US (1) | US6798239B2 (ja) |
EP (1) | EP1454257B1 (ja) |
JP (1) | JP3939698B2 (ja) |
CA (1) | CA2458060C (ja) |
DE (1) | DE60227985D1 (ja) |
WO (1) | WO2003030009A2 (ja) |
Families Citing this family (116)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
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-
2001
- 2001-09-28 US US09/968,446 patent/US6798239B2/en not_active Expired - Lifetime
-
2002
- 2002-09-23 CA CA002458060A patent/CA2458060C/en not_active Expired - Lifetime
- 2002-09-23 DE DE60227985T patent/DE60227985D1/de not_active Expired - Lifetime
- 2002-09-23 EP EP02761810A patent/EP1454257B1/en not_active Expired - Lifetime
- 2002-09-23 WO PCT/US2002/030240 patent/WO2003030009A2/en active Application Filing
- 2002-09-23 JP JP2003533144A patent/JP3939698B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
WO2003030009A3 (en) | 2004-06-17 |
CA2458060A1 (en) | 2003-04-10 |
CA2458060C (en) | 2009-09-22 |
EP1454257B1 (en) | 2008-07-30 |
EP1454257A2 (en) | 2004-09-08 |
US20030062922A1 (en) | 2003-04-03 |
US6798239B2 (en) | 2004-09-28 |
JP2005512359A (ja) | 2005-04-28 |
WO2003030009A2 (en) | 2003-04-10 |
DE60227985D1 (de) | 2008-09-11 |
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Legal Events
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
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R250 | Receipt of annual fees |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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