DE102004059673B4

DE102004059673B4 - System on Chip, Belichtungsmaskenanordnung und entsprechendes Herstellungsverfahren

Info

Publication number: DE102004059673B4
Application number: DE102004059673A
Authority: DE
Inventors: Markus Steiner
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 2004-12-10
Filing date: 2004-12-10
Publication date: 2011-02-03
Anticipated expiration: 2024-12-11
Also published as: US20060151876A1; US7977973B2; DE102004059673A1

Abstract

System on Chip (47) mit einer Vielzahl von elektronischen Grundeinheiten (2), wobei jede der elektronischen Grundeinheiten:
a) als integrierte Schaltung auf einem Halbleitersubstrat (1) ausgebildet ist;
b) eine durch eine geometrische Grundform begrenzte Fläche auf dem Halbleitersubstrat (1) umfasst;
c) einen eine Funktion der elektronischen Grundeinheit (2) bestimmenden funktionellen Schaltungskern (3) umfasst;
d) an Rändern der geometrischen Grundform mindestens einen Verbindungsport (4) aufweist, der an einem Verbindungsport (4) einer unmittelbar benachbarten auf demselben Halbleitersubstrat (1) ausgeführten elektronischen Grundeinheit (2) angekoppelt ist; und
e) eine programmierbare Verbindungsportsteuerung (10–13, 18) zum Steuern von Datentransfers zwischen der elektronischen Grundeinheit (2) und weiteren auf dem Halbleitersubstrat (1) ausgebildeten elektronischen Grundeinheiten (2) über die Verbindungsports (4–7) umfasst;
f) über die Verbindungsports mit direkt benachbarten elektronischen Grundeinheiten kommunizieren kann,
wobei das System on Chip (47) für einen Datentransfer von einer ersten elektronischen Grundeinheit (2) zu einer zweiten elektronischen Grundeinheit...

Description

Die vorliegende Erfindung betrifft ein System on Chip. Ferner betrifft die Erfindung eine Belichtungsmaskenanordnung zur photolithographischen Herstellung des System on Chip, sowie ein entsprechendes Herstellungsverfahren.
Von einem System on Chip (SoC) spricht man, wenn man auf einem einzelnen Halbleiterchip komplette Systeme aus z. B. Mikroprozessoren, Speichern, Kommunikationsschnittstellen und/oder digitalen und analogen Schaltungsteilen integriert sind. SoCs genügen dann den Anforderungen an Zuverlässigkeit, Abmessungen, geringem Energiebedarf bei hoher Verarbeitungsgeschwindigkeit und verhältnismäßig niedrigem Preis. Die hohe Integration solcher Schaltkreise auf einem einzigen Halbleitersubstrat durch Zusammenfassung aller Systemkomponenten auf einem Chip führt jedoch zur Einengung der Einsatzbereiche eines solchen SoCs. Denn nur diejenigen sind nutzbar, welche durch die SoC-Entwicklung als Systemfunktion realisiert werden.
Um flexible und vom Anwender anpassbare Lösungen zu schaffen, wurden sogenannte ASICs (= Application Specific Integrated Circuits bzw. anwendungsspezifische Schaltkreise) entwickelt. Gate-Arrays beispielsweise enthalten regelmäßige Anordnungen von digitalen Grundelementen, welche als sogenannte Master in großen Stückzahlen vorgefertigt werden können. Verbindungen zwischen den Zellen bzw. die Verdrahtung zum integrierten Schaltkreis kann dann beispielsweise durch Masken im Herstellungsprozess programmiert werden. Die Masken werden dann für die letzten technologisch erforderlichen Ebenen erzeugt und der Schaltkreis damit fertig präpariert. Die relativ hohe Flexibilität im Anwendungsbereich solcher Gate-Arrays wird allerdings durch einen hohen Flächenbedarf und Stromverbrauch erkauft.
Ferner sind sogenannte ”im Feld” programmierbare Gate-Arrays als FPGAs (= Field Programmable Gate Arrays) bekannt, die vollständig vom Anwender programmierbar sind. Um vielen Einsatzfällen bzw. Systemanforderungen gerecht zu werden, müssen diese viele universelle Strukturen aus Gates und Logikelementen aufweisen. Dadurch werden FPGAs zwar flexibel einsetzbar, haben jedoch einen noch höheren Flächenaufwand als maskenprogrammierbare Gate-Arrays und einen hohen Energiebedarf. FPGAs eignen sich vor allem bei sehr kleinen Stückzahlen, bei denen eine vollständige Integration der Systemfunktion auf einem Chip nicht wirtschaftlich ist.
Beispielsweise offenbart die EP 0 224 887 A1 eine Gate-Array-Anordnung in CMOS-Technik, die in Kernbereichen eines Chips Zellbereiche in Matrixform vorsieht. Die Zellbereiche weisen Transistoren auf, welche zusammengeschaltet logische Funktionen oder Speicherfunktionen ausführen. Gemäß der EP 0 224 887 A1 lassen sich so Speicherzellen für eine anpassbare Gate-Array-Anordnung schaffen. Komplexere Signalverarbeitungen ermöglicht diese Gate-Array-Anordnung nicht.
Vollständig integrierte SoCs andererseits sind nach der Maskenherstellung nicht mehr modifizierbar. Wenn Änderungen an einem bestehenden Entwurf für ein SoC vorgenommen werden sollen, lassen sich zwar in der Entwurfsphase Makros für elektronische Grundeinheiten im SoC in einer Beschreibungssprache oder in Form von geprüften Layoutdaten wieder verwenden, es muss jedoch erneut eine vollständige Maskenproduktion für den photolithographischen Prozess durchgeführt werden. Insbesondere die Herstellung von solchen Maskensätzen ist sehr kostenintensiv.
Es ist daher eine Aufgabe der vorliegenden Erfindung, elektronische Grundeinheiten für den Einsatz in System on Chips zu schaffen, die eine Modifikation des SoCs ermöglichen, ohne erneut einen vollständigen Maskensatz produzieren zu müssen.
Diese Aufgabe wird durch ein System on Chip mit den Merkmalen des Patentanspruchs 1 gelöst. Ferner lösen diese Aufgabe eine Belichtungsmaskenanordnung gemäß dem nebengeordneten Anspruch 18 und ein Herstellungsverfahren mit den Schritten des nebengeordneten Patentanspruchs 21.
Eine wesentliche erfinderische Idee besteht darin, dass die elektronische Grundeinheit eine standardisierte Fläche einnimmt, und über die Verbindungsports mit direkt benachbarten Grundeinheiten bzw. Modulen kommunizieren kann. Dadurch sind beliebige System on Chips durch eine vorgegebene Anzahl von benachbarten, auf dem Halbleitersubstrat ausgebildeten Grundeinheiten, die unterschiedliche funktionelle Schaltungskerne aufweisen, einfach möglich. Durch Vorhalten einer Bibliothek von elektronischen Grundeinheiten lassen sich beliebige System on Chips kostengünstig produzieren und modifizieren ohne erneut Belichtungsmasken für das vollständige System neu zu entwickeln. Die Erfindung ermöglicht einen modularen Aufbau von SoCs auf Maskenebene.
Bevorzugt ist die geometrische Grundform derart gewählt, dass eine Fläche auf dem Halbleitersubstrat mit der geometrischen Grundform parkettierbar ist. Eine regelmäßige Überdeckung aus gleichen, geometrischen Grundformen bietet eine effiziente Ausnutzung der Halbleitersubstratfläche. Die geometrische Grundform ist bevorzugt ein Rechteck, kann jedoch auch andere Geometrien, wie Quadrate, Dreiecke oder andere Formen aufweisen. Einzelne elektronische Grundeinheiten können auch Vielfache der geometrischen Grundform umfassen, sofern die Halbleitersubstratfläche abgedeckt wird und die Verbindungsports von benachbarten elektronischen Grundeinheiten ineinander greifen.
Vorzugsweise ist an jeder Seite bei einer als Rechteck gewählten geometrischen Grundform mindestens ein Verbindungsport vorgesehen.
In einer bevorzugten Ausführungsform des System on Chip ist eine Peripherieschnittstelle mit Anschlusspads zum Anschluss an externe elektronische Schaltkreise vorgesehen. Derartig ausgeführte SoCs ermöglichen so beispielsweise am Rande des gesamten SoCs, welches aus erfindungsgemäßen elektronischen Grundeinheiten aufgebaut ist, das Herausführen von Anschlüssen.
In einer weiteren Ausführungsform ist in der elektronischen Grundeinheit ein interner Taktgenerator vorgesehen. Dadurch werden die Grundeinheiten weitestgehend abhängig und können beispielsweise über ein asynchrones Protokoll über die Verbindungsports miteinander kommunizieren.
Die Verbindungsportsteuerung der elektronischen Grundeinheit schaltet eingehende Daten an den funktionellen Schaltungskern oder an einen weiteren Verbindungsport derselben elektronischen Grundeinheit durch. Eine derartige bevorzugte Verbindungsportsteuerung ermöglicht so, Daten über mehrere elektronische Grundeinheiten hinweg in einem SoC zu transportieren.
Die Verbindungsportsteuerung weist vorzugsweise auch einen Speicher zum Ablegen von Verbindungsdaten auf. Diese Verbindungsdaten enthalten beispielsweise relative Zieladressen, zu denen Daten von einer elektronischen Grundeinheit zu einer weiteren übertragen werden sollen.
In weiteren bevorzugten Ausführungsformen des erfindungsgemäßen System on Chip ist der funktionelle Schaltungskern als Mikroprozessor, Speicher, digitaler Signalprozessor, Analog-/Digitalwandler oder Digital-/Analogwandler ausgebildet. Da der funktionelle Schaltungskern die gewünschte Systemfunktion der Grundeinheit definiert, lassen sich aus derartigen bevorzugten Ausbildungen der Schaltungskerne praktisch beliebige System on Chips konstruieren, und vielerlei flexible Systemvorgaben erfüllen.
Die vorliegende Erfindung schafft ferner eine Belichtungsmaskenanordnung zur photolithographischen Herstellung einer einzelnen erfindungsgemäßen elektronischen Grundeinheit eines System on Chip. Dabei weist die Belichtungsmaskenanordnung bevorzugterweise einzelne Belichtungsmasken zur schichtweisen Belichtung und Ausbildung der elektrischen Grundeinheit auf dem Halbleitersubstrat auf. Solche erfindungsgemäßen Belichtungsmaskenanordnungen erlauben es, ein gesamtes System on Chip praktisch aus den elektronischen Grundeinheiten zusammenzusetzen. Dabei ist es vorteilhaft, Justiermittel, wie z. B. Fadenkreuze, an den Rändern der Belichtungsmasken vorzuhalten, um unmittelbar benachbarte elektronische Grundeinheiten passgenau herzustellen und eine präzise Überdeckung des Halbleitersubstrates zu gewährleisten.
Bei einem entsprechenden erfindungsgemäßen Verfahren zur Herstellung eines System on Chip sind die folgenden Verfahrensschritte vorgesehen:

(a) Bereitstellen eines Halbleitersubstrates und von erfindungsgemäßen Belichtungsmaskenanordnungen;
(b1) Belichten des Halbleitersubstrates mit einer Belichtungsmaske für eine erste elektronische Grundeinheit;
(b2) Belichten des Halbleitersubstrates mit einer zweiten Belichtungsmaske für eine zweite elektronische Grundeinheit;
(c) Prozessieren des gesamten Halbleitersubstrates zum Ausbilden einer ersten Schicht der ersten und zweiten elektronischen Grundeinheit;
(d) Durchführen der Schritte (b1)–(c) mit weiteren Belichtungsmasken der elektronischen Grundeinheiten zum Ausbilden des vollständigen System on Chip.

Das erfindungsgemäße Herstellungsverfahren unter Verwendung der erfindungsgemäßen Belichtungsmaskenanordnungen zum Ausbilden eines System on Chips hat den großen Vorteil, dass bei veränderten Systemanforderungen lediglich einzelne Maskenanordnungen für elektronische Grundeinheiten ausgetauscht werden müssen. Im Gegensatz dazu erfordert eine Herstellung von SoCs nach dem Stand der Technik einen vollständigen Neuentwurf einer Gesamtbelichtungsmaskenanordnung für das gesamte System on Chip. Bei dem erfindungsgemäßen Verfahren hingegen wird das SoC durch Parkettierung des Halbleiterträgers mit den elektronischen Grundeinheiten schichtweise erstellt, wobei einzelne Grundeinheiten einfach durch Austausch der entsprechenden Belichtungsmaskenanordnung verändert werden kann. Demnach ist lediglich eine Bibliothek von Belichtungsmaskenanordnungen der elektronischen Grundeinheiten notwendig. Kostspielige Neuproduktionen und Neuentwürfe von Masken sind somit umgangen.
Die Erfindung schafft außerdem ein System on Chip aus mehreren elektronischen Grundeinheiten, wobei die elektronischen Grundeinheiten auf einem gemeinsamen Halbleitersubstrat derart ausgebildet sind, dass die Ränder von benachbarten elektronischen Grundeinheiten und deren Verbindungsports aneinander koppeln. Bevorzugterweise bilden dann die Verbindungsports und Verbindungsportsteuerungen ein orthogonales Bussystem des System on Chip aus. Bei einer quadratischen Wahl der geometrischen Grundform bilden die Anordnungen der jeweiligen Verbindungsports, beispielsweise in der Mitte einer jeden Seite des entsprechenden Quadrats, zusammen mit den Verbindungsportsteuerungen ein Raster aus. Bevorzugt liegen die Verbindungsports dann in einer Ebene des ausgebildeten System on Chip.
Bei einer möglichen Ausführungsform des erfindungsgemäßen System on Chip sind gemeinsame Stromversorgungsleitungen in einer Ebene des Systems on Chip für die elektronischen Grundeinheiten vorgesehen. Somit kann beispielsweise zunächst ein Raster aus den Stromversorgungsleitungen auf dem Substrat vorgesehen werden, worauf die elektronischen Grundeinheiten ausgebildet werden und mit Strom versorgt werden.
Weitere bevorzugte Ausführungsformen und Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche und der Beschreibung bevorzugter Ausführungsbeispiele unter Bezugnahme auf die Figuren.
Im Folgenden wird die Erfindung anhand der bevorzugten Ausführungsbeispiele und der beigelegten Figuren näher erläutert. Es zeigt dabei:
1 eine schematische Darstellung von elektronischen Grundeinheiten;
2 ein Blockdiagramm einer elektronischen Grundeinheit;
3 ein Blockdiagramm einer Verbindungsportsteuerung;
4 ein Schema für den Datentransfer über das Bussystem; und
5 ein Ausführungsbeispiel eines erfindungsgemäßen Systems on Chip.
In den Figuren sind jeweils gleiche bzw. funktionsgleiche Elemente mit gleichen Bezugszeichen bezeichnet.
Die 1 zeigt eine schematische Darstellung von elektronischen Grundeinheiten.
Es ist ein Halbleitersubstrat 1 vorgesehen, auf dem in diesem Beispielfall fünfzehn elektronische Grundeinheiten 2 dargestellt sind. Die elektronischen Grundeinheiten 2 sind in einer quadratischen Grundform ausgeführt und verfügen jeweils über einen funktionellen Schaltungskern 3. Die Kanten der Quadrate, welche die elektronischen Grundeinheiten jeweils begrenzen, schmiegen sich bei benachbarten Grundeinheiten 2 unmittelbar aneinander. Ferner weisen die elektronischen Grundeinheiten 2 Verbindungsports 4 auf, die benachbarte Grundeinheiten 2 miteinander verbinden. Ein Verbindungsport wird als Gesamtheit von ankoppelbaren Daten- und Steuerleitungen der Grundeinheit zum Empfangen und Senden von entsprechenden Signalen an und von daran angekoppelten weiteren Verbindungsports verstanden. Die Gesamtheit der elektronischen Grundeinheiten bildet so ein System on Chip 47 aus. Die Kommunikation und der Datentransfer zwischen den elektronischen Grundeinheiten wird durch eine ausführliche Beschreibung einer in jeder Grundeinheit 2 vorgehaltenen Verbindungsportsteuerung deutlicher.
In der 2 ist ein Blockdiagramm einer elektronischen Grundeinheit 2 dargestellt.
Die Grundeinheit 2 ist ebenfalls quadratisch ausgeführt und verfügt in der Mitte jeder Seite über einen Verbindungsport 4, 5, 6, 7. Die elektronische Grundeinheit hat ferner Versorgungsspannungsanschlüsse 8, 9 zur Energieversorgung mit Versorgungsspannungen VDD, VSS.
An jeden der vier Verbindungsports 4, 5, 6, 7 ist eine Portsteuerungseinheit 10, 11, 12, 13 angeschlossen. Jede der Portsteuerungseinheiten 10, 11, 12, 13 ist über Portleitungen 14, 15, 16, 17 mit einer Portsteuerungseinheit 18 verbunden, welche eine Schnittstelle zu dem funktionellen Schaltungskern 3 darstellt. Portleitungen eignen sich zur Übertragung von an den Ports anliegenden Signalen. Die Verbindung zwischen dieser Kernschnittstelle 18 und dem funktionellen Schaltungskern 3 erfolgt wiederum über Portleitungen 19. Die Portleitungen 14–17, 19 können beispielsweise Adressdaten und Steuerleitungen umfassen. Ferner ist jede Portsteuerungseinheit 10–13 über derartige Portleitungen, welche hier nicht näher bezeichnet sind, mit den übrigen drei Portsteuerungseinheiten 10–13 verbunden.
Die elektronische Grundeinheit 2 weist ferner einen Speicher 20 auf, der beispielsweise über Programmierleitungen 21 programmierbar ausgelegt sein kann. In dem Speicher 20 sind Verbindungsdaten abgelegt, welche der Verbindungsportsteuerung aus den Portsteuereinheiten und den internen Portleitungen Informationen bereitstellen, wie Daten zwischen verschiedenen elektronischen Grundeinheiten 2, wie sie beispielsweise in der 1 dargestellt sind, ausgetauscht werden. Der Speicher 20 kann beispielsweise als nicht volatiler ROM-Speicher ausgelegt sein, oder auch über bereitgestellte externe Programmierleitungen 21 programmiert werden. Der Speicher kann auch bei der Herstellung eines gesamten SoCs hardwaremäßig fest programmiert werden.
Bei dem hier betrachteten Ausführungsbeispiel decken die elektronischen Grundeinheiten 2, die in der 1 dargestellt sind, eine Fläche des Halbleitersubstrates 1 ab und bilden das gesamte System on Chip 47. Die ineinander koppelnden Verbindungsports 4 gemeinsam mit der Verbindungsportsteuerung bilden so ein orthogonales Bussystem aus. Eine Adresszuweisung kann beispielsweise in Form von X- und Y-Koordinaten in horizontaler und vertikaler Richtung erfolgen.
Um eine Datenverbindung zwischen nicht benachbarten elektronischen Grundeinheiten 2 aufzubauen, wird eine relative Zieladresse von der Start-Grundeinheit zur Ziel-Grundeinheit festgelegt und steuert den Verbindungsaufbau bzw. Datentransport. Die Portsteuerungseinheiten 10–13 sind dazu, wie es in der 3 dargestellt ist, ausgelegt.
In der 3 ist beispielhaft eine Portsteuerungseinheit 10 dargestellt, mit einer Treibereinheit 22 einer Adressanpassungseinheit 23, einer Steuereinheit 24 und einer Multiplexeranordnung 25. Die Treibereinheit 22 ist über Portleitungen an den Verbindungsport 4-1, 4-2, 4-3 gekoppelt. Die Portleitungen sind für den Empfang von Adress- und Dateninformationen (4-1), Handshake-Signalen (4-2) und Adress- und Datenausgangssignalen (4-3) geeignet. Die Multiplexeranordnung 25 ist über Portleitungen 14 an die Portsteuerungseinheit 18 gekoppelt, welche als Schnittstelle zum funktionellen Schaltungskern 3 dient. Die Multiplexeranordnung 25 ist ferner über weitere Portleitungen 26-1, 26-2, 26-3 an die drei übrigen Portsteuerungseinheiten 11, 12, 13 gekoppelt.
Die Adressanpassungseinheit 23 ist mit der Treibereinheit 22 und der Multiplexeranordnung 25 verbunden. Ferner ist die Steuereinheit 24 zum Steuern der Datentransfers über Steuerleitungen 27, 28, 29 an die Treibereinheit 22, die Adressanpassungseinheit 23 und die Multiplexeranordnung 29 gekoppelt. Die Treibereinheit 22 ist auch direkt mit der Multiplexeranordnung 25 verbunden. Die Steuereinheit 10 kann Ablauflisten- bzw. Programme aus dem Speicher 20 erhalten. Durch diese Programmierung sind beispielsweise unterschiedliche Buskommunikationsprotokolle verwendbar.
Der Verbindungsport 4 kann auf drei unterschiedliche Weisen angesprochen werden. Zunächst kann ein Zugriff von der Portsteuerungseinheit 18, welche als Schnittstelle zum funktionellen Schaltungskern 3 dient, geschehen. Ein entsprechender funktioneller Schaltungskern 3, beispielsweise ein Controller, übergibt eine relative Zieladresse an die als Schnittstelle wirkende Portsteuerungseinheit 18. Eine entsprechende Steuereinheit der Schnittstelle zum funktionellen Schaltungskern entscheidet gemäß ihrer Programmierung, in welcher Richtung (horizontal oder vertikal) die Datenverbindung zu der Zieladresse aufgebaut wird. Daraus ergibt sich, welche der vier Verbindungsports 4, 5, 6, 7 als Startport verwendet werden. Die entsprechende Portsteuerungseinheit, in diesem Beispielsfall 10, erhält über die Portleitung 14 die Zieladresse und Steuerinformationen. Über die Multiplexeranordnung 25, von der Steuereinheit 24 gesteuert, wird die Zieladresse und Steuerinformationen über die Treibereinheit 22 an den der Portsteuerungseinheit 10 zugeordneten Verbindungsport 4 gegeben.
Eine zweite Möglichkeit stellt ein Zugriff von einem Verbindungsport 7, derselben elektronischen Grundeinheit 2 über die entsprechende Portsteuerungseinheit 13 auf den betrachteten Verbindungsport 4 dar. Auch in diesem Fall werden die Adress- und Steuerinformationen von einer Portsteuerungseinheit 13 über die Portleitungen an die zweite Portsteuerungseinheit 10 übertragen, welche diese über den Verbindungsport 4 an die jeweilige angrenzende elektronische Grundeinheit weiterleitet.
Die dritte Möglichkeit stellt ein Zugriff auf den Verbindungsport 4 von einer anderen angrenzenden elektronischen Grundeinheit aus dar. In diesem Fall werden die Adressinformationen, gesteuert von der Steuereinheit 24, von der Treibereinheit 22 an die Adressanpassungseinheit 23 durchgeschaltet, wo die Zieladresse verändert wird und an die Multiplexeranordnung 25 weitergeschaltet wird. Die entsprechenden Daten- und Steuerinformationen werden immer von der Steuereinheit 24 gesteuert direkt an die Multiplexeranordnung 25 geführt und in Abhängigkeit von den manipulierten bzw. angepassten Adressinformationen an eine der Portsteuerungseinheiten 11, 12, 13, 18 geführt. Die Anpassung bzw. Manipulation der empfangenen Zieladressen in der Adressanpassungseinheit 23 ist im Folgenden unter Bezugnahme auf die 4 näher erläutert.
In 4 ist ein beispielhaftes Adressierungsschema für das aus elektronischen Grundeinheiten gebildete orthogonale Bussystem dargestellt.
Darin sind schematisch quadratische elektronische Grundeinheiten in einem XY-Raster angeordnet. Zum einfacheren Verständnis sind die elektronischen Grundeinheiten mit absoluten Adressangaben X/Y versehen, wobei der erste Wert die Position in der horizontalen X-Rasterung anzeigt und der zweite Wert die vertikale Position in Y-Richtung. Die eingezeichneten Pfeile bezeichnen beispielhafte Signalpfade bzw. Verbindungswege 30, 31, 32.
Es wird zunächst eine Datenverbindung von der elektronischen Grundeinheit mit der Adresse 3/2 zu der elektronischen Grundeinheit mit der Adresse 0/1 betrachtet. Für das Busprotokoll ist die prinzipiell beliebige Option gewählt, dass horizontale, also in X-Richtung verlaufende Verbindungen bevorzugt und als Erste geschaffen werden. Die relative Zieladresse von der Grundeinheit 3/2 zu der Grundeinheit 0/1 lautet –3/–1. Die Grundeinheit 3/2 überträgt die Adress- und Dateninformation über ihren linken Verbindungsport an die Grundeinheit 2/2 bzw. deren rechten Verbindungsport. Die Verbindungsportsteuerung der Grundeinheit 2/2 bzw. die entsprechende Portsteuerungseinheit 10, wie sie z. B. in den 2 und 3 dargestellt ist, verändert die relativen Zieladressdaten mittels der vorgehaltenen jeweiligen Adressanpassungseinheit 23 zu –2/–1. Die entsprechende Steuereinheit 24 an der (absoluten) Adresse 2/2 überprüft, ob der horizontale Anteil der relativen Zieladresse ungleich Null ist und veranlasst in der nun vorliegenden Situation, dass die veränderten relativen Zieladressdaten und Daten über interne Portleitungen der Grundeinheit dem linken Verbindungsport, welcher in der 2 mit dem Bezugszeichen 6 bezeichnet ist, zugeführt werden. Die Adressdaten erreichen die an diesen Verbindungsport 6 angrenzende Grundeinheit 1/2, in der eine Adressanpassungseinheit wiederum die relative Zieladresse in –1/–1 ändert. Die Adress-, Daten- und Steuerinformationen werden dann dem Verbindungsport zwischen den Grundeinheiten 0/2 und 1/2 zugeleitet. In der Grundeinheit 0/2 wird die Zieladressinformation in 0/–1 angepasst.
Da die Adressinformation für die Horizontale nun Null ergibt, wird die Richtung in der der Datentransfer erfolgt, nach Vertikal verändert. Dies geschieht durch eine entsprechende Verbindungsportsteuerung innerhalb der elektronischen Grundeinheit 0/2. Dies führt zum Übertragen der Adress- und Dateninformationen in negativer vertikaler Richtung von dem unteren Verbindungsport der Grundeinheit 0/2 zu dem oberen Verbindungsport der Grundeinheit 0/1, welche gleichzeitig die Zieleinheit ist. In der Grundeinheit 0/–1 ändert der jeweilige obere Verbindungsport bzw. die entsprechende Portsteuerungseinheit die relative Zieladresse in 0/0. Dies wird durch eine entsprechende Steuereinheit der elektrischen Grundeinheit 0/1 erkannt, welche dadurch den Routingprozess bzw. Verbindungsaufbauprozess beendet und die Verbindung zum funktionellen Kern der Grundeinheit 0/1 über die entsprechende Portsteuerungseinheit schafft. Über entsprechende Handshake-Leitungen der Portleitungen, wie sie beispielsweise in der 3 als 4-2 bezeichnet sind, wird ein Handshake zwischen den Verbindungsportsteuerungen der Grundeinheiten 3/2 und 0/1 ausgelöst, wodurch die Datenverbindung letztlich aufgebaut wird.
Der entsprechende Signalpfad über den orthogonalen Bus bei einer Buskonfiguration, in der zunächst vertikale Signalwege abgearbeitet werden, beschreibt der Pfeil 32 zwischen den Grundeinheiten 3/2 und 0/1 unter Verwendung der Verbindungsports und Verbindungsportsteuerungen der Grundeinheiten 1/1, 2/1 und 3/1.
Parallel zu der Datenverbindung zwischen 3/2 und 0/1 gemäß dem Pfad 30 ist es möglich, die Grundeinheit 2/2 zum Aufbau einer Verbindung zwischen der Grundeinheit 2/3 und 2/0 zu nutzen, da erst dann alle vier Verbindungsports belegt sind.
Die Ausbildung der elektronischen Grundeinheiten mit ihren Verbindungsports und den Verbindungsportsteuerungen ermöglicht eine einfache Kommunikation zwischen den funktionellen Schaltungskernen der elektronischen Grundeinheiten über das orthogonale Bussystem. Ein derart aufgebautes System on Chip benötigt keine Belichtungsmasken zum Ausbilden von einer Verdrahtung des gesamten SoCs, sondern ermöglicht in einem Herstellungsverfahren weiterhin die Verwendung der einzelnen Maskenanordnungen für die elektronischen Grundeinheiten. Dadurch wird eine Modifikation des Gesamt-SoCs ohne großen Entwicklungs- und Herstellungsaufwand möglich, da die Verdrahtung programmgesteuert erfolgt.
In der 5 ist ein Ausführungsbeispiel für ein erfindungsgemäßes System on Chip dargestellt.
Die beispielhaft geforderten Systemanforderungen beinhalten in diesem Fall ein Analog-/Digitalwandlung, Digital-/Analogwandlung, digitales Filtern, Datenverarbeitung, Steuerung des SoC-Zustandes und die Kommunikation mit einem Host-System. Für diese Anforderungen werden funktionelle Schaltungskerne für Analog-/Digitalwandler, Digital-/Analogwandler, digitale Signalprozessoren (DSPs), flüchtige RAM- und nicht flüchtige ROM-Speicher sowie Mikrocontroller benötigt.
Wie in der 5 dargestellt ist, bilden eine als Analog-/Digitalwandler ausgeführte Grundeinheit 33, eine als Digital-/Analogwandler ausgeführte Grundeinheit 34 und eine Takt- und Versorgungsspannungseinheit 35 ein analoges Frontend des System on Chip. Die als Analog-/Digitalwandler ausgeführte elektronische Grundeinheit 33 verfügt über eine Peripherieschnittstelle 36 mit Anschlusspads 37 zum Anschluss an externe elektronische Schaltkreise. Entsprechende Schnittstellen 38, 39 und Anschlusspads 40, 41 weisen auch die Takt- und Versorgungsspannungseinheit 35 sowie die Digital-/Analogwandler-Grundeinheit 34 auf.
An dieses aus den drei elektronischen Grundeinheiten 33, 35, 34 gebildete analoge Frontend schließt sich eine Grundeinheit 46 als Schnittstelle zu den weiteren anderen elektronischen Grundeinheiten an. Es ist eine DSP-Grundeinheit 42, beispielsweise zum Filtern, Fourier-Transformieren oder weiterer Signalverarbeitung der vom Analog-/Digitalwandler 33 gelieferten digitalen Daten vorgesehen. Diese digitalen Daten sind über die Schnittstellengrundeinheit 46 mittels des durch die Verbindungsports 48 realisierten Bussystems bereitgestellt. Es ist ferner ein RAM-Speicher in Form der elektronischen Grundeinheit 43 für den DSP und den im funktionellen Schaltungskern der elektronischen Grundeinheit 45, die einen Mikrocontroller ausbildet, vorgesehen. Ferner ist ein nicht flüchtiger ROM-Speicher als funktioneller Kern der elektronischen Grundeinheit 44 ausgeführt.
Alle elektronischen Grundeinheiten sind über Verbindungsports 48 miteinander gekoppelt, so dass ein Datenaustausch über das so gebildete Bussystem beispielsweise mittels des in Bezug auf 4 erläuterten Protokolls erfolgen kann. Der ROM-Speicher 44 enthält beispielsweise die Verbindungsdaten aller funktionellen Schaltungskerne über die Verbindungsports miteinander und/oder weitere Programmbestandteile für die Durchführung der entsprechenden Systemaufgabe durch den Controller 45 und den DSP 42.
Eine geometrische Grundform für ein derartiges SoC kann beispielsweise einen Quadratmillimeter betragen für bekannte 0,18 oder 0,13 Mikrometertechnologie. Somit können auf einer Länge von 1 mm 12 bzw. 16 Ein- und Ausgabeanschlusspads vorgesehen werden. Um einen 16 Bit Ein- und Ausgabeanschluss zu schaffen, müssen dann mindestens 2 mm breite Peripherieschnittstellen vorhanden sein, um einen 16 Bit Ein- und Ausgabebus bereitzustellen. Das in 5 dargestellte Beispiel lässt sich so beispielsweise auf einem 3 mm breiten Teilstück eines Halbleitersubstrats ausführen.
Die vorliegende Erfindung dient dem Aufbau von System on Chip mittels elektronischer Grundeinheiten und schafft ein dementsprechendes Herstellungsverfahren. Dabei wird durch den Standard für die elektronischen Grundeinheiten bzw. Module eine einfache Entwicklung von Systems on Chip ermöglicht, indem aus einer Maskenbibliothek für unterschiedliche elektronische Grundeinheiten mit verschiedenen funktionellen Schaltungskernen ein SoC zusammengestellt wird.
Dabei ist von besonderem Vorteil, dass die Maskenproduktion lediglich für die elektronischen Grundeinheiten vorgenommen werden muss und in der Fertigung des SoCs diese Standardmasken verwendet werden. Dadurch ist man im Entwurf weiterer SoCs mit nur wenig abgewandelten Funktionen flexibler als bei der Herstellung von SoCs nach dem Stand der Technik. Durch die erfindungsgemäß vorgesehene Anschlussstruktur mit Verbindungsports ist ein einfaches orthogonales Bussystem erreichbar, wodurch auch praktisch beliebige Verdrahtungen bzw. Datentransfers zwischen funktionellen Modulkernen bzw. funktionellen Schaltungskernen möglich wird. Durch Wahl der Standardgeometrie als geometrische Grundform sind zudem SoCs einfach auf Halbleitersubstraten ausbildbar.
Obwohl die vorliegende Erfindung anhand der in den Figuren dargestellten Ausführungsbeispielen erläutert wurde, ist sie darauf nicht beschränkt, sondern vielfältig modifizierbar.
Beispielsweise ist eine geometrische Grundform nicht zwingend als Quadrat oder Rechteck auszuführen. Auch andere Geometrien wie Dreiecke oder unregelmäßigere geometrische Formen, die sich zum Überdecken einer Fläche des Halbleitersubstrates eignen, sind möglich. Es können ferner beliebig viele Verbindungsports an den Rändern der elektronischen Grundeinheiten vorgesehen werden. Ferner sind offensichtliche weitere Busprotokolle für die Schaffung von Datentransferverbindungen zwischen nicht benachbarten elektronischen Grundeinheiten in einem SoC über den erfindungsgemäßen Datenbus aus Verbindungsports und Verbindungsportsteuerungen möglich.

Claims

System on Chip (47) mit einer Vielzahl von elektronischen Grundeinheiten (2), wobei jede der elektronischen Grundeinheiten: a) als integrierte Schaltung auf einem Halbleitersubstrat (1) ausgebildet ist; b) eine durch eine geometrische Grundform begrenzte Fläche auf dem Halbleitersubstrat (1) umfasst; c) einen eine Funktion der elektronischen Grundeinheit (2) bestimmenden funktionellen Schaltungskern (3) umfasst; d) an Rändern der geometrischen Grundform mindestens einen Verbindungsport (4) aufweist, der an einem Verbindungsport (4) einer unmittelbar benachbarten auf demselben Halbleitersubstrat (1) ausgeführten elektronischen Grundeinheit (2) angekoppelt ist; und e) eine programmierbare Verbindungsportsteuerung (10–13, 18) zum Steuern von Datentransfers zwischen der elektronischen Grundeinheit (2) und weiteren auf dem Halbleitersubstrat (1) ausgebildeten elektronischen Grundeinheiten (2) über die Verbindungsports (4–7) umfasst; f) über die Verbindungsports mit direkt benachbarten elektronischen Grundeinheiten kommunizieren kann, wobei das System on Chip (47) für einen Datentransfer von einer ersten elektronischen Grundeinheit (2) zu einer zweiten elektronischen Grundeinheit (2) mittels einer relativen Zieladresse von der ersten elektronischen Grundeinheit (2) zu der zweiten elektronischen Grundeinheit (2) durch die jeweiligen Verbindungsportsteuerungen (10–13, 18) ausgelegt ist, wobei die jeweiligen Verbindungsportsteuerungen (10–13, 18) jeweils eine Adressanpassungseinheit (23) umfassen, mittels welcher die an den zugehörigen Verbindungsport (4–7) übertragene relative Zieladresse entsprechend eines vorgegebenen Busprotokolls veränderbar ist, und eine Steuereinheit (24) umfassen, welche Daten mit der veränderten relativen Zieladresse an eine angrenzende elektronische Grundeinheit (2) und die Daten an den zugehörigen funktionellen Schaltungskern (3) durchschalten kann.
System on Chip (47) nach Anspruch 1, dadurch gekennzeichnet, dass die geometrische Grundform derart gewählt ist, dass eine Fläche auf dem Halbleitersubstrat (1) damit parkettierbar ist.
System on Chip (47) nach Anspruch 2, dadurch gekennzeichnet, dass die geometrische Grundform ein Rechteck ist.
System on Chip (47) nach Anspruch 3, dadurch gekennzeichnet, dass an jeder Seite des Rechtecks mindestens ein Verbindungsport (4) vorgesehen ist.
System on Chip (47) nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Peripherieschnittstelle (36, 37, 38) mit Anschlusspads (37, 40, 41) zum Anschluss an externe elektronische Schaltkreise vorgesehen ist.
System on Chip (47) nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein interner Taktgenerator vorgesehen ist.
System on Chip (47) nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Verbindungsportsteuerung (10–13, 18) einen Speicher (20) zum Ablegen von Verbindungsdaten aufweist.
System on Chip (47) nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der funktionelle Schaltungskern (3) als Mikroprozessor (45) ausgebildet ist.
System on Chip (47) nach mindestens einem der Ansprüche 1–7, dadurch gekennzeichnet, dass der funktionelle Schaltungskern (3) als Speicher (43, 44) ausgebildet ist.
System on Chip (47) nach mindestens einem der Ansprüche 1–7, dadurch gekennzeichnet, dass der funktionelle Schaltungskern (3) als digitalen Signalprozessor (42) ausgebildet ist.
System on Chip (47) nach mindestens einem der Ansprüche 1–7, dadurch gekennzeichnet, dass der funktionelle Schaltungskern (3) als Analogdigitalwandler (33) ausgebildet ist.
System on Chip (47) nach mindestens einem der Ansprüche 1–7, dadurch gekennzeichnet, dass der funktionelle Schaltungskern (3) als Digitalanalogwandler (34) ausgebildet ist.
System on Chip (47) nach einem der Ansprüche 1 bis 12, wobei die elektronischen Grundeinheiten (33–35, 42–46) auf einem gemeinsamen Halbleitersubstrat (1) derart ausgebildet sind, dass die Ränder von benachbarten elektronischen Grundeinheiten (33–35, 42–46) und deren Verbindungsports (48) aneinander koppeln.
System on Chip (47) nach Anspruch 13 dadurch gekennzeichnet, dass die Verbindungsports (4, 48) und Verbindungsportsteuerungen (10–13, 18) ein orthogonales Bussystem des System on Chip (47) ausbilden.
System on Chip (47) nach Anspruch 14 dadurch gekennzeichnet, dass die Verbindungsports (4, 48) in einer Ebene des Systems on Chip (47) für die elektronischen Grundeinheiten (4) vorgesehen sind.
System on Chip (47) nach einem der Ansprüche 13 oder 15 dadurch gekennzeichnet, dass die Datentransfers zwischen den elektronischen Grundeinheiten (4, 33–35, 42–46) asynchron erfolgen.
System on Chip (47) nach mindestens einem der Ansprüche 13 bis 16 dadurch gekennzeichnet, dass mindestens eine elektronische Grundeinheit (4, 33–35, 42–46) ein Vielfaches der Fläche der geometrischen Grundform aufweist.
Belichtungsmaskenanordnung zur photolithographischen Herstellung einer einzelnen elektronischen Grundeinheit (2) eines System on Chip (47) nach einem der Ansprüche 1 bis 12.
Belichtungsmaskenanordnung nach Anspruch 18 dadurch gekennzeichnet, dass die Belichtungsmaskenanordnung einzelne Belichtungsmasken zur schichtweisen Belichtung und Ausbildung der elektronischen Grundeinheit (2) aufweist.
Belichtungsmaskenanordnung nach Anspruch 18 dadurch gekennzeichnet, dass die Belichtungsmasken derart ausgebildet sind, dass an den Rändern der elektronischen Grundeinheit (2) Justiermittel belichtet werden zur passgenauen Herstellung von weiteren unmittelbar benachbarten elektronischen Grundeinheiten (2).
Verfahren zur Herstellung eines System on Chip (47) mit den Verfahrensschritten: a) Bereitstellen eines Halbleitersubstrates (1) und von mehrerer Belichtungsmaskenanordnungen nach einem der Ansprüche 19 oder 20 bestehend aus einer Belichtungsmaskenanordnung zur Herstellung einer ersten elektronischen Grundeinheit und einer weiteren Belichtungsmaskenanordnung zur Herstellung einer zweiten elektronischen Grundeinheit; b1) Belichten des Halbleitersubstrates mit einer Belichtungsmaske der Belichtungsmaskenanordnung für die erste elektronische Grundeinheit (35); b2) Belichten des Halbleitersubstrates (1) mit einer zweiten Belichtungsmaske der weiteren Belichtungsmaskenanordnung für die zweite elektronische Grundeinheit (36); c) Prozessieren des gesamten Halbleitersubstrates (1) zum Ausbilden einer ersten Schicht der ersten und zweiten elektronischen Grundeinheit; d) Durchführen der Schritte b1) bis c) mit weiteren Belichtungsmasken der elektronischen Grundeinheiten zum Ausbilden des vollständigen System on Chip (47).