DE10238174A1 - Verfahren und Vorrichtung zur Datenverarbeitung - Google Patents

Verfahren und Vorrichtung zur Datenverarbeitung Download PDF

Info

Publication number
DE10238174A1
DE10238174A1 DE10238174A DE10238174A DE10238174A1 DE 10238174 A1 DE10238174 A1 DE 10238174A1 DE 10238174 A DE10238174 A DE 10238174A DE 10238174 A DE10238174 A DE 10238174A DE 10238174 A1 DE10238174 A1 DE 10238174A1
Authority
DE
Germany
Prior art keywords
data processing
configuration
processing arrangement
configurations
retention means
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10238174A
Other languages
English (en)
Inventor
Martin Vorbach
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PACT XPP Technologies AG
Original Assignee
PACT XPP Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PACT XPP Technologies AG filed Critical PACT XPP Technologies AG
Priority to DE10238174A priority Critical patent/DE10238174A1/de
Priority to AU2002338729A priority patent/AU2002338729A1/en
Priority to PCT/EP2002/010479 priority patent/WO2003025781A2/de
Priority to US10/490,079 priority patent/US7434191B2/en
Priority to EP02777144A priority patent/EP1466264B1/de
Priority to EP02791644A priority patent/EP1472616B8/de
Priority to JP2003538928A priority patent/JP4456864B2/ja
Priority to PCT/EP2002/010572 priority patent/WO2003036507A2/de
Priority to AU2002357982A priority patent/AU2002357982A1/en
Priority to US10/490,081 priority patent/US8429385B2/en
Priority to AT02791644T priority patent/ATE533111T1/de
Priority to US10/508,559 priority patent/US20060075211A1/en
Priority to EP03720231A priority patent/EP1518186A2/de
Priority to AU2003223892A priority patent/AU2003223892A1/en
Priority to PCT/DE2003/000942 priority patent/WO2003081454A2/de
Priority to EP03776856.1A priority patent/EP1537501B1/de
Priority to PCT/EP2003/008081 priority patent/WO2004021176A2/de
Priority to US10/523,763 priority patent/US7657861B2/en
Priority to AU2003286131A priority patent/AU2003286131A1/en
Priority to JP2005506110A priority patent/JP2005535055A/ja
Priority to EP03784053A priority patent/EP1535190B1/de
Priority to PCT/EP2003/008080 priority patent/WO2004015568A2/en
Priority to AU2003260323A priority patent/AU2003260323A1/en
Priority to US10/523,764 priority patent/US8156284B2/en
Publication of DE10238174A1 publication Critical patent/DE10238174A1/de
Priority to US12/247,076 priority patent/US8209653B2/en
Priority to US12/570,943 priority patent/US8914590B2/en
Priority to US12/571,173 priority patent/US8686549B2/en
Priority to US12/621,860 priority patent/US8281265B2/en
Priority to JP2009271120A priority patent/JP2010079923A/ja
Priority to US12/729,090 priority patent/US20100174868A1/en
Priority to US12/729,932 priority patent/US20110161977A1/en
Priority to US12/947,167 priority patent/US20110238948A1/en
Priority to US13/023,796 priority patent/US8686475B2/en
Priority to US14/162,704 priority patent/US20140143509A1/en
Priority to US14/263,185 priority patent/US8890215B2/en
Priority to US14/540,782 priority patent/US20150074352A1/en
Priority to US14/543,306 priority patent/US9092595B2/en
Priority to US14/810,905 priority patent/US9240220B2/en
Priority to US14/923,702 priority patent/US10579584B2/en
Priority to US15/000,763 priority patent/US10885996B2/en
Withdrawn legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/177Initialisation or configuration control
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/78Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748Structural details of configuration resources
    • H03K19/17756Structural details of configuration resources for partial configuration or partial reconfiguration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Computing Systems (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

Die Erfindung betrifft eine Datenverarbeitungsanordnung mit einem multidimensionalen Feld in Funktion und/oder Vernetzung konfigurierbarer Zellelemente und diesen zugeordneten Konfigurationsvorhaltemitteln zum lokalen Konfigurations-Vorhalten. Hierbei ist vorgesehen, daß die Konfigurationsvorhaltemittel dazu ausgebildet sind, zumindest einen Teil der vorgehaltenen Konfigurationen nichtflüchtig vorzuhalten.

Description

  • Die Erfindung betrifft das oberbegrifflich Beanspruchte und befaßt sich somit mit Verbesserungen von multidimensionale Felder aus datenverarbeitenden Zellen zur Datenverarbeitung.
  • Es sind bereits multidimensionale Felder aus datenverarbeitenden Zellen bekannt. Zur Gattung dieser Bausteine zählen insbesondere systolische Arrays, neuronale Netze, Mehrprozessor Systeme, Prozessoren mit mehreren Rechenwerken und/oder logischen Zellen und/oder kommunikativen/peripheren Zellen (IO), Vernetzungs- und Netzwerkbausteine wie z.B. Crossbar-Schalter, ebenso wie bekannte Bausteine der Gattung FPGR, DPGA, Chameleon, XPUTER, etc.. Es sind insbesondere Bausteine bekannt, bei denen erste Zellen während der Laufzeit ohne Störung des Betriebes weiterer Zellen umkonfigurierbar sind, vgl. etwa die folgenden Schutzrechte und Anmeldungen desselben Anmelders: P 44 16 881.0-53 , DE 197 81 412.3 , DE 197 81 483.2 , DE 196 54 846.2-53 , DE 196 54 593.5-53 , DE 197 04 044.6-53 , DE 198 80 129.7 , DE 198 61 088.2-53 , DE 199 80 312.9 , PCT/DE 00/01869 , DE 100 36 627.9-33 , DE 100 28 397.7 , DE 101 10 530.4 , DE 101 11 014.6 , PCT/EP 00/10516 , EP 01 102 674.7 . Diese sind hiermit zu Offenbarungszwecken vollumfänglich eingegliedert. Diese
  • Die dergestalt aufgebauten Bausteine weisen eine hohe Leistungsfähigkeit auf; allerdings ist deren Einsatz aufgrund der hohen Kosten oftmals prohibitiv. Wo Kosten bei hohen Stückzahlen besonders relevant sind, ist es daher derzeit üblich, dedizierte Logikschaltungen in Form von ASICS und dergl. vorzusehen. Diese haben jedoch das Problem, besonders hohe Entwicklungskosten mit sich zu bringen, da sowohl der Entwurf der Schaltung als auch die Herstellung der Vielzahl von Masken teuer ist.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, Neues für die gewerbliche Anwendung bereitzustellen.
  • Die Lösung dieser Aufgabe wird in unabhängiger Form beansprucht. Bevorzugte Ausführungsformen finden sich in den Unteransprüchen.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird somit vorgeschlagen, daß bei einer Datenverarbeitungsanordnung mit einem multidimensionalen Feld in Funktion und/oder Vernetzung konfigurierbarer Zellelemente und diesen zugeordneten Konfigurationsvorhaltemitteln zum lokalen Konfigurations-Vorhalten, vorgesehen ist, daß die Konfigurationsvorhaltemit tel dazu ausgebildet sind, zumindest einen Teil der vorgehaltenen Konfigurationen nichtflüchtig vorzuhalten.
  • Es wird demnach vorgeschlagen, die Leistungsfähigkeit der multidimensionalen Prozessorfelder dadurch zu optimieren, daß zunächst zwar eine Vielzahl von Zellen vorgesehen wird, die oer se zu einer großen Vielzahl verschiedener Funktionen befähigt sind, aber dann aus dieser Vielzahl verschiedener Funktionen nur eine oder wenige Funktionen für jede Zelle vorzusehen. Hierbei ergeben sich gegenüber dem dedizierten Schaltungswentwurf von Asics und dergl., bei denen exakt die jeweils für die benötigten Funktionen erforderlichen Schaltkreise vorgesehen werden, gravierende Kostenvorteile, weil Rückgriff auf leicht programmierbare Einheiten oder durchgetestete Module genommen werden und so keine hohen Entwicklungs- und/oder Testkosten anfallen, und weil überdies keine hohen Kosten für eine Vielzahl von Masken entfallen, die beim Entwurf dedizierter Asics sonst fällig sind. Der Entwurf kann über herkömmliche Entwurfsprogramme für logische Schaltungen erfolgen, in denen Module für die Zellen, Vernetzungsarchitekturelemente usw. bereitgestellt werden, oder indem eine analoge, rekonfigurierbare Anordnung so konfiguriert wird, bis sie die gewünschten Ergbenisse liefert und dann die entsprechende Funktionalität in einer Anordnung fest vorgegeben wird.
  • Besonders bevorzugt ist es, wenn die die Funktion grobgranular konfigurierbar ist, d.h. wenn das Konfiqurationsvorhaltemittel nur wenige Bit vorhalten muß, um eine jeweilige Funktion der Zelle zu bestimmen. Dies erleichtert es, eine Vielzahl sukzessive abzuarbeitender Konfigurationen vorzuhal ten, die aber jeweils oder zumindest zum Teil fest vorgegeben sind. Als Zellelemente können zumindest eines von ALUS, EAIUs, RAM-Zellen, I/O-Zellen, Logiblöcken vorgesehen sein. Es kann auch die Vernetzung grobgranular konfigurierbar sein, d.h. es werden nur wenige Bits zu setzen sein, um die Vernetzung vorzusehen. In einer alternativen Weise ist es möglich, die Vernetzung zumindest weitgehend fest vorzugeben und nur die jeweilige Funktion zu variieren. Dies ist dann bevorzugt, wenn der fertige Baustein etwa in seiner Funktion wie bei der Wave-Rekonfiguration jeweils eine bestimmte einer vorgegebenen Anzahl von Funktionen ausführen soll, aber die Vernetzung selbst fest steht. Dazu kann in bestimmten Teilbereichen nur eine Nächste-Nachbar-Verbindung vorgesehen werden (auf die parallel eingereichte Anmeldung des Anmelders betreffend die Erhöhung der Nächste-Nachbar-Dimensionalität bzw. -Konnektivität sei zu Offenbarungszwecken hingewiesen.), von denen einige der Nächste-Nachbar-Verbindungen aktiviert und einige deaktiviert sind. In anderen Bereichen kann dagegen z.B. eine, erforderlichenfalls auch laufzeitrekonfigurierbar veränderliche Beschaltungsanordnung und/oder Busstruktur vorgesehen werden. Es sei darauf hingewiesen, daß abhängig von den Benutzeranforderungen eine Vielzahl unterschiedlicher Aufgaben mit einer bis auf die Konfigurationsvorgabe unveränderten Bausteinen vorgesehen werden kann, so daß sich Maskenkosten auf eine Vielzahl von Bausteinen verteilen und damit nicht mehr so stark ins Gewicht fallen.
  • Es ist bevorzugt, wenn jedem Zellelement ein eigenes Konfigurationsvorhaltemittel zugeordnet ist. Diese können die bei XPP-Architekturen vorgesehenen, von einem zentralen Konfigurationsspeicher zugreifbaren Konfigurationsregister ersetzen. Es ist möglich, in den Konfigurationsvorhaltemittel eine Vielzahl von Konfigurationen vorzuhalten; dies erlaubt etwa die Rekonfiguration im Betrieb, ohne daß eine ebenfalls teure und Siliziumfläche erfordernde Konfigurationseinheit integriert sein muß. Die Auswahl der jeweils zu aktivierenden Konfigurationen kann innerhalb des Feldes über Statustrigger, Datenoperationen, Sequenceranordnungen etc. erfolgen. Es ist dabei auch bevorzugt, wenn mehrere fest vorgegebene nichtflüchtige Konfigurationen im Konfigurationsvorhaltemittel vorgegeben sind. Alternativ sind flüchtige und nichtflüchtige Konfigurationen einsetzbar. Es wird darauf hingewiesen, daß eine vollständige oder partielle Konfigurationsvorgabe vor der oder jeder eigentlichen Inbetriebnahme erfolgen kann. Dazu können auf geeignete Weise eingegebene Daten als Konfigurationen behandelt werden, die abzulegen sind. Da solche eine Vorab-Ablage von Rekonfigurationsdaten nicht betreibsstörungsfrei geschehen muß, eröffnen sich hier weitere Möglichkeiten, die Architektur zu vereinfachen; auf das sog. Wormholerouting sei hingewiesen, das bei laufzeitrekonfigurierbaren Einheiten nicht funktioniert. Alternativ und/oder zusätzlich kann vorgesehen sein, daß bei einigen Zellen im Betrieb mit veränderlichen Konfigurationen versehbare Konfigurationsvorhaltemittel vorgesehen sind, d.h. ein Teil der Zellen über einen Konfigurationsmanager oder auf andere Weise umkonfiguriert wird.
  • Die wechselnde der Vielzahl von vorgehaltenen und/oder vorbestimmten Konfigurationen, die jeweils zu verwenden ist, kann insbesondere im Wege der Wave-Rekonfiguration oder des lokalen Sequencing bestimmt bzw. geändert werden.
  • Es ist möglich, die Konfigurationsvorhaltemittel auszubilden als ROM, EPROM, EEPROM, Flash-Speicher, Fuse-, Antifuse programmierbare Speichermittel und/oder in insbesondere in oberen Lagen einer Siliziumstruktur fest vorgesehene Speichermittel gewählt sind. Besonders bevorzugt sind Anordnugnen, die leicht und einfach bei einer großen Stückzahl die Konfiguration vorsehen. Dies ist durch geeignete Maskierung bei der Herstellugn auf den oberen Metallalgen erreichbar (z.B. Lage M4 und/oder M5) und/oder durch Fuse/Antifuse-Techniken. Letztere haben den Vorteil, daß bei Funktionsänderungen in einer laufenden Serie Änderungen leichter implementierbar sind.
  • Mit der Anordnung kann ein Baustein festgelegter Funktion erhalten werden, indem ein multidimensionales Feld mit in Funktion und/oder Vernetzung konfigurierbaren Zellelementen und diesen zugeordneten Konfigurationsvorhaltemitteln zum lokalen Konfigurations-Vorhalten vorgegeben wird, bestimmt wird, welche Konfigurationen in diesen vorzuhalten sind, und dann nichtflüchtige Konfigurationsvorhaltemittel so vorgesehen werden, daß sie zumindest einen Teil der vorgehaltenen Konfigurationen nichtflüchtig vorhalten. Es kann dabei von einem zur laufzeitrekonfigurierbaren multidimensionalen Feld ausgegangen werden, das ein höhere Funktionalität besitzt und es kann dann das Design um bestimmte Funktionen reduziert werden, bis ein Kern-Bauelelement oder -elementblock mit vorgegebener Architektur erhalten wird, bei dem nur noch wenige freie Konfigurationen zu bestimmen sind.
  • Die Erfindung wird im folgenden nur beispielsweise anhand der Zeichnung erläutert, worin gezeigt ist durch
  • Nach 1 umfaßt eine allgemein mit 1 bezeichnete Datenverarbeitungsanordnung 1 mit einem multidimensionalen Feld in Funktion und/oder Vernetzung konfigurierbarer Zellelemente 2 und diesen zugeordneten Konfigurationsvorhaltemitteln 2a zum lokalen Konfigurations-Vorhalten, wobei die Konfigurationsvorhaltemittel 2a dazu ausgebildet sind, zumindest einen Teil der vorgehaltenen Konfigurationen nichtflüchtig-vorzuhalten.
  • Das multidimensionale Feld 1 umfaßt im vorliegenden Beispiele jeweils drei und Spalten PAEs, wie sie aus den Eingangs erwähnten und weiteren Veröffentlichungen des Anmelders per se bekannt sind. Diese Einheiten weisen grobgranular konfuigurierbare ALUs 2b auf, an die über Multiplexer 2c Daten von einem Bussystem 2d eingehen und die beidseits mit Vorwärts/Rückwärtsregistern 2e, 2f wie per se bekannt flankiert sind. Weiter speisen sie Ausgangsdaten über einen weiteren Multiplexer 2g auf ein Bussystem in der Reihe darunter auf. Die Funktionsweise der Multiplexer 2g, 2c sowie jene der ALU 2b und der Register 2e, 2f ist per se bekannt und wird hier nicht detailliert erläutert. Die Konfiguration, die diese Einheiten haben, d.h. die Verbindung, die der Multiplexer jeweils aktiviert, bzw. die jeweilige Funktion der ALU, sind im Konfigurationsspeicher 2h abgelegt. Dabei können für Sequencing oder Wave-Rekonfiguration eine Vielzahl von untershceidlicehn Konfigurationen abgelegt sein, die auf Signale aus den Zellen oder auf externe Signale hin aktivierbar sind.
  • Während in bisherigen Architekturen der Konfigurationsspeicher veränderlich war, und etwa von einer zentralen Konfigurationseinheit angesprochen wurde, ist im vorliegenden Fall der Konfigurationsspeicher 2h nichtflüchtig gebildet und sein Inhalt bei der Herstellung des die Elemente enthaltenden ICs festgelegt.
  • Dies geschieht wie folgt:
    Zunächst wird festgelegt, welche Anzahl an Zellen und gegebenenfalls welche Zellen für die erwartete und mit der Datenverarbeitungsanordnung 1 abzuarbeitende Aufgabe erforderlich sind. Dann werden mit diesen die Funktion simuliert. Das kann über Emulatoren geschehen oder es kann ein Feld laufzeitrekonfigurierbaren Elemente mit zentraler Konfigurationseinheit zur Funktionsentwicklung bzw. zum Funktionstest herangezogen werden. Sobald die Funktionsentwicklung abgeschlossen ist und die erforderlichen Konfigurationen festgelegt sind, wird ein Chip entworfen, der in seinem groben Aufbau einer Vielzahl anderer, gleichartiger Chips entspricht und sich lediglich hinsichtlich der nichtflüchtigen Konfigurationsspeicherinhalten von jenen unterscheidet. Es wird dann festegelegt, ob die nichtflüchtigen Konfigurationsspeicherinhalte mit dedizierten Metall-Lagen festgelegt werden und/oder durch Brennen/Schmelzen bestimmter, zur Konfiguration vorgesehener Fuses/Antifuses oder auf andere Weise. Die Speicherinhalte werden dann während der Herstellung des Prozesses vorgesehn und der Chip ist für seine diedizierte Aufgabe ohne eine Vielzahl teurer Masken verwendbar.

Claims (14)

  1. Datenverarbeitungsanordnung mit einem multidimensionalen Feld in Funktion und/oder Vernetzung konfigurierbarer Zellelemente und diesen zugeordneten Konfigurationsvorhaltemitteln zum lokalen Konfigurations-Vorhalten, dadurch gekennzeichnet, daß die Konfigurationsvorhaltemittel dazu ausgebildet sind, zumindest einen Teil der vorgehaltenen Konfigurationen nichtflüchtig vorzuhalten.
  2. Datenverarbeitungsanordnung mit einem multidimensionalen Feld in Funktion und/oder Vernetzung konfigurierbarer Zellelemente und diesen zugeordneten Konfigurationsvorhaltemitteln zum lokalen Konfigurations-Vorhalten dadurch gekennzeichnet, daß die Konfigurationsvorhaltemittel dazu ausgebildet sind, zumindest einen Teil der vorgehaltenen Konfigurationen nichtflüchtig vorzuhalten.
  3. Datenverarbeitungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Funktion grobgranular konfigurierbar ist.
  4. Datenverarbeitungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Vernetzung grobgranular konfigurierbar ist.
  5. Datenverarbeitungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß als Zellelemente zumindest eines von ALUs, EAlUs, RAM-Zellen, I/O-Zellen, Logiblöcken vorgesehen sind.
  6. Datenverarbeitungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jedem Zellelement ein eigenes Konfigurationsvorhaltemittel zugeordnet ist.
  7. Datenverarbeitungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Konfigurationsvorhaltemittel dazu ausgebildet sind, eine Vielzahl von Konfigurationen vorzuhalten.
  8. Datenverarbeitungsanorndung, dadurch gekennzeichnet, daß mehrere fest vorgegebene nichtflüchtige Konfigurationen im Konfigurationsvorhaltemittel vorgegeben sind.
  9. Datenverarbeitungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Anordnung dazu ausgebildet ist, eine wechselnde einer Vielzahl von vorgehaltenen Konfigurationen zu verwenden, insbesondere im Wege der Wave-Rekonfiguration oder des lokalen Sequencing.
  10. Datenverarbeitungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei eingien Zellen im Betrieb mit veränderlichen Konfigurationen versehbare Konfigurationsvorhaltemittel vorgesehen sind.
  11. Datenverarbeitungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß als Konfigurationsvorhaltemittel zunmindest eines aus ROM, EPROM, EEPROM, Flash-Speicher, Fuse-, Antifuse-programmierbare Speichermittel und/oder in insbesondere in oberen Lagen einer Siliziumstruktur fest vorgesehene Speichermittel gewählt sind.
  12. Verfahren zur Herstellung einer dedizierten Datenverarbeitungsanordnung, dadurch gekennzeichnet, daß ein multidimensionales Feld mit in Funktion und/oder Vernetzung konfigurierbaren Zellelemente und diesen zugeordneten Konfigurationsvorhaltemitteln zum lokalen Konfigurations-Vorhalten vorgegeben wird, bestimmt wird, welche Konfigurationen in diesen vorzuhalten sind, und dann nichtflüchtige Konfigurationsvorhaltemittel so vorgese hen werden, daß sie zumindest einen Teil der vorgehaltenen Konfigurationen nichtflüchtig vorhalten.
  13. Verfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß von einem zur laufzeitrekonfigurierbaren multidimensionalen Feld ausgegangen wird.
  14. Verfahren nach dem vorhergehenden Anspruch, dadurch gekennzeichnet, daß zunächst von einem zur laufzeitrekonfigurierbaren multidimensionalen Feld mit rekonfigurationsbeschaltung ausgegangen wird und dann für rekonfiguration nichtbenötigte Felder weggelassen werden.
DE10238174A 1995-12-29 2002-08-21 Verfahren und Vorrichtung zur Datenverarbeitung Withdrawn DE10238174A1 (de)

Priority Applications (40)

Application Number Priority Date Filing Date Title
DE10238174A DE10238174A1 (de) 2002-08-07 2002-08-21 Verfahren und Vorrichtung zur Datenverarbeitung
AU2002338729A AU2002338729A1 (en) 2001-09-19 2002-09-18 Router
PCT/EP2002/010479 WO2003025781A2 (de) 2001-09-19 2002-09-18 Verfahren zur konfiguration der verbindung zwischen datenverarbeitungszellen
US10/490,079 US7434191B2 (en) 2001-09-03 2002-09-18 Router
EP02777144A EP1466264B1 (de) 1995-12-29 2002-09-18 Verfahren zur konfiguration der verbindung zwischen datenverarbeitungszellen
EP02791644A EP1472616B8 (de) 2001-09-19 2002-09-19 Rekonfigurierbare elemente
JP2003538928A JP4456864B2 (ja) 2001-09-19 2002-09-19 リコンフィギュアブル素子
PCT/EP2002/010572 WO2003036507A2 (de) 2001-09-19 2002-09-19 Rekonfigurierbare elemente
AU2002357982A AU2002357982A1 (en) 2001-09-19 2002-09-19 Reconfigurable elements
US10/490,081 US8429385B2 (en) 2001-09-03 2002-09-19 Device including a field having function cells and information providing cells controlled by the function cells
AT02791644T ATE533111T1 (de) 2001-09-19 2002-09-19 Rekonfigurierbare elemente
US10/508,559 US20060075211A1 (en) 2002-03-21 2003-03-21 Method and device for data processing
EP03720231A EP1518186A2 (de) 2002-03-21 2003-03-21 Verfahren und vorrichtung zur datenverarbeitung
AU2003223892A AU2003223892A1 (en) 2002-03-21 2003-03-21 Method and device for data processing
PCT/DE2003/000942 WO2003081454A2 (de) 2002-03-21 2003-03-21 Verfahren und vorrichtung zur datenverarbeitung
EP03776856.1A EP1537501B1 (de) 2002-08-07 2003-07-23 Verfahren und vorrichtung zur datenverarbeitung
PCT/EP2003/008081 WO2004021176A2 (de) 2002-08-07 2003-07-23 Verfahren und vorrichtung zur datenverarbeitung
US10/523,763 US7657861B2 (en) 2002-08-07 2003-07-23 Method and device for processing data
AU2003286131A AU2003286131A1 (en) 2002-08-07 2003-07-23 Method and device for processing data
JP2005506110A JP2005535055A (ja) 2002-08-07 2003-07-24 データ処理方法およびデータ処理装置
US10/523,764 US8156284B2 (en) 2002-08-07 2003-07-24 Data processing method and device
EP03784053A EP1535190B1 (de) 2002-08-07 2003-07-24 Verfahren zum gleichzeitigen Betreiben eines sequenziellen Prozessors und eines rekonfigurierbaren Arrays
PCT/EP2003/008080 WO2004015568A2 (en) 2002-08-07 2003-07-24 Data processing method and device
AU2003260323A AU2003260323A1 (en) 2002-08-07 2003-07-24 Data processing method and device
US12/247,076 US8209653B2 (en) 2001-09-03 2008-10-07 Router
US12/570,943 US8914590B2 (en) 2002-08-07 2009-09-30 Data processing method and device
US12/571,173 US8686549B2 (en) 2001-09-03 2009-09-30 Reconfigurable elements
US12/621,860 US8281265B2 (en) 2002-08-07 2009-11-19 Method and device for processing data
JP2009271120A JP2010079923A (ja) 2001-09-19 2009-11-30 処理チップ、チップを含むシステム、マルチプロセッサ装置およびマルチコアプロセッサ装置
US12/729,090 US20100174868A1 (en) 2002-03-21 2010-03-22 Processor device having a sequential data processing unit and an arrangement of data processing elements
US12/729,932 US20110161977A1 (en) 2002-03-21 2010-03-23 Method and device for data processing
US12/947,167 US20110238948A1 (en) 2002-08-07 2010-11-16 Method and device for coupling a data processing unit and a data processing array
US13/023,796 US8686475B2 (en) 2001-09-19 2011-02-09 Reconfigurable elements
US14/162,704 US20140143509A1 (en) 2002-03-21 2014-01-23 Method and device for data processing
US14/263,185 US8890215B2 (en) 1997-10-08 2014-04-28 Reconfigurable elements
US14/540,782 US20150074352A1 (en) 2002-03-21 2014-11-13 Multiprocessor Having Segmented Cache Memory
US14/543,306 US9092595B2 (en) 1997-10-08 2014-11-17 Multiprocessor having associated RAM units
US14/810,905 US9240220B2 (en) 1997-10-08 2015-07-28 Stacked-die multi-processor
US14/923,702 US10579584B2 (en) 2002-03-21 2015-10-27 Integrated data processing core and array data processor and method for processing algorithms
US15/000,763 US10885996B2 (en) 1997-10-08 2016-01-19 Processor having a programmable function unit

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10236271.8 2002-08-07
DE10236271 2002-08-07
DE10238174A DE10238174A1 (de) 2002-08-07 2002-08-21 Verfahren und Vorrichtung zur Datenverarbeitung

Publications (1)

Publication Number Publication Date
DE10238174A1 true DE10238174A1 (de) 2004-03-11

Family

ID=31501734

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10238174A Withdrawn DE10238174A1 (de) 1995-12-29 2002-08-21 Verfahren und Vorrichtung zur Datenverarbeitung

Country Status (1)

Country Link
DE (1) DE10238174A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9098561B2 (en) 2011-08-30 2015-08-04 Intel Corporation Determining an effective stress level on a processor
US9317389B2 (en) 2013-06-28 2016-04-19 Intel Corporation Apparatus and method for controlling the reliability stress rate on a processor
US9704598B2 (en) 2014-12-27 2017-07-11 Intel Corporation Use of in-field programmable fuses in the PCH dye
US9904339B2 (en) 2014-09-10 2018-02-27 Intel Corporation Providing lifetime statistical information for a processor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6085317A (en) * 1997-08-15 2000-07-04 Altera Corporation Reconfigurable computer architecture using programmable logic devices
US20020045952A1 (en) * 2000-10-12 2002-04-18 Blemel Kenneth G. High performance hybrid micro-computer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6085317A (en) * 1997-08-15 2000-07-04 Altera Corporation Reconfigurable computer architecture using programmable logic devices
US20020045952A1 (en) * 2000-10-12 2002-04-18 Blemel Kenneth G. High performance hybrid micro-computer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9098561B2 (en) 2011-08-30 2015-08-04 Intel Corporation Determining an effective stress level on a processor
US9317389B2 (en) 2013-06-28 2016-04-19 Intel Corporation Apparatus and method for controlling the reliability stress rate on a processor
US9904339B2 (en) 2014-09-10 2018-02-27 Intel Corporation Providing lifetime statistical information for a processor
US9704598B2 (en) 2014-12-27 2017-07-11 Intel Corporation Use of in-field programmable fuses in the PCH dye

Similar Documents

Publication Publication Date Title
DE3875909T2 (de) Programmierbare logische vorrichtung.
DE4417575C2 (de) Verbesserte Array-Architektur für programmierbare logische Zellen
DE68923541T2 (de) Programmierbare Logikeinrichtung mit einer Vielzahl von programmierbaren Logikarrays, die sich in mosaikförmiger Anordnung zusammen mit einer Vielzahl von vermischt angeordneten Interface-Blöcken befinden.
DE4425552C2 (de) Gatterarray
DE69924486T2 (de) Spezielle schnittstellenarchitektur für eine hybride schaltung
DE3784422T2 (de) Integrierte elektronische schaltung und zugehoeriges verfahren.
DE69822796T2 (de) Nutzerprogrammierbarer prozessor
EP0202456B1 (de) In integrierter Technik hergestellter Logik-Array-Baustein
DE102004045527B4 (de) Konfigurierbare Logikschaltungsanordnung
EP0010173A1 (de) Halbleiterplättchen mit verbesserter Prüfbarkeit der monolithisch hochintegrierten Schaltungen
EP0220474B1 (de) Wellenfrontfeldrechner
DE3543471C1 (de) In integrierter Technik hergestellter Baustein zur Erstellung integrierter Schaltungen
DE10238174A1 (de) Verfahren und Vorrichtung zur Datenverarbeitung
DE4344231C2 (de) Integrierte Schaltungsvorrichtung mit Bit-Slice-Zellen
EP0875062B1 (de) Zur abarbeitung von softwareprogrammen ausgelegte integrierte schaltung
DE69120142T2 (de) Zusammengesetzte elektrische Bauteile
DE102004027372B4 (de) DPA-resistente konfigurierbare Logikschaltung
DE10347975B4 (de) Einrichtung der programmierbaren Logik
DE3511375C2 (de)
DE10011180B4 (de) Digitale Speicherschaltung
EP0269811B1 (de) In integrierter Technik hergestellter Baustein zur Erstellung integrierter Schaltungen
EP0244605B1 (de) In integrierter Technik hergestellter Logik-Array-Baustein zur Erstellung integrierter Schaltungen
EP0155371B1 (de) Befehlsdecoder für ein Steuerwerk eines Prozessors
EP1288966B1 (de) Steuerregister
DE10056590A1 (de) Schaltungsanordnung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee