DE10011180B4 - Digitale Speicherschaltung - Google Patents

Digitale Speicherschaltung Download PDF

Info

Publication number
DE10011180B4
DE10011180B4 DE10011180A DE10011180A DE10011180B4 DE 10011180 B4 DE10011180 B4 DE 10011180B4 DE 10011180 A DE10011180 A DE 10011180A DE 10011180 A DE10011180 A DE 10011180A DE 10011180 B4 DE10011180 B4 DE 10011180B4
Authority
DE
Germany
Prior art keywords
address
bits
decoder
control
inputs
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10011180A
Other languages
English (en)
Other versions
DE10011180A1 (de
Inventor
Thomas Böhm
Zoltan Manyoki
Stefan Lammers
Helmut Kandolf
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to DE10011180A priority Critical patent/DE10011180B4/de
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to JP2001565001A priority patent/JP2003526172A/ja
Priority to PCT/EP2001/001939 priority patent/WO2001067248A2/de
Priority to KR1020027011554A priority patent/KR100747143B1/ko
Priority to CNB01806163XA priority patent/CN1172241C/zh
Priority to TW090105269A priority patent/TW499681B/zh
Publication of DE10011180A1 publication Critical patent/DE10011180A1/de
Priority to US10/237,410 priority patent/US6618306B2/en
Application granted granted Critical
Publication of DE10011180B4 publication Critical patent/DE10011180B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Abstract

Digitale Schaltungsanordnung
mit einem Informationsspeicher, dessen Zellen eine Speichermatrix [50] bilden, die M reguläre Zeilen [ZM(1) – ZM(M)] und N reguläre Spalten [SN(1) – SN(N)] enthält und außerdem P zusätzliche Zeilen [ZP(1) – ZP(P)] und Q zusätzliche Spalten [SQ(1) – SQ(Q)] enthält, wobei P < M und Q < N ist,
und mit einer Adressiereinrichtung, die eine Adressen-Decodiereinrichtung [41, 42] und eine Eingangsschaltung [11–36] enthält, welche Adressen-Anschlußkontakte [11, 12] zum äußeren Anlegen von Zeilen- und Spalten-Adressenbits [Z(1) – Z(Z), S(1) – S(S)] und eine Einrichtung [31–36] zum Übertragen der angelegten Adressenbits an die Eingänge der Decodiereinrichtung aufweist,
dadurch gekennzeichnet,
daß die Anzahl der Adressen-Anschlußkontakte [11, 12] gleich einer Summe Z+S ist, wobei Z die zur Adressierung von M Elementen erforderliche Anzahl von Bits ist und wobei S die zur Adressierung von N Elementen erforderliche Anzahl von Bits ist
daß die Zahlen P und Q so...

Description

  • Die Erfindung betrifft eine Schaltungsanordnung mit einer Matrix aus Speicherzellen und einer Adressiereinrichtung, gemäß dem Oberbegriff des Patentanspruchs 1.
  • In den üblichen digitalen Informationsspeichern bilden die Speicherzellen eine Matrix aus M Zeilen und N Spalten. Um eine Speicherzelle zum Einschreiben oder Auslesen anzuwählen, wird eine der betreffenden Zeile zugeordnete Zeilenleitung und eine der betreffenden Spalte zugeordnete Spaltenleitung angesteuert. Die selektive Ansteuerung der Zeilenleitungen, also die "Adressierung" der Matrixzeilen, übernimmt üblicherweise ein Zeilen-Adressendecoder, der mit den Zeilenleitungen individuell verbundene Ausgänge hat und Eingänge zum Empfang der Bits einer digitalen Zeilenadresse aufweist. In gleichartiger Weise erfolgt die selektive Ansteuerung der Spaltenleitungen durch einen Spalten-Adressendecoder.
  • Um aus X Möglichkeiten auszuwählen, bedarf es bekanntlich einer Anzahl von Bits, die gleich ld(X) ist, also gleich dem dualen Logarithmus (Logarithmus zur Basis 2) von X, oder gleich der nächsthöheren ganzen Zahl, ist wenn besagter Logarithmus nicht ganzzahlig ist. Gewöhnlich sind die Zeilen- und Spalten-Anzahlen M und N in einer Speichermatrix jeweils ganzzahlige Potenzen der Zahl 2, so daß genau Z = ld(M) Bits für die Zeilenadresse und genau S = ld(N) Bits für die Spaltenadresse erforderlich sind.
  • Eine Speicherschaltung kann nach ihrer Herstellung Defekte in der Speichermatrix enthalten. Zur Bewältigung dieses Problems ist es bekannt, die Speichermatrix vor der weiteren Verwendung der Speicherschaltung zu testen und diejenigen Zeilen und Spalten, in denen ein Defekt festgestellt wurde, vor dem Einsatz der Speicherschaltung jeweils durch eine defektfreie Zeile bzw. Spalte zu ersetzen. Zu diesem Zweck wird die Matrix schon bei der Herstellung mit "redundanten" Spalten und Zeilen ausgestattet, zusätzlich zu den "regulären" M Zeilen und N Spalten. Das Ersetzen einer defekten regulären Zeile oder Spalte durch eine defektfreie redundante Zeile oder Spalte kann mittels Laser erfolgen. Da aber auch die redundanten Zeilen/Spalten zur Feststellung etwaiger Defekte vorher getestet werden müssen, bedarf es zusätzlicher Mittel zu ihrer Adressierung. Die zur Adressierung der regulären Zeilen/Spalten vorhandenen Adressen-Anschlußkontakte reichen in diesem Fall nicht aus.
  • Für zusätzliche Bits, die zur Adressierung der redundanten Zeilen und Spalten anzulegen sind, müssen gesonderte Anschlußkontakte vorgesehen werden. Auch wenn, wie üblich, die Anzahl der redundanten Exemplare nicht größer ist als die Anzahl der regulären Exemplare, bedarf es zweier Bits, um die 1-aus-4-Entscheidung zu treffen für die Wahl zwischen den regulären und den redundanten Zeilenleitungen und zwischen den regulären und den redundanten Spaltenleitungen.
  • Werden die Zeilenadresse und die Spaltenadresse nacheinander an einen Chip gelegt, der eine Speichermatrix mit M regulären Zeilen und N regulären Spalten und die zugehörige Adressen-Decodiereinrichtung enthält, dann braucht die Gesamtanzahl der Adressen-Anschlußkontakte am Chip nicht höher zu sein als Z = ld(M) oder S = ld(N), je nachdem, welche Zahl die größere von beiden ist. In diesem Fall kann man die beiden zusätzlichen Bits für die besagte 1-aus-4-Entscheidung natürlich ebenfalls nacheinander anlegen, d.h. das eine zusammen mit der Zeilenandresse und das andere zusammen mit der Spaltenadresse, so daß man nur einen zusätzlichen Anschlußkontakt für die Selektion zwischen "regulär" und "redundant" benötigt, wie es aus der US-Patentschrift 5 732 029 bekannt ist. Es gibt jedoch Speicherschaltungen, die einen Adressenraum zum gleichzeitigen Anlegen sowohl der Zeilenadresse als auch der Spaltenadresse vorsehen; in diesem Fall benötigt man zur Adressierung eine Anzahl von Z+S Adressen-Anschlußkontakten, und die beiden Zusatzbits für die erwähnte 1-aus-4-Entscheidung müssen gleichzeitig angelegt werden, wozu man eigentlich zwei zusätzliche Anschlußkontakte haben müßte.
  • Anschlußkontakte müssen eine genügend große Kontaktfläche haben, um die nach außen führenden Verbindungsdrähte anheften zu können. Im Falle integrierter Schaltungen ist der von diesen Kontaktflächen ("Pads") beanspruchte Platz recht groß im Vergleich zu den eigentlichen Schaltungskomponenten, was kostbare Silizumfläche fordert. Beim gegenwärtigen Stand der Miniaturisierung von Speicherschaltungen nimmt ein Pad auf dem integrierten Halbleiterchip einen Raum ein, der dem Platzbedarf von etwa tausend Speicherzellen entspricht.
    •
  • Die Aufgabe der Erfindung besteht darin, bei einer mit Adressiereinrichtung versehenen Speicherschaltung, deren Speichermatrix neben regulären Zeilen und Spalten zusätzliche Exemplare von Zeilen und Spalten enthält, die Anzahl der zur gleichzeitigen Zeilen- und Spalten-Adressierung benötigten Anschlußkontakte zu minimieren. Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst. Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen 2 bis 9 gekennzeichnet.
  • Gegenstand der Erfindung ist somit eine Schaltungsanordnung mit einer Speichermatrix, die M reguläre Zeilen und N reguläre Spalten enthält und außerdem P zusätzliche Zeilen und Q zusätzliche Spalten aufweist, und mit einer Adressiereinrichtung, deren Adressen-Anschlußkontakte gerade zum gleichzeitigen Adressieren der regulären Zeilen und Spalten ausreichen. Um auch die zusätzlichen Zeilen und Spalten adressieren zu können, ist gemäß der Erfindung zusätzlich nur ein einziger Steuerbit-Anschlußkontakt und eine Umschalteinrichtung vorgesehen, die auf Steuerbits vom Steuerbit-Anschlußkontakt und von dedizierten Exemplaren der Adressen-Anschlußkontakte anspricht, um angelegte Adressenbits wahlweise der Adressierung der regulären Zeilen und Spalten oder der Adressierung der zusätzlichen Zeilen und Spalten zuzuordnen. Damit dies möglich ist, sind die Zahlen P und Q so gewählt sind, daß zur Adressierung von P Elementen mindestens 2 Bits weniger erforderlich sind als zur Adressierung von M Elementen und daß zur Adressierung von Q Elementen mindestens zwei Bits weniger erforderlich sind als zur Adressierung vom N Elementen.
  • Zur Adressierung sämtlicher Zeilen und Spalten der Speichermatrix benötigt man also dank der Erfindung neben den Anschlußkontakten, die zum gleichzeitigen Adressieren allein der regulären Zeilen und Spalten erforderlich sind, nur einen einzigen zu sätzlichen Steuerbit-Anschlußkontakt. Bedingung ist lediglich, daß die Anzahl der zusätzlichen Zeilen und der zusätzlichen Spalten jeweils um ein bestimmtes Mindestmaß geringer ist als die Anzahl der regulären Zeilen bzw. Spalten. Die Erfindung beruht auf der Erkenntnis, daß unter dieser Bedingung einige der für die alleinige Adressierung der regulären Zeilen und Spalten benötigten Adressen-Anschlußkontakte eine Alternativfunktion übernehmen können, wenn es um die Adressierung der zusätzlichen Zeilen und Spalten geht.
  • Vorzugsweise ist die Anzahl M der regulären Zeilen, die Anzahl N der regulären Spalten, die Anzahl P der zusätzlichen Zeilen und die Anzahl Q der zusätzlichen Spalten jeweils eine ganzzahlige Potenz der natürlichen Zahl 2. Hiermit wird der vorhandene Adressenraum (Anzahl der Adressen-Anschlußkontakte) optimal ausgenutzt.
  • Die erfindungsgemäße Schaltungsanordnung, deren Speichermatrix M reguläre Zeilen und N reguläre Spalten sowie zusätzliche Zeilen und Spalten enthält, ermöglicht es, mit einer minimierten Anzahl von Anschlußkontakten (Pads) eine Speicherschaltung mit einem defektfreien Speicherraum aus M Zeilen und N Spalten bereitzustellen. Bei einem diesbezüglichen Verfahren, das eine besondere Anwendung der Erfindung darstellt, wird nach Herstellung der Schaltungsanordnung die Umschalteinrichtung mittels der drei Steuerbits veranlaßt, nacheinander die vier erfindungsgemäßen Arbeitszustände einzustellen und somit vier verschiedene Bereiche auszuwählen, welche die Gesamtmatrix bilden. Dabei werden die Zellen der einzelnen Bereiche geprüft, unter selektiver Adressierung der jeweiligen Zeilen und Spalten. Anschließend werden die als defektbehaftet erkannten Exemplare der regulären Zeilen und Spalten durch als defektfrei erkannte Exemplare der zusätzlichen Zeilen bzw. Spalten ersetzt. Dies kann z.B. in herkömmlicher Weise per Laser-Programmierung in sogenannte Fuse-Bänke erfolgen.
  • Die Erfindung und besondere Ausgestaltungen einzelner Merkmale werden nachstehend an einem Ausführungsbeispiel anhand von Zeichnungen erläutert. Die 1 bis 4 zeigen eine bevorzugte Ausführungsform einer erfindungsgemäßen Schaltungsanordnung in vier verschiedenen Arbeitszuständen.
  • In den Figuren ist oben rechts schematisch eine Speichermatrix 50 dargestellt, die M = 2Z reguläre Zeilen ZM(1) bis ZM(M), P = 2K zusätzliche Zeilen ZP(1) bis ZP(P), N = 2S reguläre Spalten SN(1) bis SN(N) und Q = 2L zusätzliche Spalten SQ(1) bis SQ(Q) enthält. Die hier verwendeten Benennungen der Zeilen und Spalten sind in der Zeichnung an den jeweils zugordneten Zeilen- und Spaltenleitungen eingetragen. Die Zahlen Z, K, S, L sind ganze Zahlen, wobei K ≤ Z–2 und L ≤ S–2 ist.
  • Die M regulären Zeilen und die N regulären Spalten definieren in der Speichermatrix einen ersten Bereich A. Die P zusätzlichen Zeilen und die N regulären Spalten definieren in der Speichermatrix einen zweiten Bereich B. Die M regulären Zeilen und die Q zusätzlichen Spalten definieren in der Speichermatrix einen dritten Bereich C. Die P zusätzlichen Zeilen und die Q zusätzlichen Spalten definieren in der Speichermatrix einen vierten Bereich D. Im dargestellten Fall ist jeder Bereich ein zusammenhängender Block in der Matrix. Dies vereinfacht auch die zeichnerische Darstellung. Es ist aber auch möglich, die Bereiche räumlich geschachtelt anzuordnen.
  • Das Bündel 51 der M regulären Zeilenleitungen ist mit einer ersten Gruppe 41a von M Ausgängen eines Zeilen-Adressendecoders 41 verbunden, und das Bündel 52 der P zusätzlichen Zeilenleitungen ist mit einer zweiten Gruppe 41b von P Ausgängen des Zeilen-Adressendecoders 41 verbunden. In ähnlicher Weise ist das Bündel 53 der N regulären Spaltenleitungen mit einer ersten Gruppe 42a von N Ausgängen eines Spalten-Adressendecoders 42 verbunden, und das Bündel 54 der Q zusätzlichen Spaltenleitungen ist mit einer zweiten Gruppe 41b von Q Ausgängen des Spalten-Adressendecoders 42 verbunden.
  • Der Zeilen-Adressendecoder 41 hat Z Adresseneingänge EZ(1) bis EZ(Z) zum Empfang von Z Adressenbits, die zur Adressierung der M = 2Z regulären Zeilen ausreichen. Der Decoder 41 hat ferner einen Steuereingang CZ zum Empfang eines ersten binären Steuersignals U1 von einer Leitung 35. Der Decoder 41 ist so ausgebildet, daß er abhängig von diesem Steuersignal zwischen zwei Spalten-Decodiervorschriften wechseln kann, die weiter unten beschrieben werden.
  • Der Spalten-Adressendecoder 42 hat S Adresseneingänge ES(1) bis ES(S) zum Empfang von S Adressenbits, die zur Adressierung der N = 2S regulären Spalten ausreichen. Der Decoder 42 hat ferner einen Steuereingang CS zum Empfang eines zweiten binären Steuersignals U2 von einer Leitung 36. Der Decoder 42 ist so ausgebildet, daß er abhängig von diesem Steuersignal zwischen zwei Zeilen-Decodiervorschriften wechseln kann, die weiter unten beschrieben werden.
  • Ferner vorgesehen ist eine erste Menge 11 von Z Adressen-Anschlußkontakten AZ(1) bis AZ(Z), von denen die ersten Z–1 Exemplare AZ(1) bis AZ(Z–1) mit den ersten Z–1 Exemplaren EZ(1) bis EZ(Z–1) der Adresseneingänge des Zeilen-Adressendecoders 41 fest verdrahtet sind. In ähnlicher Weise vorgesehen ist eine zweite Menge 12 von S Adressen-Anschlußkontakten AS(1) bis AS(S), von denen die ersten S–1 Exemplare AS(1) bis AS(S–1) mit den ersten S–1 Exemplaren ES(1) bis ES(S–1) der Adresseneingänge des Spalten-Adressendecoders 42 fest verdrahtet sind.
  • Der letzte Adresseneingang EZ(Z) des Zeilen-Adressendecoders 41 ist über einen elektronisch gesteuerten ersten Umschalter (Multiplexer) 31 wahlweise entweder mit dem letzten Exemplar AZ(Z) der ersten Menge 11 der Adressen-Anschlußkontakte oder mit dem vorletzten Exemplar AS(S–1) der zweiten Menge 12 der Adressen-Anschlußkontakte verbindbar. Der Schaltzustand des Umschalters 31 wird gesteuert durch das auf der Leitung 36 erscheinende erste binäre Steuersignal U2.
  • In ähnlicher Weise ist der letzte Adresseneingang ES(S) des Spalten-Adressendecoders 42 über einen elektronisch gesteuerten zweiten Umschalter (Multiplexer) 32 wahlweise entweder mit dem letzten Exemplar AS(S) der zweiten Menge 12 der Adressen-Anschlußkontakte oder mit dem vorletzten Exemplar AZ(Z–1) der ersten Menge 11 der Adressen-Anschlußkontakte verbindbar. Der Schaltzustand des Umschalters 32 wird gesteuert durch das auf der Leitung 35 erscheinende zweite binäre Steuersignal U1.
  • Zur Erzeugung der beiden Steuersignale U1 und U2 ist ein gesonderter Anschlußkontakt 13 als Steuerbit-Anschluß AC zum äußeren Anlegen eines ersten Steuerbits C1 und eine logische Verknüpfungsschaltung mit zwei UND-Gliedern 33 und 34 vorgesehen, deren jede z.B. durch ein NAND-Glied mit nachgeschaltetem Inverter gebildet sein kann. Das erste UND-Glied 33 ist eingangsseitig mit dem Steuerbit-Anschlußkontakt AC und mit dem letzten Exemplar AZ(Z) der ersten Menge 11 der Adressen-Anschlußkontakte verbunden und gibt ausgangsseitig das Steuersignal U1 auf die Leitung 35. Das zweite UND-Glied 34 ist eingangsseitig mit dem Steuerbit-Anschlußkontakt AC und mit dem letzten Exemplar AS(S) der zweiten Menge 12 der Adressen-Anschlußkontakte verbunden und gibt ausgangsseitig das Steuersignal U2 auf die Leitung 36.
  • Die vorstehend beschriebene Schaltungsanordnung ist in ihrer Gesamtheit vorzugsweise als integrierte Schaltung auf einem einzigen Chip ausgebildet. Ihre Arbeitsweise zum Adressieren der verschiedenen Bereiche A, B, C und D der Matrix 50 sei nun anhand der 1 bis 4 erläutert.
  • Auswahl Matrixbereich A
  • Zum Adressieren der M regulären Zeilen und N regulären Spalten, die den Bereich A der Speichermatrix 50 definieren, wird durch Anlegen des Binärwertes "0" an den Steuerbit-Anschlußkontakt AC ein erster Arbeitszustand eingestellt, der in 1 eingezeichnet ist:
    Die "0" des "ersten Steuerbits" C1 am Kontakt AC stellt über das erste UND-Glied 33 das erste Steuersignal U1 auf "0" und über das zweite UND-Glied 34 das zweite Steuersignal ebenfalls auf "0".
  • Als Antwort auf den Binärwert "0" des zweiten Steuersignals U2 verbindet der erste Umschalter 31 den letzten Adresseneingang EZ(Z) des Zeilen-Adressendecoders 41 mit dem letzten Adressen-Anschlußkontakt AZ(Z) der Menge 11, und als Antwort auf den Binärwert "0" des ersten Steuersignals U1 wird der Zeilen-Adressendecoder 41 (über dessen Eingang CZ) auf eine erste Zeilen-"Decodiervorschrift" eingestellt. Das heißt, in dieser Einstellung verwendet der Decoder 41 alle Z Bits, die an seinen Adresseneingängen EZ(1) bis EZ(Z) angelegt werden, zum Adressieren der M regulären Zeilen ZM(1) bis ZM(M) der Speichermatrix 50.
  • In ähnlicher Weise, als Antwort auf den Binärwert "0" des ersten Steuersignals U1, verbindet der zweite Umschalter 32 den letzten Adresseneingang ES(S) des Spalten-Adressendecoders 42 mit dem letzten Adressen-Anschlußkontakt AS(S) der Menge 12, und als Antwort auf den Binärwert "0" des zweiten Steuersignals U2 wird der Spalten-Adressendecoder 42 (über dessen Eingang CS) auf eine erste Spalten-Decodiervorschrift eingestellt. In dieser Einstellung verwendet der Decoder 42 alle S Bits, die an seinen Adresseneingängen ES(1) bis ES(S) angelegt werden, zum Adressieren der N regulären Spalten ZN(1) bis ZN(N) der Speichermatrix 50.
  • In dem so definierten ersten Arbeitszustand der Schaltungsanordnung werden die zum Adressieren der M regulären Zeilen benötigten Zeilen-Adressenbits Z(1) bis Z(Z) an die Adressen-Anschlußkontakte AZ(1) bis AZ(Z) der ersten Menge 11 gelegt, und die zum Adressieren der N regulären Spalten benötigten Spalten-Adressenbits S(1) bis S(S) werden an die Adressen-Anschlußkontakte AS(1) bis AS(S) der zweiten Menge 12 gelegt.
  • Auswahl Matrixbereich B
  • Zum Adressieren der P zusätzlichen Zeilen und N regulären Spalten, die den Bereich B der Speichermatrix 50 definieren, wird ein zweiter Arbeitszustand gemäß der 2 eingestellt, indem das erste Steuerbit C1 am Kontakt AC auf den Binärwert "1" gesetzt, an den letzten Adressen-Anschlußkontakt AZ(Z) der ersten Menge 11 eine "1" als zweites Steuerbit und an den letzten Adressen-Anschlußkontakt AS(S) der zweiten Menge 12 eine "0" als drittes Steuerbit gelegt wird.
  • In diesem Fall empfängt das erste UND-Glied 33 an beiden Eingängen eine "1", so daß das erste Steuersignal U1 auf "1" gesetzt wird. Das zweite Steuersignal U2 wird auf "0" gesetzt, weil das UND-Glied an einem Eingang eine "0" empfängt.
  • Als Antwort auf den Binärwert "0" des zweiten Steuersignals U2 verbindet der erste Umschalter 31 den letzten Adresseneingang EZ(Z) des Zeilen-Adressendecoders 41 mit dem letzten Adressen-Anschlußkontakt AZ(Z) der Menge 11 (diese Verbindung wird im zweiten Arbeitszustand der Schaltungsanordnung eigentlich nicht gebraucht, ihre Entstehung liegt jedoch in der Natur des verwendeten Umschalters). Als Antwort auf den Binärwert "1" des ersten Steuersignals U1 wird der Zeilen-Adressendecoder 41 (über dessen Eingang CZ) auf eine zweite Zeilen-Decodiervorschrift eingestellt. In dieser Einstellung verwendet der Decoder 41 nur K ≤ Z–2 Bits, die an seinen Adresseneingängen EZ(1) bis EZ(K) angelegt werden, zum Adressieren der P zusätzlichen Zeilen ZP(1) bis ZP(P) der Speichermatrix 50.
  • Als Antwort auf den Binärwert "1" des ersten Steuersignals U1 verbindet der zweite Umschalter 32 den letzten Adresseneingang ES(S) des Spalten-Adressendecoders 42 mit dem vorletzten Adressen-Anschlußkontakt AZ(Z–1) der Menge 12, und als Antwort auf den Binärwert "0" des zweiten Steuersignals U2 wird der Spalten-Adressendecoder 42 (über dessen Eingang CS) auf die erste Spalten-Decodiervorschrift eingestellt. In dieser Einstellung verwendet der Decoder 42 wie gesagt alle S Bits, die an seinen Adresseneingängen ES(1) bis ES(S) angelegt werden, zum Adressieren der N regulären Spalten ZN(1) bis ZN(N) der Speichermatrix 50.
  • In dem so definierten zweiten Arbeitszustand der Schaltungsanordnung werden die zum Adressieren der P zusätzlichen Zeilen benötigten K Zeilen-Adressenbits Z(1) bis Z(K) an die Adressen-Anschlußkontakte AZ(1) bis AZ(K) der ersten Menge 11 gelegt, und die zum Adressieren der N regulären Spalten benötigten S Zeilen-Adressenbits S(1) bis S(S) werden an die Adressen-Anschlußkontakte AS(1) bis AS(S–1) der zweiten Menge 12 und den vorletzten Adressen-Anschlußkontakt AZ(Z–1) der ersten Menge gelegt.
  • Auswahl Matrixbereich C
  • Zum Adressieren der M regulären Zeilen und der Q zusätzlichen Spalten, die den Bereich C der Speichermatrix 50 definieren, wird ein dritter Arbeitszustand gemäß der 3 eingestellt, indem das erste Steuerbit C1 am Kontakt AC auf den Binärwert "1" gesetzt, an den letzten Adressen-Anschlußkontakt AZ(Z) der ersten Menge 11 eine "0" als zweites Steuerbit und an den letzten Adressen-Anschlußkontakt AS(S) der zweiten Menge 12 eine "1" als drittes Steuerbit gelegt wird.
  • In diesem Fall empfängt das erste UND-Glied 33 an einem Eingang eine "0", so daß das erste Steuersignal U1 auf "0" gesetzt wird. Das zweite Steuersignal U2 wird auf "1" gesetzt, weil das zweite UND-Glied 34 an beiden Eingängen eine "1" empfängt.
  • Als Antwort auf den Binärwert "1" des zweiten Steuersignals U2 verbindet der erste Umschalter 31 den letzten Adresseneingang EZ(Z) des Zeilen-Adressendecoders 41 mit dem vorletzten Adressen-Anschlußkontakt AS(S–1) der Menge 12, und als Antwort auf den Binärwert "0" des ersten Steuersignals U1 wird der Zeilen-Adressendecoder 41 (über dessen Eingang CZ) auf die erste Zeilen-Decodiervorschrift eingestellt wird. In dieser Einstellung verwendet der Decoder 41 wie gesagt alle Z Bits, die an seinen Adresseneingängen EZ(1) bis EZ(Z) angelegt werden, zum Adressieren der M regulären Zeilen ZM(1) bis ZM(M) der Speichermatrix 50.
  • Als Antwort auf den Binärwert "0" des ersten Steuersignals U1 verbindet der zweite Umschalter 32 den letzten Adresseneingang ES(S) des Spalten-Adressendecoders 42 mit dem letzten Adressen-Anschlußkontakt AS(S) der Menge 12 (diese Verbindung wird im dritten Arbeitszustand der Schaltungsanordnung eigentlich nicht gebraucht, ihre Entstehung liegt jedoch in der Natur des verwendeten Umschalters). Als Antwort auf den Binärwert "1" des zweiten Steuersignals U2 wird der Spalten-Adressendecoder 42 (über dessen Eingang CS) auf eine zweite Spalten-Decodiervorschrift eingestellt. In dieser Einstellung verwendet der Decoder 42 nur die L ≤ S–2 Bits, die an seinen Adresseneingängen ES(1) bis ES(L) angelegt werden, zum Adressieren der Q zusätzlichen Spalten SQ(1) bis AQ(Q) der Speichermatrix 50.
  • In dem so definierten dritten Arbeitszustand der Schaltungsanordnung werden die zum Adressieren der Q zusätzlichen Spalten benötigten L Zeilen-Adressenbits Z(1) bis S(L) an die L Adressen-Anschlußkontakte AS(1) bis AS(L) der zweiten Menge 12 gelegt, und die zum Adressieren der M regulären Zeilen benötigten Z Zeilen-Adressenbits Z(1) bis Z(Z) werden an die Adressen-Anschlußkontakte AZ(1) bis AZ(Z–1) ersten Menge 11 und den vorletzten Adressen-Anschlußkontakt AS(S–1) der zweiten Menge 12 gelegt.
  • Auswahl Matrixbereich D
  • Zum Adressieren der P zusätzlichen Zeilen und der Q zusätzlichen Spalten, die den Bereich D der Speichermatrix 50 definieren, wird ein vierter Arbeitszustand gemäß der 4 eingestellt, indem das erste Steuerbit C1 am Kontakt AC auf den Binärwert "1" gesetzt, an den letzten Adressen-Anschlußkontakt AZ(Z) der ersten Menge 11 eine "1" als zweites Steuerbit und an den letzten Adressen-Anschlußkontakt AS(S) der zweiten Menge 12 eine "1" als drittes Steuerbit gelegt wird.
  • In diesem Fall empfängt das erste UND-Glied 33 an beiden Eingängen eine "1", so daß das erste Steuersignal U1 auf "1" gesetzt wird. Das zweite Steuersignal U2 wird ebenfalls auf "1" gesetzt, weil auch das UND-Glied 34 an beiden Eingängen eine "1" empfängt.
  • Als Antwort auf den Binärwert "1" des zweiten Steuersignals U2 verbindet der erste Umschalter 31 naturgemäß den letzten Adresseneingang EZ(Z) des Zeilen-Adressendecoders 41 mit dem vorletzten Adressen-Anschlußkontakt AS(S–1) der Menge 12 (obwohl diese Verbindung hier nicht gebraucht wird). Als Antwort auf den Binärwert "1" des ersten Steuersignals U1 wird der Zeilen-Adressendecoder 41 (über dessen Eingang CZ) auf die zweite Zeilen-Decodiervorschrift eingestellt. In dieser Einstellung verwendet der Decoder 41 wie gesagt nur K Bits, die an seinen K Adresseneingängen EZ(1) bis EZ(K) angelegt werden, zum Adressieren der P zusätzlichen Zeilen ZP(1) bis ZP(P) der Speichermatrix 50.
  • Als Antwort auf den Binärwert "1" des ersten Steuersignals U1 verbindet der zweite Umschalter 32 naturgemäß den letzten Adresseneingang ES(S) des Spalten-Adressendecoders 42 mit dem vorletzten Adressen-Anschlußkontakt AZ(Z-1) der Menge 11 (obwohl auch diese Verbindung hier nicht gebraucht wird). Als Antwort auf den Binärwert "1" des zweiten Steuersignals U2 wird der Spalten-Adressendecoder 42 (über dessen Eingang CS) auf die zweite Spalten-Decodiervorschrift eingestellt. In dieser Einstellung verwendet der Decoder 42 wie gesagt nur L Bits, die an seinen Adresseneingängen ES(1) bis ES(L) angelegt werden, zum Adressieren der Q zusätzlichen Spalten SQ(1) bis AQ(Q) der Speichermatrix 50.
  • In dem so definierten vierten Arbeitszustand der Schaltungsanordnung werden die zum Adressieren der P zusätzlichen Zeilen benötigten K Zeilen-Adressenbits Z(1) bis Z(K) an die Adressen-Anschlußkontakte AZ(1) bis AZ(K) der ersten Menge 11 gelegt, und die zum Adressieren der Q zusätzlichen Spalten benötigten L Zeilen-Adressenbits Z(1) bis S(L) werden an die L Adressen-Anschlußkontakte AS(1) bis AS(L) der zweiten Menge 12 gelegt.
  • Die in der vorstehenden Beschreibung und in den Figuren verwendeten und auch in Klammern angegebenen Ordnungszahlen für die verschiedenen Adressenbits, Adressen-Anschlußkontakte und Decodereingänge entsprechen vorzugsweise (wenn auch nicht notwendigerweise) der jeweiligen Ordnungszahl des Stellenwertes der betreffenden Bits. Das heißt, "erst" ist dem niedrigsten Bit-Stellenwert zugeordnet, und "letzt" ist dem höchsten Bit-Stellenwert zugeordnet.
  • Wie aus der vorstehenden Beschreibung und aus den Zeichnungsfiguren ersichtlich, ändert sich für verschiedene Arbeitszustände die Art und Weise, in welcher die Adressenbits der regulären Zeilen und Spalten auf die Adressen-Anschlußkontakte verteilt werden. Der Zusatzaufwand für die betreffende Umordnung der Adressenbits kann auf die externe Baugruppe verla gert werden, die im Betrieb den Adressen-Anschlußkontakten vorgeschaltet ist und zur Durchführung eines geeignete Adress-Scrambling ausgebildet werden kann.
  • Nach dem Testen der Speicherzellen in allen Matrixbereichen unter Einstellung der oben beschriebenen vier Arbeitszustände und nach dem Programmieren der Fuse-Bänke zum Ersetzen defektbehafteter Exemplare der regulären Zeilen/Spalten durch defektfreie Exemplare der zusätzlichen Zeilen/Spalten kann die Schaltungsanordnung als Speicherschaltung mit defektfreier M-mal-N-Matrix in üblicher Weise genutzt werden, und zwar im ersten Betriebszustand gemäß der 1, wobei der Steuerbit-Anschlußkontakt permanent auf "0" gehalten wird. Alternativ kann durch einen weiteren nachträglichen Bearbeitungsvorgang am Chip auch dafür gesorgt werden, daß die Umschalteinrichtung funktionell völlig abgetrennt wird und stattdessen ein Permanentzustand eingerichtet wird, in welchem die in 1 gezeigten Durchschaltverbindungen zwischen den Adressen-Anschlußkontakten und den Decodereingängen bestehen und in welchem die Decoder auf ihre jeweilige erste Decodiervorschrift (gemäß 1) eingestellt sind. Dies hat den Vorteil, daß der Steuerbit-Anschlußkontakt nachträglich für andere Zwecke auf dem Chip verdrahtet werden kann, so daß eventuell ein weites "Pad", das ansonsten für solche weiteren Zwecke vorhanden sein müßte, eingespart werden kann.
  • Anderseits kann es aber nützlich sein, die Funktionsfähigkeit der Umschalteinrichtung auch im Gebrauch der Speicherschaltung beizubehalten. So ist es unter Zugriff auf den Steuerbit-Anschlußkontakt möglich, zusätzliche Informationen an Speicherzellen in (defektfreien) Exemplaren der zusätzlichen Zeilen und Spalten der Speichermatrix einzuschreiben und auszulesen. Dies können z.B. Sicherheitsinformationen sein, die nur denjenigen Anwendern zur Verfügung stehen sollen, denen ein Zugriff auf den Steuerbit-Anschlußkontakt speziell ermöglicht ist.
    •

Claims (9)

  1. Digitale Schaltungsanordnung mit einem Informationsspeicher, dessen Zellen eine Speichermatrix [50] bilden, die M reguläre Zeilen [ZM(1) – ZM(M)] und N reguläre Spalten [SN(1) – SN(N)] enthält und außerdem P zusätzliche Zeilen [ZP(1) – ZP(P)] und Q zusätzliche Spalten [SQ(1) – SQ(Q)] enthält, wobei P < M und Q < N ist, und mit einer Adressiereinrichtung, die eine Adressen-Decodiereinrichtung [41, 42] und eine Eingangsschaltung [11–36] enthält, welche Adressen-Anschlußkontakte [11, 12] zum äußeren Anlegen von Zeilen- und Spalten-Adressenbits [Z(1) – Z(Z), S(1) – S(S)] und eine Einrichtung [31–36] zum Übertragen der angelegten Adressenbits an die Eingänge der Decodiereinrichtung aufweist, dadurch gekennzeichnet, daß die Anzahl der Adressen-Anschlußkontakte [11, 12] gleich einer Summe Z+S ist, wobei Z die zur Adressierung von M Elementen erforderliche Anzahl von Bits ist und wobei S die zur Adressierung von N Elementen erforderliche Anzahl von Bits ist daß die Zahlen P und Q so gewählt sind, daß zur Adressierung von P Elementen K ≤ (Z–2) Bits und zur Adressierung von Q Elementen L ≤ (S–2) Bits erforderlich sind, daß die Eingangsschaltung [11–36] zusätzlich einen Steuerbit-Anschlußkontakt [13] zum äußeren Anlegen eines ersten Steuerbits [C1] enthält und eine Umschalteinrichtung [31-34] aufweist, die dieses erste Steuerbit und, als zwei weitere Steuerbits, die an zwei dedizierten Exemplaren [AZ(Z), AS(S)] der Adressen-Anschlußkontakte [11, 12] angelegten Bits empfängt, um – immer dann und nur dann, wenn das erste Steuerbit einen bestimmten ersten Binärwert ("0") hat, einen ersten Arbeitszustand einzustellen, in welchem die Decodiereinrichtung [41, 42] die Bits von allen Adressen-Anschlußkontakten [11, 12] zur Adressierung von M ausge wählten Zeilen und N ausgewählten Spalten der Speichermatrix [50] verwendet, und – ansonsten, abhängig von der Wertekombination der beiden weiteren Steuerbits, einen zweiten oder dritten oder vierten Arbeitszustand einzustellen, in denen die Decodiereinrichtung [41, 42] Bits von Exemplaren derjenigen Adressen-Anschlußkontakte, die nicht diesen Steuerbits dediziert sind, zur Adressierung der M ausgewählten Zeilen und der übrigen Q Spalten oder der übrigen P Zeilen und der N ausgewählten Spalten oder der übrigen P Zeilen und der übrigen Q Spalten verwendet.
  2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zumindest eine der folgenden Beziehungen gilt: M = 2Z, N = 2S, P = 2K, Q = 2L.
  3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Decodiereinrichtung [41, 42] folgendes enthält: einen Zeilen-Adressendecoder [41], der Z Adresseneingänge [EZ(1) – EZ(Z)] zum Empfang von Z Zeilenadressenbits [Z(1)-Z(Z)] aufweist und M+P Ausgänge [41a, 41b] zu den M+P Zeilenleitungen der Speichermatrix [50] hat, um einzelne Exemplare der Zeilen gemäß einer eingestellten Decodiervorschrift zu adressieren, und der umschaltbar ist zwischen einer ersten Decodiervorschrift, welche die an seinen Z Adresseneingängen [EZ(1) – EZ(Z)] empfangenen Bits zur Adressierung der M ausgewählten Zeilen [ZM(1) – ZM(M)] der Speichermatrix [50] verwendet, und einer zweiten Decodiervorschrift, welche die an K vorgewählten Exemplaren [EZ(1) – EZ(K)] seiner Z Adresseneingänge empfangenen Bits zur Adressierung der P übrigen Zeilen [ZP(1) – ZP(P)] der Speichermatrix [50] verwendet; einen Spalten-Adressendecoder [42], der S Adresseneingänge [ES(1) – ES(S)] zum Empfang von S Spaltenadressenbits [S(1) – S(S)] aufweist und N+Q Ausgänge [42a, 42b] zu den N+Q Spaltenleitungen der Matrix hat, um einzelne Exemplare der Spaltenleitungen gemäß einer eingestellten Decodiervorschrift zu adressieren, und der umschaltbar ist zwischen einer ersten Decodiervorschrift, welche die an seinen S Adresseneingängen [ES(1) – ES(S)] empfangenen Bits zur Adressierung der N ausgewählten Spalten [SN(1) – SN(N)] der Speichermatrix [50] verwendet, und einer zweiten Decodiervorschrift, welche die an L vorgewählten Exemplaren [ES(1) – ES(L)] seiner S Adresseneingänge empfangenen Bits zur Adressierung der Q übrigen Spalten [SQ(1) – SQ(Q)] der Speichermatrix [50] verwendet.
  4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Umschalteinrichtung [31–34] ausgebildet ist, um – im ersten Arbeitszustand beide Adressendecoder [41, 42] auf ihre erste Decodiervorschrift einzustellen, – im zweiten Arbeitszustand den Zeilen-Adressendecoder [41] auf seine zweite Decodiervorschrift und den Spalten-Adressendecoder [42] auf seine erste Decodiervorschrift einzustellen, – im dritten Arbeitszustand den Zeilen-Adressendecoder [41] auf seine erste Decodiervorschrift und den Spalten-Adressendecoder [42] auf seine zweite Decodiervorschrift einzustellen, –– im vierten Arbeitszustand beide Adressendecoder [41, 42] auf ihre zweite Decodiervorschrift einzustellen.
  5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Umschalteinrichtung [31–34] ausgebildet ist, um a) im ersten Arbeitszustand die Z+S Adressen-Anschlußkontakte [11, 12] mit den Z+S Adresseneingängen [EZ(1) – EZ(Z), ES(1) – ES(S)] der Adressendecoder [41, 42] zu verbinden, b) im zweiten Arbeitszustand b1) K vorgewählte Exemplare [AZ(1) – AZ(K)] der Z+S Adressen-Anschlußkontakte, unter Ausschluß der dem zweiten und dritten Steuerbit dedizierten Exemplare [AZ(Z), AS(S)], mit den vorgewählten K Exemplaren der Z Adresseneingänge des Zeilen-Adressendecoders [41] zu verbinden und b2) S vorgewählte andere Exemplare [AS(1) – A5(S–1), AZ(Z–1)] der Z+S Adressen-Anschlußkontakte, unter Ausschluß der dem zweiten und dem dritten Steuerbit dedizierten Exemplare [AZ(Z), AS(S)], mit den S Adresseneingängen des Spalten-Adressendecoders [42] zu verbinden, c) im dritten Arbeitszustand c1) Z vorgewählte Exemplare [AZ(1) – AZ(Z–1), AS(S–1)] der Z+S Adressen-Anschlußkontakte, unter Ausschluß der dem zweiten und dem dritten Steuerbit dedizierten Exemplare [AZ(Z), AS(S)], mit den Z Adresseneingängen des Zeilen-Adressendecoders [41] zu verbinden und c2) L vorgewählte andere Exemplare [AS(1) – AS(L)] der Z+S Adressen-Anschlußkontakte, unter Ausschluß der dem zweiten und dem dritten Steuerbit dedizierten Exemplare [AZ(Z), AS(S)], mit den vorgewählten L Exemplaren der 5 Adresseneingänge des Spalten-Adressendecoders [42] zu verbinden, d) im vierten Arbeitszustand d1) K vorgewählte Exemplare [AZ(1) – AZ(K)] der Z+S Adressen-Anschlußkontakte, unter Ausschluß der dem zweiten und dem dritten Steuerbit dedizierten Exemplare [AZ(Z), AS(S)], mit den vorgewählten K Exemplaren der Z Adresseneingänge des Zeilen-Adressendecoders [41] zu verbinden und d2) L vorgewählte andere Exemplare [AS(1) – AS(L)] der Z+S Adressen-Anschlußkontakte, unter Ausschluß der dem zweiten und dritten Steuerbit dedizierten Exemplare [AZ(Z), AS(S)], mit den vorgewählten L Exemplaren der S Adresseneingänge des Spalten-Adressendecoders [42] zu verbinden.
  6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Adressen-Anschlußkontakte einer aus Z Elementen bestehenden ersten Menge (11) mit Ausnahme eines dem zweiten Steuerbit dedizierten Elementes [AZ(Z)] dieser Menge direkt mit Z-1 Adresseneingängen des Zeilen-Adressendecoders [41] verbunden sind und daß die Adressen-Anschlußkontakte einer aus S Elementen bestehenden zweiten Menge (12) mit Ausnahme des für das dritte Steuerbit dedizierten Elementes [AS(S)] dieser Menge direkt mit S–1 Adresseneingängen des Spalten-Adressendecoders [42] verbunden sind, und daß die Umschalteinrichtung [31–34] folgendes enthält: – einen ersten 2:1-Multiplexer [31], dessen erster Eingang mit dem für das zweite Steuerbit dedizierten Element [AZ(Z) ] aus der ersten Menge [11] der Adressen-Anschlußkontakte verbunden ist und dessen zweiter Eingang mit einem weiteren Element [AS(S–1)] der zweiten Menge (12] der Adressen-Anschlußkontakte verbunden ist und dessen Ausgang mit einem Exemplar [EZ(Z)] der nicht zu den ausgewählten K Exemplaren gehörenden Adresseneingänge des Zeilen-Adressendecoders [41] verbunden ist; – einen zweiten 2:1-Multiplexer [32], dessen erster Eingang mit dem für das dritte Steuerbit dedizierten Element [AS(S)] aus der zweiten Menge [12] der Adressen-Anschlußkontakte verbunden ist und dessen zweiter Eingang mit einem weiteren Element [AZ(Z–1)] aus der ersten Menge [11] der Adressen-Anschlußkontakte verbunden und dessen Ausgang mit einem Exemplar [ES(S)] der nicht zu den ausgewählten L Exemplaren gehörenden Adresseneingänge des Spalten-Adressendecoders [42] verbunden ist; – eine Steuerschaltung [33, 34], welche abhängig vom Bitmuster der drei Steuerbits a) für den ersten Arbeitszustand beide Multiplexer [31, 32] auf jeweils ihren ersten Eingang einstellt, b) für den zweiten Arbeitszustand den zweiten Multiplexer [32] auf seinen zweiten Eingang einstellt, c) für den dritten Arbeitszustand den ersten Multiplexer [31] auf seinen zweiten Eingang einstellt.
  7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Steuerschaltung [33, 34] durch logische Verknüpfung des ersten mit dem zweiten Steuerbit ein erstes binäres Steuersignal [U1] liefert und durch logische Verknüpfung des ersten mit dem dritten Steuerbit ein zweites binäres Steuersignal [U2) liefert, und daß das erste Steuersignal [U1] dem Steuereingang des zweiten Multiplexers [32] und einem Decodiervorschrift-Einstelleingang [CZ] des Zeilen-Adressendecoders [41] angelegt ist und das zweite Steuersignal [U2] dem Steuereingang des ersten Multiplexers [31] und einem Decodiervorschrift-Einstelleingang [SZ] des Spalten-Adressendecoders [42] angelegt ist.
  8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der erste Binärwert des ersten Steuerbits die logische 0 ist und daß die Steuerschaltung eine erste UND-Verknüpfungsschaltung [33] zur Erzeugung des ersten Steuersignals [U1] und eine zweite UND-Verknüpfungsschaltung [34] zur Erzeugung des zweiten Steuersignals [U2] enthält.
  9. Schaltungsanordnung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß sie als integrierte Schaltung auf einem einzigen Halbleiterchip gebildet ist.
DE10011180A 2000-03-08 2000-03-08 Digitale Speicherschaltung Expired - Fee Related DE10011180B4 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE10011180A DE10011180B4 (de) 2000-03-08 2000-03-08 Digitale Speicherschaltung
PCT/EP2001/001939 WO2001067248A2 (de) 2000-03-08 2001-02-21 Digitale speicherschaltung
KR1020027011554A KR100747143B1 (ko) 2000-03-08 2001-02-21 디지탈 메모리 회로
CNB01806163XA CN1172241C (zh) 2000-03-08 2001-02-21 数字存储电路
JP2001565001A JP2003526172A (ja) 2000-03-08 2001-02-21 デジタルメモリ回路
TW090105269A TW499681B (en) 2000-03-08 2001-03-07 Digital circuit-arrangement and production method for a defectless digital memory-circuit
US10/237,410 US6618306B2 (en) 2000-03-08 2002-09-09 Semiconductor memory device having row and column redundancy circuit and method of manufacturing the circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10011180A DE10011180B4 (de) 2000-03-08 2000-03-08 Digitale Speicherschaltung

Publications (2)

Publication Number Publication Date
DE10011180A1 DE10011180A1 (de) 2001-09-27
DE10011180B4 true DE10011180B4 (de) 2006-02-23

Family

ID=7633899

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10011180A Expired - Fee Related DE10011180B4 (de) 2000-03-08 2000-03-08 Digitale Speicherschaltung

Country Status (7)

Country Link
US (1) US6618306B2 (de)
JP (1) JP2003526172A (de)
KR (1) KR100747143B1 (de)
CN (1) CN1172241C (de)
DE (1) DE10011180B4 (de)
TW (1) TW499681B (de)
WO (1) WO2001067248A2 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10311373B4 (de) * 2003-03-14 2005-02-24 Infineon Technologies Ag Integrierter Speicher mit redundanten Einheiten von Speicherzellen und Verfahren zum Test eines integrierten Speichers
KR100675295B1 (ko) * 2005-10-19 2007-01-29 삼성전자주식회사 반도체 메모리 장치
US7420859B2 (en) * 2006-12-07 2008-09-02 Arm Limited Memory device and method of controlling access to such a memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5732029A (en) * 1995-05-20 1998-03-24 Samsung Electronics Co., Ltd. Method and circuit for testing memory cells in semiconductor memory device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5404331A (en) * 1993-07-30 1995-04-04 Sgs-Thomson Microelectronics, Inc. Redundancy element check in IC memory without programming substitution of redundant elements
JPH0817197A (ja) * 1994-06-30 1996-01-19 Fujitsu Ltd 半導体記憶装置
KR0170271B1 (ko) * 1995-12-30 1999-03-30 김광호 리던던트셀 테스트 제어회로를 구비하는 반도체 메모리장치
JP2882369B2 (ja) * 1996-06-27 1999-04-12 日本電気株式会社 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5732029A (en) * 1995-05-20 1998-03-24 Samsung Electronics Co., Ltd. Method and circuit for testing memory cells in semiconductor memory device

Also Published As

Publication number Publication date
WO2001067248A2 (de) 2001-09-13
WO2001067248A3 (de) 2001-12-20
DE10011180A1 (de) 2001-09-27
US6618306B2 (en) 2003-09-09
CN1172241C (zh) 2004-10-20
TW499681B (en) 2002-08-21
US20030039157A1 (en) 2003-02-27
CN1416546A (zh) 2003-05-07
KR20020082863A (ko) 2002-10-31
KR100747143B1 (ko) 2007-08-07
JP2003526172A (ja) 2003-09-02

Similar Documents

Publication Publication Date Title
DE3638632C2 (de)
DE69133450T2 (de) Redundanz-Aufstellung zur Beseitigung von Defekten in einer Speicheranordnung
DE102006025291B3 (de) Integrierter elektrischer Baustein mit regulären und redundanten Elementen
DE3716518C2 (de)
DE2364785C3 (de) Integrierter Halbleiterspeicher mit nach guten und defekten Speicherzellen sortierten Speicherzellen
DE2633079A1 (de) Anordnung zum verbinden bzw. integrieren einer vielzahl von getrennten speichern auf einem scheibchen
DE2128790A1 (de) Einrichtung zum Verwenden mehrerer betriebsfähiger Schaltungen in einem in tegrierten Schaltungsplättchen
DE19740695A1 (de) Speicherarchitektur mit Mehrebenenhierarchie
DE10206249B4 (de) Verfahren zum Erzeugen von Testsignalen für eine integrierte Schaltung sowie Testlogik
DE2926322C2 (de) Speicher-Subsystem
EP1113362B1 (de) Integrierter Halbleiterspeicher mit einer Speichereinheit zum Speichern von Adressen fehlerhafter Speicherzellen
EP1205938B1 (de) Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen
EP0758112A1 (de) Integrierte Halbleiter-Speichervorrichtung mit Redundanzschaltungsanordnung
DE3024153A1 (de) Speicher-subsystem
DE10011180B4 (de) Digitale Speicherschaltung
EP0697659B1 (de) Redundanz-Schaltungsanordnung für einen integrierten Halbleiterspeicher
DE2425915C3 (de)
DE10139724B4 (de) Integrierter dynamischer Speicher mit Speicherzellen in mehreren Speicherbänken und Verfahren zum Betrieb eines solchen Speichers
DE102004027423A1 (de) Speicherschaltung mit redundanten Speicherbereichen
DE3348201C2 (en) Semiconductor memory device
WO1999054819A1 (de) Speicheranordnung mit redundanten speicherzellen und verfahren zum zugriff auf redundante speicherzellen
DE10134090A1 (de) Speicher und Verfahren zum Ersetzen von fehlerhaften Speicherzellen in demselben
DE10039612B4 (de) Halbleitervorrichtung mit einem Speicher für eine Zwischenwortgröße
DE19507312C1 (de) Halbleiterspeicher, dessen Speicherzellen zu einzeln adressierbaren Einheiten zusammengefaßt sind und Verfahren zum Betrieb solcher Speicher
DE10157537C2 (de) Integrierter Speicher und Verfahren zur Reparatur eines integrierten Speichers

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee