JP2003526172A

JP2003526172A - デジタルメモリ回路

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Publication number: JP2003526172A
Application number: JP2001565001A
Authority: JP
Inventors: トーマスベーム，; ヘルムートカンドルフ，; ステファンランマース，; ゾルタンマニョキ，
Original assignee: インフィネオンテクノロジーズアクチェンゲゼルシャフト
Priority date: 2000-03-08
Filing date: 2001-02-21
Publication date: 2003-09-02
Also published as: CN1172241C; CN1416546A; WO2001067248A3; WO2001067248A2; TW499681B; KR20020082863A; US6618306B2; KR100747143B1; US20030039157A1; DE10011180B4; DE10011180A1

Abstract

(57)【要約】本発明は、Ｍ個の規則的な行（５０）およびＮ個の規則的な列を含み、さらに、Ｐ＜Ｍ個のさらなる行、およびＱ＜Ｍ個のさらなる列を有するメモリマトリクス（５０）、ならびにアドレス接続接点（１１、１２）が、規則的な行および列をアドレス指定するために十分に精密なアドレス指定デバイス（１１〜４２）を有するデジタル回路構成に関する。特に、テスト目的で、さらなる行および列もアドレス指定され得るように、本発明は、さらに、単一の制御ビット接続接点（１３）および切り換えデバイス（３１〜３６）のみを提供する。このデバイスは、制御ビット接続接点から、およびアドレス接続接点の専用のインスタンスからのビットの制御に応答して、適用されたアドレスビットを、規則的な行および列のアドレス指定と、またはさらなる行および列のアドレス指定と関連付ける。

Description

【発明の詳細な説明】

【０００１】本発明は、本明細書中の請求項１の前提部に記載のメモリセルおよびアドレス
指定デバイスを含むマトリクスを有する回路構成に関する。

【０００２】通常のデジタル情報格納部では、メモリセルにより、Ｍ本の行およびＮ本の列
を含むマトリクスを形成する。書き込みまたは読出しを行なうメモリセルを選択
する際、対象となる行と関連付けられた行ラインと、対象となる列と関連付けら
れた列ラインとを駆動させる。このような行ラインの選択的な駆動（すなわち、
Ｎ本のマトリクス行の「アドレス指定」）は、行アドレスデコーダによって行な
われることが多い。この行アドレスデコーダには、行ラインに個々に接続された
出力と、デジタル行アドレスのビットを受信する入力とがある。同様に、列ライ
ンの選択的駆動も、列アドレスデコーダによって行なわれる。

【０００３】Ｘ個の可能性から選択するためには、複数のビットがｌｄ（Ｘ）に等しい（す
なわち、複数のビットが、底が２のＸの対数に等しい（底２に対する対数に等し
い）か、または、（上記対数が整数の対数ではない場合は）次に高い整数に等し
くなければならないことが知られている。１つのメモリマトリクス中の行数およ
び列数であるＭおよびＮはそれぞれ、数字２の整数乗であることが多いため、行
アドレスには、正確にＺ＝１ｄ（Ｍ）となるビットが必要であり、列アドレスに
は、正確にＳ＝１ｄ（Ｎ）となるビット数が必要である。

【０００４】メモリ回路は、その製造工程後、メモリマトリクス中に欠陥を含む場合がある
。この問題を解消するための方策として、メモリ回路を使用する前にメモリマト
リクスに試験を行なって、欠陥が見つかった行および列と欠陥の無い行または列
とを交換してから、当該メモリ回路を再び用いるという公知の方策が行なわれて
いる。この目的のために、実際の製作工程の間、「通常の」Ｍ本の行およびＮ本
の列に加えて、「冗長な」列および行が回路に取り付けられる。通常の行または
列に欠陥があれば、レーザを用いて、欠陥の無い冗長な行または列と交換するこ
とが可能である。しかし、この方策の場合、あらゆる欠陥を検出するために冗長
な行／列に事前に試験を行なうことが必要となるため、冗長な行／列をアドレス
指定するための手段がさらに必要となる。通常の行／列をアドレス指定するため
にアドレス接続接点を設けるのは、この場合不適切である。

【０００５】冗長行および冗長列をアドレス指定する目的のためのビットがさらに必要にな
ると、接続接点を別に設ける必要が出てくる。通常の場合のように冗長インスタ
ンス数が通常のインスタンス数を超えた場合にも、通常の行ラインと冗長行ライ
ンとの間および通常の列ラインと冗長列ラインとの間において４つから１つを選
択する際、２つのビットが必要となる。

【０００６】通常のＭ本の行および通常のＮ本の列ならびに関連付けられたアドレス復号化
デバイスを有するメモリマトリクスを含むチップに行アドレスおよび列アドレス
を連続的に適用する場合、チップ上のアドレス接続接点の総数は、この２よりも
大きな数字の値に応じて、Ｚ＝１ｄ（Ｍ）またはＳ＝１ｄ（Ｎ）を超える必要は
無い。この場合、４つのうち１つを選択するためのこれらの２つのさらなるビッ
トも、連続的に（すなわち、１ビットは行アドレスと共に、もう一方の１ビット
は列アドレスと共に）適用され得るため、「通常の」ものと「冗長な」ものとの
間で選択を行なう際に必要なものは、接続接点１つの追加のみである。これにつ
いては、米国特許明細書第５，７３２，０２９号に記載がある。しかし、行アド
レスおよび列アドレスを両方同時に適用するためのアドレス領域を１つ提供する
メモリ回路もある。この場合、アドレス指定には複数のＺ＋Ｓ個のアドレス接続
接点が必要となり、また、上記の４つの中から１つを選択する決定のために２つ
の追加ビットも同時に適用しなければならないため、実際には、接続接点が２つ
余分に必要となる。

【０００７】接続接点は、外方にルーティングされた接続ワイヤの取り付けが可能となるよ
う、十分に大型の接触領域を必要とする。集積回路の場合、これらの接触領域（
「パッド」）が占有する領域は、実際の回路コンポーネントと比較して膨大な広
さとなるため、貴重なシリコン領域が必要となる。このような状態の小型メモリ
回路の場合、集積半導体チップ上のパッドは、およそ千個のメモリセルに必要な
領域に等しい領域を占有する。

【０００８】本発明の目的は、アドレス指定デバイスが設けられ、内部のメモリマトリクス
に通常の行および通常の列だけではなく別のインスタンス行およびインスタンス
列もあるメモリ回路において、行のアドレス指定および列のアドレス指定を同時
に行なうのに必要な接続接点の数を最低限にすることである。本発明は、本明細
書中の独立請求項１に記載の特徴を用いることにより、この目的を達成する。本
発明の有利な実施形態は、従属請求項２〜９において特徴付けられる。この新規
なメモリ回路をさらに処理することによって欠陥の無いメモリ回路を作製する方
法は、独立請求項１０において特徴付けられる。

【０００９】このように、本発明は、通常のＭ本の行および通常のＮ本の列に加えてさらな
るＰ本の行およびさらなるＱ本の列を含むメモリマトリクスを有し、かつ、通常
の行および通常の列を正確かつ同時にアドレス指定するのに十分なアドレス接続
接点を有するアドレス指定デバイスを有する回路構成に関する。さらなる行およ
び列にもアドレス指定が行なうことができるよう、本発明は、１つだけの制御ビ
ット接続接点と、制御ビット接続接点およびアドレス接続接点の専用インスタン
スからの制御ビットに応答する切換えデバイスとをさらに備え、これにより、適
用されたアドレスビットを、通常の行および通常の列のアドレス指定情報または
さらなる行およびさらなる列のアドレス指定情報のいずれかと関連付ける。これ
が可能となるよう、ＰおよびＱの数の選択は、Ｐ個の要素のアドレス指定には、
アドレス指定対象となるＭ個の要素よりも少ない少なくとも２つのビットが必要
であり、かつ、Ｑ個の要素のアドレス指定には、アドレス指定対象となるＮ個の
要素よりも少ない少なくとも２つのビットが必要となるように、行なわれる。

【００１０】本発明により、メモリマトリクス中の行および列全てをアドレスする際、通常
の行および列を同時にアドレス指定するためだけに必要な接続接点に加え、さら
なる制御ビット接続接点が１つだけ必要となる。その際の唯一の条件は、さらな
る行およびさらなる列の数が、通常の行および列の数よりもそれぞれ特定の最低
限数だけ少ないことである。本発明は、この条件下において、通常の行および列
をアドレス指定するためだけに必要なアドレス接続接点の一部が、さらなる行お
よびさらなる列のアドレス指定の際に別の機能を行なうことができるという知見
に基づいたものである。

【００１１】好適には、通常の行数Ｍ本および通常の列数Ｎ本ならびにさらなる行の数Ｐお
よびさらなる列の数Ｑはそれぞれ、自然数２の整数乗である。これにより、利用
可能なアドレス領域（すなわち、アドレス接続接点の数）を最適に用いることが
できる。

【００１２】メモリマトリクスが通常のＭ本の行および通常のＮ本の列ならびにさらなる行
およびさらなる列を含む新規な回路構成を用いると、最小数の接続接点（パッド
）を用いて、Ｍ本の行およびＮ本の列を含む欠陥の無いメモリ領域を有するメモ
リ回路がを得ることが可能となる。本発明の特定の一用途を表すこの関係を用い
た方法では、回路構成の製造後、３つの制御ビットを用いて切換えデバイスをプ
ロンプトして、４つの新規な動作状態を連続的に設定させ、これにより、マトリ
クス全体を形成する４つの異なる領域を選択させる。この場合、各行および各列
を選択的にアドレス指定することにより、個々の領域内のセルを試験する。その
後、通常の行および列のうち欠陥有りのものとして識別されたもののインスタン
スが、欠陥の無いものとして識別されたさらなる行および列のインスタンスと交
換される。この工程は、従来から、例えば、「ヒューズバンク」にレーザによる
プログラミングを行なうことによって行なわれ得る。

【００１３】本発明および個々の特徴の特定の改良について、例示的な実施形態を用いて図
面を参照しながら以下に説明する。図１〜４は、４種類の異なる動作状態にある
新規な回路構成の好適な実施形態を示す。

【００１４】図１〜４の右上部分は、メモリマトリクス５０を模式的に示したものである。
このメモリマトリクス５０は、Ｍ＝２^ｚの通常の行ＺＭ（１）〜ＺＭ（Ｍ）と、
ｐ＝２^Ｋのさらなる行ＺＰ（１）〜ＺＰ（Ｐ）と、Ｎ＝２^Ｓの通常の列ＳＮ（１
）〜ＳＮ（Ｎ）と、Ｑ＝２^Ｌのさらなる列ＳＱ（１）〜ＳＱ（Ｑ）とを含む。同
図における行および列は、当該行および列と関連付けられた行ラインおよび列ラ
インそれぞれに対応して命名されている。Ｚ、Ｋ、Ｓ、Ｌの数は整数であり、こ
こでＫ≦Ｚ−２およびＬ≦Ｓ−２である。

【００１５】通常のＭ本の行および通常のＮ本の列は、メモリマトリクスの第１の領域Ａを
規定する。さらなるＰ本の行および通常のＮ本の列は、メモリマトリクスの第２
の領域Ｂを規定する。通常のＭ本の行およびさらなるＱ本の列は、メモリマトリ
クスの第３の領域Ｃを規定する。さらなるＰ本の行およびさらなるＱ本の列は、
メモリマトリクスの第４の領域Ｄを規定する。図示の例において、各領域は、マ
トリクス中の結合力のあるブロックである。そのため、図面中の図示も簡略なも
のになっている。あるいは、これらの領域を物理的に交互に配置してもよい。

【００１６】通常のＭ本の行ラインのバンドル５１は、行アドレスデコーダ４１のＭ個の出
力の第１の群４１ａに接続され、さらなるＰ本の行ラインのバンドル５２は、行
アドレスデコーダ４１のＰ個の出力の第２の群４１ｂに接続される。同様に、通
常のＮ本の列ラインのバンドル５３は、列アドレスデコーダ４２のＮ個の出力の
第１の群４２ａに接続され、さらなるＱ本の列ラインのバンドル５４は、列アド
レスデコーダ４２のＱ個の出力の第２の群４１ｂに接続される。

【００１７】行アドレスデコーダ４１には、通常のＭ＝２^ｚの行をアドレス指定するのに十
分なＺ個のアドレスビットを受信するＺ個のアドレス入力ＥＺ（１）〜ＥＺ（Ｚ
）がある。また、デコーダ４１には、ライン３６から第１のバイナリ制御信号Ｕ
２を受信する制御入力ＣＳもある。デコーダ４１は、この制御信号に基づいて２
種類の列復号化仕様（これについての詳細は後述する）の間で切り換わることが
できるように設計されている。

【００１８】列アドレスデコーダ４２には、通常のＮ＝２^Ｓ本の列をアドレス指定するのに
十分なＳ個のアドレスビットを受信するＳ個のアドレス入力ＥＳ（１）〜ＥＳ（
Ｓ）がある。また、デコーダ４２には、ライン３６からの第２のバイナリ制御信
号Ｕ２を受信する制御入力ＣＳもある。デコーダ４２は、この制御信号に基づい
て２種類の行復号化仕様（これについての詳細は後述する）の間で切り換わるこ
とができるように設計されている。

【００１９】Ｚ個のアドレス接続接点ＡＺ（１）〜ＡＺ（Ｚ）の第１のセット１１もあり、
そのうち、第１のＺ−１個のインスタンスＡＺ（１）〜ＡＺ（Ｚ−１）は、行ア
ドレスデコーダ４１のアドレス入力の第１のＺ−１個のインスタンスＥＺ（１）
〜ＥＺ（Ｚ−１）に組み込まれている。同様に、Ｓ個のアドレス接続接点ＡＳ（
１）〜ＡＳ（Ｓ）の第２のセット１２もあり、そのうち、第１のＳ−１個のイン
スタンスＡＳ（１）〜ＡＳ（Ｓ−１）は、列アドレスデコーダ４２のアドレス入
力の第１のＳ−１個のインスタンスＥＳ（１）〜ＥＳ（Ｓ−１）に組み込まれて
いる。

【００２０】行アドレスデコーダ４１の最終アドレス入力ＥＺ（Ｚ）は、電子制御された第
１の切換えスイッチ（マルチプレクサ）３１を用いて、アドレス接続接点の第１
のセット１１中の最終インスタンスＡＺ（Ｚ）かまたはアドレス接続接点の第２
のセット１２中の最後から２番目のインスタンスＡＳ（Ｓ−１）に選択的に接続
することができる。切換えスイッチ３１の切換え状態は、ライン３６上に現れる
第１のバイナリ制御信号Ｕ２によって制御される。

【００２１】同様に、列アドレスデコーダ４２の最終アドレス入力ＥＳ（Ｓ）も、電子制御
された第２の切換えスイッチ（マルチプレクサ）３２を用いて、アドレス接続接
点の第２のセット１２中の最終インスタンスＡＳ（Ｓ）かまたはアドレス接続接
点の第１のセット１１中の最後から２番目のインスタンスＡＺ（Ｚ−１）に選択
的に接続することができる。切換えスイッチ３２の切換え状態は、ライン３５上
に現れる第２のバイナリ制御信号Ｕ１によって制御される。

【００２２】これら２つの制御信号Ｕ１およびＵ２を生成するために、第１の制御ビットＣ
１を外部から付与する制御ビット接続がＡＣ形式の別個の接続接触１３と、２つ
のＡＮＤゲート３３および３４を有する組み合わせ論理回路とを設ける。これら
はそれぞれ、例えば、下流インバータを備えたＮＡＮＤゲートによって形成され
得る。第１のＡＮＤゲート３３の入力側は、制御ビット接続接点ＡＣと、アドレ
ス接続接点の第１のセット１１中の最終インスタンスＡＺ（Ｚ）とに接続され、
上記ＡＮＤゲート３３の出力側は、制御信号Ｕ１をライン３５上に提供する。第
２のＡＮＤゲート３４の入力側は、制御ビット接続接点ＡＣと、アドレス接続接
点の第２のセット１２中の最終インスタンスＡＳ（Ｓ）とに接続され、上記ＡＮ
Ｄゲート３４の出力側は、制御信号Ｕ２をライン３６上に提供する。

【００２３】上述した回路構成全体は、単一のチップ上に集積回路を１つ設けた形態にする
と好ましい。以下、この回路がマトリクス５０の様々な領域Ａ、Ｂ、ＣおよびＤ
をアドレス指定する方法について、図１〜４を参照して説明する。

【００２４】（マトリクス領域Ａの選択）メモリマトリクス５０の領域Ａを規定する通常のＭ本の行および通常のＮ本の
列をアドレス指定する際、制御ビット接続接点ＡＣにバイナリ値「０」を適用し
て、第１の動作状態を設定する。この様子を図１に示す。

【００２５】接触ＡＣ上の「第１の制御ビット」Ｃ１の「０」により、第１のＡＮＤゲート
３３を介して第１の制御信号Ｕ１を「０」に設定し、同様に、第２のＡＮＤゲー
ト３４を介して第２の制御信号も「０」に設定する。

【００２６】第２の制御信号Ｕ２のバイナリ値「０」に応答して、第１の切換えスイッチ３
１は、行アドレスデコーダ４１の最終アドレス入力ＥＺ（Ｚ）をセット１１中の
最終アドレス接続接点ＡＺ（Ｚ）に接続し、第１の制御信号Ｕ１のバイナリ値「
０」に応答して、行アドレスデコーダ４１は、（その入力ＣＺを介して）第１の
行「復号化仕様」に設定される。すなわち、この設定において、デコーダ４１は
、メモリマトリクス５０の通常のＭ本の行ＺＭ（１）〜ＺＭ（Ｍ）のアドレス指
定の際、そのアドレス入力ＥＺ（１）〜ＥＺ（Ｚ）に適用されたＺ個のビット全
てを用いる。

【００２７】同様に、第１の制御信号Ｕ１のバイナリ値「０」に応答して、第２の切換えス
イッチ３２は、列アドレスデコーダ４２の最終アドレス入力ＥＳ（Ｓ）をセット
１２中の最終アドレス接続接点ＡＳ（Ｓ）に接続し、第２の制御信号Ｕ２のバイ
ナリ値「０」に応答して、列アドレスデコーダ４２を（その入力ＣＳを介して）
第１の列復号化仕様に設定する。この設定において、デコーダ４２は、メモリマ
トリクス５０の通常のＮ本の列ＺＮ（１）〜ＺＮ（Ｎ）のアドレス指定の際、そ
のアドレス入力ＥＳ（１）〜ＥＳ（Ｓ）に適用されたＳ個のビット全てを用いる
。

【００２８】このようにして規定されたこの回路構成の第１の動作状態において、通常のＭ
本の行のアドレス指定に必要な行アドレスビットＺ（１）〜Ｚ（Ｚ）を、第１の
セット１１中のアドレス接続接点ＡＺ（１）〜ＡＺ（Ｚ）に適用し、通常のＮ本
の列のアドレス指定に必要な列アドレスビットＳ（１）〜Ｓ（Ｓ）を、第２のセ
ット１２中のアドレス接続接点ＡＳ（１）〜ＡＳ（Ｓ）に適用する。

【００２９】（マトリクス領域Ｂの選択）メモリマトリクス５０の領域Ｂを規定するさらなるＰ本の行および通常のＮ本
の列をアドレス指定する際、接触ＡＣ上の第１の制御ビットＣ１をバイナリ値「
１」に設定し、「１」を第２の制御ビットとして第１のセット１１中の最終アド
レス接続接点ＡＺ（Ｚ）に適用し、「０」を第３の制御ビットとして第２のセッ
ト１２中の最終アドレス接続接点ＡＳ（Ｓ）に適用することにより、図２に示す
ような第２の動作状態を設定する。

【００３０】この場合、第１のＡＮＤゲート３３は、双方の入力において「１」を受信する
。すなわち、第１の制御信号Ｕ１は「１」に設定される。第２の制御信号Ｕ２は
「０」に設定される。これは、ＡＮＤゲートが一方の入力において「０」を受信
するからである。

【００３１】第２の制御信号Ｕ２のバイナリ値「０」に応答して、第１の切換えスイッチ３
１は、行アドレスデコーダ４１の最終アドレス入力ＥＺ（Ｚ）をセット１１の最
終アドレス接続接点ＡＺ（Ｚ）に接続させる（この接続は、第２の動作状態の回
路構成では実際には不要であるが、この接続部分の外観は、用いられる切換えス
イッチの特性に起因し得る）。第１の制御信号Ｕ１のバイナリ値「１」に応答し
て、行アドレスデコーダ４１は、（その入力ＣＺを介して）第２の行復号化仕様
に設定される。この設定において、デコーダ４１は、メモリマトリクス５０のさ
らなるＰ本の行ＺＰ（１）〜ＺＰ（Ｐ）のアドレス指定の際、そのアドレス入力
ＥＺ（１）〜ＥＺ（Ｋ）に適用されたＫ≦Ｚ−２ビットのみを用いる。

【００３２】第１の制御信号Ｕ１のバイナリ値「１」に応答して、第２の切換えスイッチ３
２は、列アドレスデコーダ４２の最終アドレス入力ＥＳ（Ｓ）を、セット１１中
の最後から２番目のアドレス接続接点ＡＺ（Ｚ−１）に接続させ、第２の制御信
号Ｕ２のバイナリ値「０」に応答して、列アドレスデコーダ４２を（その入力Ｃ
Ｓを介して）第１の列復号化仕様に設定する。この設定において、デコーダ４２
は、上述したように、メモリマトリクス５０の通常のＮ本の列ＺＮ（１）〜ＺＮ
（Ｎ）のアドレス指定の際、そのアドレス入力ＥＳ（１）〜ＥＳ（Ｓ）に適用さ
れたＳ個のビット全てを用いる。

【００３３】この回路構成が上記のように規定された第２の動作状態にある場合、さらなる
Ｐ本の行のアドレス指定に必要なＫ個の行アドレスビットＺ（１）〜Ｚ（Ｋ）を
、第１のセット１１のアドレス接続接点ＡＺ（１）〜ＡＺ（Ｋ）に適用し、通常
のＮ本の列のアドレス指定に必要なＳ個の行アドレスビットＳ（１）〜Ｓ（Ｓ）
を、第２のセット１２中のアドレス接続接点ＡＳ（１）〜ＡＳ（Ｓ−１）と、第
１のセット中の最後から２番目のアドレス接続接点ＡＺ（Ｚ−１）とに適用する
。

【００３４】（マトリクス領域Ｃの選択）メモリマトリクス５０の領域Ｃを規定する通常のＭ本の行およびさらなるＱ本
の列をアドレス指定する際、接触ＡＣ上の第１の制御ビットＣ１をバイナリ値「
１」に設定し、「０」を第２の制御ビットとして第１のセット１１中の最終アド
レス接続接点ＡＺ（Ｚ）に適用し、「１」を第３の制御ビットとして第２のセッ
ト１２中の最終アドレス接続接点ＡＳ（Ｓ）に適用することにより、図３に示す
ような第３の動作状態を設定する。

【００３５】この場合において、第１のＡＮＤゲート３３は、一方の入力において「０」を
受信する。すなわち、第１の制御信号Ｕ１は「０」に設定される。第２の制御信
号Ｕ２は「１」に設定される。これは、第２のＡＮＤゲート３４は双方の入力に
おいて「１」を受信するからである。

【００３６】第２の制御信号Ｕ２のバイナリ値「１」に応答して、第１の切換えスイッチ３
１は、行アドレスデコーダ４１の最終アドレス入力ＥＺ（Ｚ）を、セット１２中
の最後から２番目のアドレス接続接点ＡＳ（Ｓ−１）に接続させ、第１の制御信
号Ｕ１のバイナリ値「０」に応答して、行アドレスデコーダ４１は、（その入力
ＣＺを介して）第１の行復号化仕様に設定される。この設定において、デコーダ
４１は、メモリマトリクス５０の通常のＭ本の行ＺＭ（１）〜ＺＭ（Ｍ）のアド
レス指定の際、上述したようにそのアドレス入力ＥＺ（１）〜ＥＺ（Ｚ）に適用
されたＺ個のビット全てを用いる。

【００３７】第１の制御信号Ｕ１のバイナリ値「０」に応答して、第２の切換えスイッチ３
２は、列アドレスデコーダ４２の最終アドレス入力ＥＳ（Ｓ）をセット１２中の
最終アドレス接続接点ＡＳ（Ｓ）に接続させる（この接続は、第３の動作状態の
回路構成では実際には不要であるが、この接続部分の外観は、用いられる切換え
スイッチの特性に起因し得る）。第２の制御信号Ｕ２のバイナリ値「１」に応答
して、列アドレスデコーダ４２は、（その入力ＣＳを介して）第２の列復号化仕
様に設定される。この設定において、デコーダ４２は、メモリマトリクス５０の
さらなるＱ本の列ＳＱ（１）〜ＡＱ（Ｑ）のアドレス指定の際、そのアドレス入
力ＥＳ（１）〜ＥＳ（１）に適用されたＬ≦Ｓ−２ビットのみを用いる。

【００３８】この回路構成が上記のように規定された第３の動作状態にある場合、さらなる
Ｑ本の列のアドレス指定に必要なＬ個の行アドレスビットＺ（１）〜Ｓ（１）を
、第２のセット１２中のＬ個のアドレス接続接点ＡＳ（１）〜ＡＳ（１）に適用
し、通常のＭ本の行のアドレス指定に必要なＺ個の行アドレスビットＺ（１）〜
Ｚ（Ｚ）を、アドレス接続接点ＡＺ（１）〜ＡＺ（Ｚ−１）［以下表記漏れ］第
１のセット１１と、第２のセット１２中の最後から２番目のアドレス接続接点Ａ
Ｓ（Ｓ−１）とに適用する。

【００３９】（マトリクス領域Ｄの選択）メモリマトリクス５０の領域Ｄを規定するさらなるＰ個の行、およびさらなる
Ｑ個の列をアドレス指定するために、図４に示されるような第４の動作状態が設
定される。この設定は、接点ＡＣ上の第１の制御ビットＣ１をバイナリ値「１」
に設定し、第２の制御ビットとしての「１」を、第１のセット１１における最後
のアドレス接続接点ＡＺ（Ｚ）に適用し、第３の制御ビットとしての「１」を、
第２のセット１２における最後のアドレス接続接点ＡＳ（Ｓ）に適用することに
よって行なわれる。

【００４０】この場合、第１のＡＮＤゲート３３は、両方の入力において「１」を受取る。
これは、第１の制御信号Ｕ１が「１」に設定されることを意味する。第２の制御
信号Ｕ２は、同様に、「１」に設定される。なぜなら、ＡＮＤゲート３４も、両
方のインプットにおいて「１」を受取るからである。

【００４１】第２の制御信号Ｕ２のバイナリ値「１」に応答して、第１の切り換えスイッチ
３１は、当然、行アドレス復号器４１の最後のアドレス入力ＥＺ（Ｚ）を、セッ
ト１２の最後から２つ目のアドレス接点ＡＳ（Ｓ−１）に接続する（この場合は
、この接続が必要ないが）。第１の制御信号Ｕ１のバイナリ値「１」に応答して
、行アドレス復号器４１は、（その入力ＣＺを介して）第２の行復号化仕様に設
定される。この設定において、復号器４１は、上述のように、メモリマトリクス
５０の、Ｐ個のさらなる行ＺＰ（１）〜ＺＰ（Ｐ）にアドレス指定するために、
そのＫアドレス入力ＥＺ（１）〜ＥＺ（Ｋ）に適用されたビットＫのみを用いる
。

【００４２】第１の制御信号Ｕ１のバイナリ値「１」に応答して、第２の切り換えスイッチ
３２は、当然、列アドレス復号器４２の最後のアドレス入力ＥＳ（Ｓ）を、セッ
ト１１の、最後から２つ目のアドレス接続接点ＡＺ（Ｚ−１）に接続する（この
接続も、この場合必要ではないが）。第２の制御信号Ｕ２のバイナリ値「１」に
応答して、列アドレス復号器４２は、（その入力ＣＳを介して）第２の列復号化
仕様に設定される。この設定において、復号器４２は、上述のように、Ｑ個のさ
らなる列ＳＱ（１）〜ＡＱ（Ｑ）をアドレス指定するために、アドレス入力ＥＳ
（１）〜ＥＳ（Ｌ）に適用されたＬ個のビットのみを用いる。

【００４３】このように規定された、回路構成の第４の動作状態において、Ｐ個のさらなる
行をアドレス指定するために必要とされる、Ｋ個の行アドレスビットＺ（１）〜
Ｚ（Ｋ）は、第１のセット１１のアドレス接続接点ＡＺ（１）〜ＡＺ（Ｋ）に適
用され、Ｑ個のさらなる列をアドレス指定するために必要とされる、Ｌ個の行ア
ドレスビットＺ（１）〜Ｓ（Ｌ）は、第２のセット１２のＬ個のアドレス接続接
点ＡＳ（１）〜ＡＳ（Ｌ）に適用される。

【００４４】上述の説明および図において用いられ、さらに、種々のアドレスビット、アド
レス接続接点および復号入力に関してカッコを付けて示される序数は、（必要で
はないとしても）好適には、当該ビットの桁数値のそれぞれの序数に対応する。
すなわち、「第１」は、最下位の桁数値と関連付けられ、「最終」は、最高位の
桁数値に関連付けられる。

【００４５】上述の説明および図面の図から見出し得るように、規則的な行および列のアド
レスビットがアドレス接続接点に分散される方法は、異なった動作状態に対して
変化する。アドレスビットをさらに再配列するために、アドレスビットの該当す
る再配列は、外部アセンブリに移動され得る。これは、動作中、アドレス接続接
点のアプストリームに接続され得、適切なアドレススクランブリングを実行する
ように設計され得る。

【００４６】上述の４つの動作状態を設定することによる、すべてのマトリクス領域におけ
るメモリセルのテストおよび規則的な行／列の欠陥のあるインスタンスを、さら
なる行／列の欠陥のないインスタンスと置き換えるためのフューズバンクのプロ
グラミングに続いて、回路構成は、通常、欠陥のないＭ×Ｎ個マトリクス、特に
、図１に示される、第１の動作状態においてメモリ回路として用いられ得る。こ
こで、制御ビット接続接点は、「０」で持続的に保持される。あるいは、チップ
上のさらなる次の処理動作も用いられ得、切り換えデバイスが、機能的に完全に
分離され、そのかわりに持続的状態がセットアップされ、この状態で、図１に示
される交換結合が、アドレス接続接点と復号入力との間に存在し、復号器がこれ
らのそれぞれの第１の復号化仕様（図１に示されるように）に設定されるように
する。これは、制御ビット接続接点が、他の目的のために、チップ上で後から配
線され得、従って、このようなさらなる目的のために利用可能である必要があり
得る、幅の広い「パッド」を用いずに済ませられ得るという利点を有する。

【００４７】しかしながら、一方で、メモリ回路が用いられている間、切り換えデバイスの
動作性を保持することも有用であり得る。従って、制御ビット接続接点にアクセ
スすることによって、メモリマトリクスの、さらなる行および列の（欠陥のない
）インスタンスにおいて、メモリセルへ／メモリセルからさらなる情報を書き込
み／読み出しを行なうことが可能である。これは、例として、制御ビット接続接
点へのアクセスが、特に可能なユーザにのみ利用可能であるように意図されるセ
キュリティ情報であり得る。

【図面の簡単な説明】

【図１】図１は、４種類の異なる動作状態にある新規な回路構成の好適な実施形態を示
す。

【図２】図２は、４種類の異なる動作状態にある新規な回路構成の好適な実施形態を示
す。

【図３】図３は、４種類の異なる動作状態にある新規な回路構成の好適な実施形態を示
す。

【図４】図４は、４種類の異なる動作状態にある新規な回路構成の好適な実施形態を示
す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ランマース，ステファンアメリカ合衆国ニューヨーク 12590，ワッピンガーストフォールズ，シャーウッドフォレスト７エフ (72)発明者マニョキ，ゾルタンカナダ国ケイ２エル３ダブリュー９オンタリオ，シーディーエヌ−カナタ，タンガイコート 308 Ｆターム(参考） 5L106 CC02 CC05 CC13 CC17 CC21 CC32

Claims

【特許請求の範囲】

【請求項１】情報格納具であって、Ｍ個の規則的な行（ＺＭ（１）〜ＺＭ
（Ｍ））およびＮ個の規則的な列（ＳＮ（１）〜ＳＮ（Ｎ））を含み、さらに、
Ｐ個のさらなる行（ＺＰ（１）〜ＺＰ（Ｐ））およびＱ個のさらなる列（ＳＱ（
１）〜ＳＱ（Ｑ）を含み、ここでＰ＜ＭおよびＱ＜Ｎである、メモリマトリクス
（５０）を形成する情報格納具と、アドレス指定デバイスであって、アドレス復号化デバイス（４１、４２）およ
び入力回路（１１〜３６）を含み、行および列アドレスビット（Ｚ（１）〜Ｚ（
Ｚ）、Ｓ（１）〜Ｓ（Ｓ））を外部で適用するためのアドレス接続接点（１１、
１２）、および適用されたアドレスビットを復号化デバイスの入力に転送するた
めのデバイス（３１〜３６）を有する、アドレス指定デバイスとを有するデジタル回路構成であって、アドレス接続接点（１１、１２）の数は、Ｚ＋Ｓの和に等しく、ここで、Ｚは
、Ｍ個のエレメントをアドレス指定するために必要とされるビットの数であり、
Ｓは、Ｎ個のエレメントをアドレス指定するために必要とされるビットの数であ
り、ＰおよびＱの数は、Ｋ≦（Ｚ−２）ビットが、Ｐ個のエレメントをアドレス指
定するために必要とされ、Ｌ≦（Ｓ−２）ビットが、Ｑ個のエレメントをアドレ
ス指定するために必要とされるように選択され、入力回路（１１〜３６）は、第１の制御ビット（Ｃ１）を外部で適用するため
の制御ビット接続接点（１３）をさらに含み、該第１の制御ビット、および、さ
らなる２つの制御ビットとして、該アドレス接続接点（１１、１２）の２つの専
用インスタンス（ＡＺ（Ｚ）、ＡＳ（Ｓ））に適用されたビットを受取る切り換
えデバイス（３１〜３４）を有するように特徴付けられ、該第１の制御ビットが特定の第１のバイナリ値（「０」）を有する場合はい
つでも、およびその場合のみ、第１の動作状態を設定し、該第１の動作状態で、
該復号化デバイス（４１、４２）は、すべての該アドレス接続接点（１１、１２
）のビットを用いて、該メモリマトリクス（５０）のＭ個の選択された行および
Ｎ個の選択された列をアドレス指定し、そうでない場合、２つのさらなる制御ビットの値の組合せに依存して、第２
の動作状態、第３の動作状態または第４の動作状態を設定し、該状態で、該復号
化デバイス（４１、４２）は、Ｍ個の選択された行、および残っているＱ個の列
または残っているＰ個の行、およびＮ個の選択された列または残っているＰ個の
行および残っているＱ個の列をアドレス指定するための、該制御ビットの専用で
はない該アドレス接続接点のインスタンスからのビットを用いる、デジタル回路
構成。
【請求項２】少なくとも以下の関係：Ｍ＝２^Ｚ、Ｎ＝２^Ｓ、Ｐ＝２^Ｋ、Ｑ＝２^Ｌのうちの１つを適用することを特徴とする、請求項１に記載の回路構成。
【請求項３】前記復号化デバイス（４１、４２）は、行アドレス復号器（４１）であって、Ｚ個の行アドレスビット（Ｚ（１）〜Ｚ
（Ｚ））を受取るためのＺ個のアドレス入力（ＥＺ（１）〜ＥＺ（Ｚ））と、メ
モリマトリクス（５０）におけるＭ＋Ｐ個の行ラインのためのＭ＋Ｐ個の出力（
４１ａ、４１ｂ）を有して、セットである復号化仕様に基づいて、行の個々のイ
ンスタンスをアドレス指定し、該メモリマトリクス（５０）におけるＭ個の選択
された行（ＺＭ（１）〜ＺＭ（Ｍ））をアドレス指定するための、該復号器のＺ
個のアドレス入力（ＥＺ（１）〜ＥＺ（Ｚ））で受取られたビットを用いる、第
１の仕様と、該メモリマトリクス（５０）におけるＰ個の残っている行（ＺＰ（
１）〜ＺＰ（Ｐ））をアドレス指定するための該復号器のアドレス入力の、Ｋ個
の予備選択されたインスタンス（ＥＺ（１）〜ＥＺ（Ｋ））で受信されたビット
を用いる、第２の復号化仕様との間にわたって変更され得る、行アドレス復号器
（４１）と、行アドレス復号器（４２）であって、Ｓ個の列アドレスビット（Ｓ（１）〜Ｓ
（Ｓ））を受取るためのＳ個のアドレス入力（ＥＳ（１）〜ＥＳ（Ｓ））、およ
びマトリクスにおけるＮ＋Ｑ個の列ラインのためのＮ＋Ｑ出力（４２ａ＋４２ｂ
）を有して、セット復号化仕様に基づいて、該列ラインの個々のインスタンスを
アドレス指定し、該メモリマトリクス（５０）における、Ｎ個の選択された列（
ＳＮ（１）〜ＳＮ（Ｎ））をアドレス指定するための、該デコーダのＳ個のアド
レス入力（ＥＳ（１）〜ＥＳ（Ｓ））で受取られたビットを用いる、第１の復号
化仕様と、該メモリマトリクス（５０）における、Ｑ個の残っている列（ＳＱ（
１）〜ＳＱ（Ｑ））をアドレス指定するための、該復号器のＳ個のアドレス入力
のＬ個の予備選択されたインスタンス（ＥＳ（１）〜ＥＳ（Ｌ））で受取られた
ビットを用いる、第２の復号化仕様との間にわたって変更され得る、列アドレス
復号器（４２）とを含むことを特徴とする、請求項１または２に記載の回路構成
。
【請求項４】前記切り換えデバイス（３１〜３４）は、２つのアドレス復号器（４１、４２）を、該２つのアドレス復号器の第１の動
作状態の第１の復号化仕様を設定し、前記行アドレス復号器（４１）を、該行アドレス復号器の第２の復号化仕様に
設定し、前記列アドレス復号器（４２）を、第２の動作状態の、該列アドレス復
号器の第１の復号化仕様に設定し、該行アドレス復号器（４１）を、該の第１の復号化仕様に設定し、該列アドレ
ス復号器（４２）を、第３の動作状態の、該第２の復号化仕様に設定し、２つのアドレス復号器（４１、４２）を、第４の動作状態の、該２つのアドレ
ス複合機の該第２の復号化仕様に設定するように設計されることを特徴とする、
請求項３に記載の回路構成。
【請求項５】前記切り換えデバイス（３１〜３４）は、ａ）Ｚ＋Ｓ個のアドレス接続接点（１１、１２）を、前記第１の動作状態の、
前記アドレス復号器（４１、４２）の、Ｚ＋Ｓ個のアドレス入力（ＥＺ（１）〜
ＥＺ（Ｚ）、ＥＳ（１）〜ＥＳ（Ｓ））に接続し、ｂ）ｂ１）該Ｚ＋Ｓ個のアドレス接続接点のＫ個の、予備選択されたインスタン
ス（ＡＺ（１）〜ＡＺ（Ｋ））を、該第２の制御ビットおよび第３の制御ビット
に専用のインスタンス（ＡＺ（Ｚ）、ＡＳ（Ｓ））を除外して、前記行アドレス
復号器（４１）の前記Ｚ個のアドレス入力の、該予備選択されたＫ個のインスタ
ンスと、ｂ２）該Ｚ＋Ｓアドレス接続接点のＳ個の予備選択された他のインスタンス
（ＡＳ（１）〜ＡＳ（Ｓ−１）、ＡＺ（Ｚ−１））を、該第２の制御ビットおよ
び該第３の制御ビットに専用の該インスタンス（ＡＺ（Ｚ）、ＡＳ（Ｓ））を除
外して、前記第２の動作状態の、前記列アドレス復号器（４２）のＳ個のアドレ
ス入力とに接続し、ｃ）ｃ１）該Ｚ＋Ｓ個のアドレス接続接点の、Ｚ個の予備選択されたインスタン
ス（ＡＺ（１）〜ＡＺ（Ｚ−１）、ＡＳ（ｓ−１））を、該第２の制御ビットお
よび該第３の制御ビットに専用の該インスタンス（ＡＺ（Ｚ）、ＡＳ（Ｓ））を
除外して、該行アドレス復号器（４１）の該Ｚ個のアドレス入力と、ｃ２）該Ｚ＋Ｓ個のアドレス接続接点の、Ｌ個の予備選択された他のインス
タンス（ＡＳ（１）〜ＡＳ（Ｌ））を、該第２の制御ビットおよび該第３の制御
ビットに専用の該インスタンス（ＡＺ（Ｚ）、ＡＳ（Ｓ））を除いて、第３の動
作状態の、該列アドレス復号器（４２）のＳ個のアドレス入力の、予備選択され
たＬ個のインスタンスとに接続し、ｄ）ｄ１）該Ｚ＋Ｓ個のアドレス接続接点の、Ｋ個の予備選択されたインスタン
ス（ＡＺ（１）〜ＡＺ（Ｋ））を、該第２の制御ビットおよび該第３の制御ビッ
トに専用の該インスタンス（ＡＺ（Ｚ）、ＡＳ（Ｓ））を除いて、該行アドレス
復号器（４１）の該Ｚ個のアドレス入力の、該予備選択されたＫ個のインスタン
スと、ｄ２）該Ｚ＋Ｓアドレス接続接点の、Ｌ個の予備選択された他のインスタン
ス（ＡＳ（１）〜ＡＳ（Ｌ））を、該第２の制御ビットおよび該第３の制御ビッ
トに専用の該インスタンス（ＡＺ（Ｚ）、ＡＳ（Ｓ））を除いて、前記第４の動
作状態の、該列アドレス復号器（４２）のＳ個のアドレス入力の、該予備選択さ
れたＬ個のインスタンスとに接続するように設計される、請求項４に記載の回路構成。
【請求項６】第１のセット（１１）における、前記アドレス接続接点は、
前記第２の制御ビットに専用の、該セットにおけるエレメント（ＡＺ（Ｚ））を
除外して、Ｚ個のエレメントを含み、前記行アドレス復号器（４１）の、Ｚ−１
個のアドレス入力に直接的に接続され、第２のセット（１２）における該アドレ
ス接続接触は、該第３の制御ビットに専用の該セットにおける該エレメントＡＳ
（Ｓ））を除外して、Ｓ個のエレメントを含み、該列アドレス復号器（４２）の
Ｓ−１個のアドレス入力に直接的に接続され、前記切り換えデバイス（３１〜３
４）は、以下の：第１の２：１マルチプレクサ（３１）であって、該マルチプレクサの第１の入
力は、該第２の制御ビットに専用の、アドレス接続接点の該第１のセット（１１
）からの該エレメント（ＡＺ（Ｚ））に接続され、該マルチプレクサの第２の入
力は、アドレス接続接点の該第２のセット（１２）における，さらなるエレメン
ト（ＡＳ−（Ｓ−１））に接続され、および、該マルチプレクサの出力は、該選
択されたＫ個のインスタンスと関連付けられない、該行アドレス復号器（４１）
の、該アドレス入力のインスタンス（ＥＺ（Ｚ））に接続される、第１の２：１
マルチプレクサ（３１）と、第２の２：１のマルチプレクサ（３２）であって、該マルチプレクサの第１の
入力は、該第３の制御ビットに専用の、アドレス接続接点の該第２のセット（１
２）からの該エレメント（ＡＳ（Ｓ））に接続され、該マルチプレクサの第２の
入力は、アドレス接続接点の該該第１のセット（１１）からの，さらなるエレメ
ント（ＡＺ（Ｚ−１））に接続され、および、該マルチプレクサの出力は、該列
アドレス復号器（４２）の該アドレス入力のインスタンス（ＥＳ（Ｓ））に接続
され、該列アドレス復号器（４２）のアドレス入力は、該選択されたＬ個のイン
スタンスと関連付けられない、第２の２：１のマルチプレクサ（３１）と、制御回路（３３、３４）であって、３つの制御ビットのビットパターンに基づ
いて、ａ）２つのマルチプレクサ（３１，３２）を、該第１の動作状態の、該それ
ぞれの第１の入力に設定し、ｂ）該第２のマルチプレクサ（３２）を、該第２の動作状態の該第２の入力
に設定し、ｃ）該第１のマルチプレクサ（３１）を、該第３の動作状態の該第２の入力
に設定する、制御回路とを含むことを特徴とする、請求項５に記載の回路構成。
【請求項７】前記制御回路（３３、３４）は、前記第１の制御ビットおよ
び前記第２の制御ビットを論理的に組合せることによって、第１のバイナリ制御
信号（Ｕ１）を送達し、該第１の制御ビットと第３の制御ビットを論理的に組合
せることによって、第２のバイナリ制御信号（Ｕ２）を送達することと、該第１の制御信号（Ｕ１）は、前記第２のマルチプレクサ（３２）の前記制御
入力、および前記行アドレス復号器（４１）の復号化仕様設定入力（ＣＺ）に適
用され、該第２の制御信号（Ｕ２）は、該第１のマルチプレクサ（３１）の該制
御入力、および前記列アドレス復号器（４２）の復号化仕様設定入力（ＳＺ）に
適用されることとを特徴とする、請求項６に記載の回路構成。
【請求項８】前記第１の制御ビットの第１のバイナリ値は、ロジック０で
あり、前記制御回路は、前記第１の制御信号（Ｕ１）を生成する第１のＡＮＤ回
路（３３）と、前記第２の制御信号（Ｕ２）を生成する第２のＡＤＮ回路（３４
）とを含むことを特徴とする、請求項７に記載の回路構成。
【請求項９】前記回路構成は、単一の半導体チップ上の集積回路の形式で
あることを特徴とする、請求項１〜８の１つに記載の回路構成。
【請求項１０】欠陥のないデジタルメモリ回路を製作する方法であって、ａ）請求項１〜９の１つに記載される回路構成が製作される工程と、ｂ）該回路構成におけるメモリマトリクスのすべての領域は、任意の順で、切
り換えデバイスを用いて、第１の動作状態、第２の動作状態、第３の動作状態、
第４の動作状態を設定することによって、連続的にテストされる工程と、ｃ）テスト中に、欠陥であると認識される、マトリクスにおける規則的な行お
よび列は、機能の点で、欠陥がないと識別される、さらなる行および列のインス
タンスと置き換えられる工程とによって特徴付けられる、方法。