KR100747143B1 - 디지탈 메모리 회로 - Google Patents

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Abstract

본 발명은 M 정규 행, N 정규 열, P<M 부가 행 및 Q<N 부가 열을 포함하는 메모리 매트릭스(50) 및 정규 행 및 열을 어드레싱할 수 있는 어드레스 접속 콘택(11, 12)을 가진 어드레싱 장치(11-42)를 구비한 디지탈 회로 장치에 관한 것이다. 부가의 행 및 열을 어드레싱하기 위해, 특히 테스트 목적을 위해, 부가로 단일 제어비트 접속 콘택(13) 및 스위칭 장치(31-36)가 제공된다. 상기 스위칭 장치는 제어 비트 접속 콘택 및 어드레스 접속 콘택의 제공된 샘플로부터의 제어 비트에 반응함으로써, 인가된 어드레스 비트가 선택적으로 정규 행 및 열의 어드레싱에 또는 부가 행 및 열의 어드레싱에 할당된다. 이것을 가능하게 하기 위해, 상기 수 P 및 Q는, P 엘리먼트의 어드레싱을 위해서는 M 엘리먼트의 어드레싱을 위해 필요한 것 보다 적어도 2 비트 작고, Q 엘리먼트의 어드레싱을 위해서는 N 엘리먼트의 어드레싱을 위해 필요한 것 보다 적어도 2 비트 작도록 선택된다.

Description

디지탈 메모리 회로{Digital memory circuit}
본 발명은 청구항 제 1항의 전제부에 따른, 메모리 셀들로 이루어진 매트릭스 및 어드레싱 장치를 포함하는 회로 장치에 관한 것이다.
통상의 디지탈 정보 메모리에서는 메모리 셀들이 M 행과 N 열로 이루어진 매트릭스를 형성한다. 기록 또는 판독용 메모리 셀을 선택하기 위해, 관련 행에 할당된 행 라인 및 관련 열에 할당된 열 라인이 트리거된다. 행 라인의 선택적 트리거, 즉 매트릭스 행의 "어드레싱"은 통상적으로 행 어드레스 디코더에 의해 수행된다. 상기 디코더는 행 라인에 개별 접속된 출력들 및 디지탈 행 어드레스의 비트를 수신하기 위한 입력들을 갖는다. 동일한 방식으로, 열 어드레스 디코더에 의해 열 라인의 선택적 트리거링이 이루어진다.
X 가능성으로부터 선택하기 위해, 공지된 바와 같이 ld(X)와 동일한 수의 비트, 즉 X의 2중 대수(지수 2에 대한 대수) 또는 바로 다음으로 더 큰 정수와 동일한 수의 비트들이 필요하며, 상기 대수는 정수가 아니어야 한다. 통상적으로 하나의 메모리 매트릭스에서 행 및 열의 수 M 및 N은 각각 2의 정수 제곱이므로, 행 어드레스에 대해서는 정확히 Z = 1d(M) 비트가 그리고 열 어드레스에 대해 정확히 S = ld(N) 비트가 필요하다.
메모리 회로는 그 제조 후 메모리 매트릭스에 결함을 가질 수 있다. 이러한 문제점을 해결하기 위해, 메모리 매트릭스를 메모리 회로의 후속 사용 전에 테스트하고 결함이 검출된 행 및 열을 메모리 회로의 사용 전에 결함 없는 행 또는 열로 대체하는 것이 공지되어 있다. 이러한 목적을 위해, 제조 시에 이미 "정규" M 행 및 N 열에 부가해서 "리던던트" 열 및 행이 매트릭스에 제공된다. 결함을 가진 정규 행 또는 열을 결함 없는 리던던트 열 또는 행으로 대체하는 것은 레이저에 의해 이루어질 수 있다. 그러나, 리던던트 행/열도 만일의 결함을 검출하기 위해 미리 테스트되어야 하기 때문에, 그 어드레싱을 위한 부가의 수단이 필요하다. 이 경우에는 정규 행/열의 어드레싱을 위해 존재하는 어드레스 접속 콘택이 충분치 않다.
리던던트 행 및 열의 어드레싱을 위해 인가되는 부가의 비트에 대해 별도의 접속 콘택이 제공되어야 한다. 통상적으로 리던던트 샘플의 수가 정규 샘플의 수 보다 크지 않음에도 불구하고, 정규 행 라인과 리던던트 행 라인 간의 그리고 정규 열 라인과 리던던트 열 라인 간의 선택을 위해 1-out of-4-결정이 이루어지기 위해 2 비트가 필요하다.
행 어드레스 및 열 어드레스가 M 정규 행 및 N 정규 열을 가진 하나의 메모리 매트릭스 및 관련 어드레스 디코딩 장치를 포함하는 하나의 칩에 차례로 놓이면, 칩에서 어드레스 접속 콘택의 총수는 둘 중 큰 것이 어느 수 인지에 따라 Z = 1d(M) 또는 S = ld(N) 보다 크지 않아도 된다. 이 경우, 상기 1-out of-4-결정을 위해 2개의 부가 비트가 마찬가지로 차례로 인가되면, 즉 하나는 행 어드레스와 함께 그리고 다른 하나는 열 어드레스와 함께 인가되면, 미국 특허 공보 5 732 029호에 공지된 바와 같이 "정규"와 "리던던트" 간의 선택을 위해 단 하나의 부가 접속 콘택만이 필요하게 된다. 그러나, 행 어드레스와 열 어드레스의 동시 인가를 위한 어드레스 공간을 제공하는 메모리 회로도 있다. 이 경우에는 어드레싱을 위해 Z+S 어드레스 접속 콘택이 필요하며, 상기 1-out of-4-결정을 위해 2개의 부가 비트가 동시에 인가되어야 하고, 이를 위해 2개의 부가 접속 콘택이 있어야 한다.
접속 콘택들은 외부로 뻗은 접속 와이어가 접착될 수 있도록 충분히 큰 접촉면을 가져야 한다. 집적 회로의 경우에는 상기 접촉면("패드")에 의해 요구되는 장소가 고유의 회로 소자에 비해 상당히 크며, 이것은 많은 실리콘 표면을 요구한다. 메모리 회로의 소형화와 관련된 현재 기술에서는 하나의 패드가 집적 회로 상에서 약 천 메모리 셀이 필요로 하는 장소에 상응하는 장소를 차지한다.
본 발명의 목적은 어드레싱 장치를 구비하며 정규 행 및 열 외에 부가의 행 및 열 샘플을 포함하는 메모리 매트릭스로 이루어진 메모리 장치에서, 동시의 행 및 열 어드레싱을 위해 필요한 접속 콘택의 수를 최소화하는 것이다. 상기 목적은 본 발명에 따라 청구항 제 1항에 제시된 특징에 의해 달성된다. 본 발명의 바람직한 실시예는 종속 청구항 제 2항 내지 9항에 제시된다. 본 발명에 따른 메모리 회로의 부가 처리에 의해 결함 없는 메모리 회로를 제조하기 위한 방법은 청구항 제 10항에 제시된다.
본 발명의 대상은 M 정규 행 및 N 정규 열 그리고 P 부가의 행 및 Q 부가의 열을 포함하는 메모리 매트릭스를 구비하고, 정규 행 및 열의 동시 어드레싱을 위 해 충분한 어드레스 접속 콘택을 포함하는 어드레싱 장치를 구비한 회로 장치이다. 부가의 행 및 열을 어드레싱하기 위해, 본 발명에 따라 부가로 단 하나의 제어 비트 접속 콘택 및 하나의 스위칭 장치가 제공된다. 상기 스위칭 장치는 제어 비트 접속 콘택 및 어드레스 접속 콘택의 주어진 샘플로부터의 제어 비트에 대해 반응함으로써, 인가된 어드레스 비트가 선택적으로 정규 행 및 열의 어드레싱에 또는 부가의 행 및 열의 어드레싱에 할당된다. 이것을 가능하게 하기 위해, 상기 수 P 및 Q가 다음과 같이 선택된다. 즉, P 엘리먼트를 어드레싱하기 위해 M 엘리먼트의 어드레싱을 위해 필요한 것 보다 적어도 2비트 더 작고, Q 엘리먼트의 어드레싱을 위해 N 엘리먼트의 어드레싱을 위해 필요한 것 보다 적어도 2 비트 더 작도록 선택된다.
메모리 매트릭스의 모든 행 및 열의 어드레싱을 위해, 본 발명에 따라 정규 행 및 열만의 동시 어드레싱을 위해 필요한 접속 콘택 외에, 단 하나의 부가 제어 비트 접속 콘택만이 필요하다. 단, 부가 행 및 부가 열의 수는 정규 행 또는 열의 수 보다 일정한 최소량 만큼 작어야 한다는 조건이 있다. 본 발명은 상기 조건 하에서 부가의 행 및 열의 어드레싱이 문제가 되면 정규 행 및 열의 단독 어드레싱을 위해 필요한 어드레스 접속 콘택 중 몇몇이 대체 기능을 수행할 수 있다는 사실을 기초로 한다.
바람직하게는 정규 행의 수 M, 정규 열의 수 N, 부가 행의 수 P, 부가 열의 수 Q가 자연수 2의 정수 제곱이다. 이로 인해, 기존 어드레스 공간(어드레스 접속 콘택의 수)이 최적으로 이용된다.
M 정규 행, N 정규 열, 부가의 행 및 부가의 열을 포함하는 메모리 매트릭스를 가진 본 발명에 따른 회로 장치는 최소 수의 접속 콘택(패드)로 M 행 및 N 열로 이루어진 결함 없는 메모리 공간을 가진 메모리 회로를 제공할 수 있다. 본 발명의 특별한 용도를 나타내는, 이것과 관련한 방법에서는 회로 장치의 제조 후에, 스위칭 장치가 3개의 제어 비트에 의해, 4개의 본 발명에 따른 동작 상태가 차례로 세팅됨으로써 전체 매트릭스를 형성하는 4개의 상이한 영역이 선택되게 한다. 이 경우, 개별 영역의 셀들은 각각의 행 및 열의 선택적 어드레싱 하에 체크된다. 그리고 나서, 결함을 가진 것으로 검출된 정규 행 및 열의 샘플이 결함이 없는 것으로 검출된 부가의 행 또는 열로 대체된다. 이것은 예컨대 종래의 방식대로 소위 퓨즈 뱅크에서 레이저 프로그래밍에 의해 이루어질 수 있다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1 내지 도 4는 4개의 상이한 동작 상태에서 본 발명에 따른 회로 장치의 바람직한 실시예를 나타낸다.
도면에서 우측 상단에는 메모리 매트릭스(50)가 도시된다. 상기 매트릭스는 M=2z 정규 행 ZM(1) 내지 ZM(M), P=2K 부가 행 ZP(1) 내지 ZP(P), N=2S 정규 열 SN(1) 내지 SN(N) 및 Q=2L 부가 열 SQ(1) 내지 SQ(Q)를 포함한다. 여기에 사용되는 열 및 행의 용어는 도면에 관련 행 라인 및 열 라인에 도시된다. 수 Z, K, S, L은 정수이며, 여기서 K≤Z-2이고 L≤S-2이다.
M 정규 행 및 N 정규 열은 메모리 매트릭스에서 제 1 영역(A)을 규정한다. P 부가 행 및 N 정규 열은 메모리 매트릭스에서 제 2 영역(B)을 규정한다. M 정규 행 및 Q 부가 열은 메모리 매트릭스에서 제 3 영역(C)을 규정한다. P 부가 행 및 Q 부가 열은 메모리 매트릭스에서 제 4 영역(D)을 규정한다. 도시된 경우, 각각의 영역은 매트릭스에서 관련 블록이다. 이것은 도면의 도시를 간소화한다. 그러나, 영역이 3차원 박스 형태로 배치될 수도 있다.
M 정규 행 라인의 번들(51)은 행 어드레스 디코더(41)의 M 출력 중 제 1 그룹(41a)에 접속되고, P 부가 행 라인의 번들(52)은 행 어드레스 디코더(41)의 P 출력 중 제 2 그룹(41b)에 접속된다. 유사한 방식으로, N 정규 열 라인의 번들(53)은 열 어드레스 디코더(42)의 N 출력 중 제 1 그룹(42a)에 접속되고, Q 부가 열 라인의 번들(54)은 열 어드레스 디코더(42)의 Q 출력 중 제 2 그룹(41b)에 접속된다.
행 어드레스 디코더(41)는 Z 어드레스 비트를 수신하기 위한 Z 어드레스 입력 EZ(1) 내지 EZ(Z)을 갖는다. 상기 어드레스 비트는 M=2z 정규 행을 어드레싱하기에 충분하다. 디코더(41)는 또한 라인(35)의 제 1의 2진 제어 신호(U1)을 수신하기 위한 제어 입력(CZ)을 갖는다. 디코더(41)는 상기 제어 신호에 따라 하기에 설명되는 2개의 열 디코딩 규정을 바꿀 수 있도록 형성된다.
열 어드레스 디코더(42)는 N=2S 정규 열을 어드레싱하기에 충분한 S 어드레스 비트를 수신하기 위한 S 어드레스 입력 ES(1) 내지 ES(S)을 갖는다. 디코더(42)는 또한 라인(36)의 제 2의 2진 제어 신호(U2)를 수신하기 위한 제어 입력(CS)을 갖는다. 디코더(42)는 상기 제어 신호에 따라 하기에 설명되는 2개의 행 디코딩 규정을 바꿀 수 있도록 형성된다.
또한, Z 어드레스 접속 콘택 AZ(1) 내지 AZ(Z)의 제 1 그룹(11)이 제공된다. 상기 어드레스 접속 콘택 중 제 1의 Z-1 샘플 AZ(1) 내지 AZ(Z-1)은 행 어드레스 디코더(41)의 어드레스 입력의 제 1의 Z-1 샘플 EZ(1) 내지 EZ(Z-1)과 고정적으로 와이어링된다. 유사한 방식으로 S 어드레스 접속 콘택 AS(1) 내지 AS(S)의 제 2 그룹(12)이 제공된다. 상기 어드레스 접속 콘택 중 제 1의 S-1 샘플 AS(1) 내지 AS(S-1)은 열 어드레스 디코더(42)의 어드레스 입력의 제 1의 S-1 샘플 ES(1) 내지 ES(S-1)와 고정적으로 와이어링된다.
행 어드레스 디코더(41)의 마지막 어드레스 입력 EZ(Z)은 전자 제어되는 제 1 스위치(멀티플렉서)(31)를 통해 선택적으로 어드레스 접속 콘택의 제 1 그룹(11)의 마지막 샘플 AZ(Z) 또는 어드레스 접속 콘택의 제 2 그룹(12)의 끝에서 두번째 샘플 AS(S-1)에 접속될 수 있다. 스위치(31)의 스위칭 상태는 라인(36)상에 나타나는 제 1의 2진 제어 신호(U2)에 의해 제어된다.
유사한 방식으로, 열 어드레스 디코더(42)의 마지막 어드레스 입력 ES(S)는 전자적으로 제어되는 제 2 스위치(멀티플렉서)(32)를 통해 선택적으로 어드레스 접속 콘택의 제 2 그룹(12)의 마지막 샘플 AS(S) 또는 어드레스 접속 콘택의 제 1 그룹(11)의 끝에서 두번째 샘플 AZ(Z-1)에 접속될 수 있다. 스위치(32)의 스위칭 상태는 라인(35)상에 나타나는 제 2의 2진 제어 신호(U1)에 의해 제어된다.
2개의 제어 신호(U1 및 U2)를 발생시키기 위해, 별도의 접속 콘택(13)이 제 1 제어 비트(C1)의 외부 인가를 위한 제어 비트 접속부(AC)로서 그리고 2개의 AND 소자(33 및 34)를 가진 논리 연산 회로가 제공된다. 상기 AND 소자는 각각 예컨대 NAND 소자 및 후속 접속된 인버터로 형성될 수 있다. 제 1 AND 소자(33)의 입력측은 제어 비트-접속 콘택(AC) 및 어드레스 접속 콘택의 제 1 그룹(11)의 마지막 샘플 AZ(Z)에 접속되고, 그 출력측은 제어 신호(U1)를 라인(35)으로 전달한다. 제 2 AND 소자(34)의 입력측은 제어 비트 접속 콘택(AC) 및 어드레스 접속 콘택의 제 2 그룹(12)의 마지막 샘플 AS(S)에 접속되고, 그 출력측은 제어 신호(U2)를 라인(36)으로 전달한다.
전술한 회로 장치는 전체가 단일 칩 상의 집적 회로로서 형성된다. 매트릭스(50)의 상이한 영역(A, B, C 및 D)을 어드레싱을 위한 동작 방식은 도 1 내지 4를 참고로 하기에 설명된다.
매트릭스 영역 A의 선택
메모리 매트릭스(5)의 영역(A)을 규정하는 M 정규 행 및 N 정규 열의 어드레싱을 위해, 제어 비트 접속 콘택(AC)에 2진 값 "0"의 인가에 의해 도 1에 도시된 제 1 동작 상태가 세팅된다:
콘택 AC에서 "제 1 제어 비트" C1의 "0"은 제 1 AND 소자(33)을 통해 제 1 제어 신호(U1)를 "0"에 세팅하고 제 2 AND 소자(34)를 통해 제 2 제어 신호를 마찬가지로 "0"에 세팅한다.
제 2 제어 신호(U2)의 2진값 "0"에 대한 응답으로서, 제 1 스위치(31)가 행 어드레스 디코더(41)의 마지막 어드레스 입력 EZ(Z)을 그룹(11)의 마지막 어드레스 접속 콘택 AZ(Z)에 접속시키고, 제 1 제어 신호(U1)의 2진값 "0"에 대한 응답으로서 행 어드레스 디코더(41)가 (그 입력(CZ)을 통해) 제 1 행 "디코딩 규정"에 세팅된다. 즉, 이 세팅에서 디코더(41)는 모든 Z 비트를, 즉 그 어드레스 입력 EZ(1) 내지 EZ(Z)에 인가되는 모든 Z 비트를 메모리 매트릭스(50)의 M 정규 행 ZM(1) 내지 ZM(M)의 어드레싱을 위해 사용한다.
유사한 방식으로 제 1 제어 신호(U1)의 2진값 "0"에 대한 응답으로서, 제 2 스위치(32)가 열 어드레스 디코더(42)의 마지막 어드레스 입력 ES(S)를 그룹(12)의 마지막 어드레스 접속 콘택 AS(S)에 접속시키고, 제 2 제어 신호(U2)의 2진값 "0"의 응답으로서 열 어드레스 디코더(42)가 (그 입력(CS)을 통해) 제 1 열 디코딩 규정에 세팅된다. 이러한 세팅에서, 디코더(42)는 모든 S 비트를, 즉 그 어드레스 입력 ES(1) 내지 ES(S)에 인가되는 모든 S 비트를 메모리 매트릭스(50)의 N 정규 열 ZN(1) 내지 ZN(N)의 어드레싱을 위해 사용한다.
이렇게 규정된 회로 장치의 제 1 동작 상태에서, M 정규 행의 어드레싱을 위해 필요한 행 어드레스 비트 Z(1) 내지 Z(Z)는 제 1 그룹(11)의 어드레스 접속 콘택 AZ(1) 내지 AZ(Z)에 인가되고, N 정규 열의 어드레싱을 위해 필요한 열 어드레스 비트 S(1) 내지 S(S)는 제 2 그룹(12)의 어드레스 접속 콘택 AS(1) 내지 AS(S)에 인가된다.
매트릭스 영역 B의 선택
메모리 매트릭스(50)의 영역(B)을 규정하는 P 부가 행 및 N 정규 열의 어드 레싱을 위해, 콘택 AC에 있는 제 1 제어 비트(C1)가 2진값 "1"에 세팅되고, 제 1 그룹(11)의 마지막 어드레스 접속 콘택 AZ(Z)에는 "1"이 제 2 제어 비트로서 그리고 제 2 그룹(12)의 마지막 어드레스 접속 콘택 AS(S)에는 "0"이 제 3 제어 비트로서 인가됨으로써, 도 2에 따른 제 2 동작 상태가 세팅된다.
이 경우에는 제 1 AND 소자(33)가 2개의 입력에서 "1"을 수신하므로, 제 1 제어 신호(U1)는 "1"에 세팅된다. 제 2 제어 신호(U2)는 "0"에 세팅되는데, 그 이유는 AND 소자가 입력에서 "0"을 수신하기 때문이다.
제 2 제어 신호(U2)의 2진값 "0"에 대한 응답으로서, 제 1 스위치(31)는 행 어드레스 디코더(41)의 마지막 어드레스 입력 EZ(Z)을 제 1 그룹의 마지막 어드레스 접속 콘택 AZ(Z)에 접속시킨다(이러한 접속은 회로 장치의 제 2 동작 상태에서 필요 없지만, 그 형성은 사용된 스위치의 특성이다). 제 1 제어 신호(U1)의 2진값 "1"에 대한 응답으로서, 행 어드레스 디코더(41)는 (그 입력 CZ을 통해) 제 2 행 디코딩 규정에 세팅된다. 상기 세팅에서 디코더(41)는 그것의 어드레스 입력 EZ(1) 내지 EZ(K)에 인가되는 K≤Z-2 비트만을 메모리 매트릭스(50)의 P 부가 행 ZP(1) 내지 ZP(P)의 어드레싱을 위해 사용한다.
제 1 제어 신호(U1)의 2진값 "1"에 대한 응답으로서 제 2 스위치(32)가 열 어드레스 디코더(42)의 마지막 어드레스 입력 ES(S)를 그룹(12)의 끝에서 두번째 어드레스 접속 콘택 AZ(Z-1)에 접속시키고, 제 2 제어 신호(U2)의 2진값 "0"에 대한 응답으로서 열 어드레스 디코더(42)가 (그것의 입력 CS을 통해) 제 1 열 디코딩 규정에 세팅된다. 상기 세팅에서 디코더(42)는 상기와 같이 그것의 어드레스 입력 ES(1) 내지 ES(S)에 인가된 모든 S 비트를 메모리 매트릭스(50)의 N 정규 열 ZN(1) 내지 ZN(N)의 어드레싱을 위해 사용한다.
이렇게 규정된 회로 장치의 제 2 동작 상태에서는 P 부가 행의 어드레싱을 위해 필요한 K 행 어드레스 비트 Z(1) 내지 Z(K)가 제 1 그룹(11)의 어드레스 접속 콘택 AZ(1) 내지 AZ(K)에 인가되고, N 정규 열의 어드레싱을 위해 필요한 S 행 어드레스 비트 S(1) 내지 S(S)는 제 2 그룹(12)의 어드레스 접속 콘택 AS(1) 내지 AS(S-1) 및 제 1 그룹의 끝에서 두번째 어드레스 접속 콘택 AZ(Z-1)에 인가된다.
매트릭스 영역 C의 선택
메모리 매트릭스(50)의 영역(C)을 규정하는 M 정규 행 및 Q 부가 열의 어드레싱을 위해, 콘택 AC에 있는 제 1 제어 비트(C1)가 2진값 "1"에 세팅되고, 제 1 그룹(11)의 마지막 어드레스 접속 콘택 AZ(Z)에는 "0"이 제 2 제어 비트로서 그리고 제 2 그룹(12)의 마지막 어드레스 접속 콘택 AS(S)에는 "1"이 제 3 제어 비트로서 인가됨으로써, 도 3에 따른 제 3 동작 상태가 세팅된다.
이 경우, 제 1 AND 소자(33)는 입력에서 "0"을 수신하므로, 제 1 제어 비트 U1은 "0"에 세팅된다. 제 2 제어 신호 U2는 "1"에 세팅되는데, 그 이유는 제 2 AND 소자(34)가 두 입력에서 "1"을 수신하기 때문이다.
제 2 제어 신호(U2)의 2진값 "1"에 대한 응답으로서, 제 1 스위치(31)는 행 어드레스 디코더(41)의 마지막 어드레스 입력 EZ(Z)을 그룹(12)의 끝에서 두번째 어드레스 접속 콘택 AS(S-1)에 접속시키고, 제 1 제어 신호(U1)의 2진값 "0"에 대한 응답으로서, 행 어드레스 디코더(41)는 (그 입력 CZ을 통해) 제 1 행 디코딩 규 정에 세팅된다. 상기 세팅에서 디코더(41)는 상기와 같이 그 어드레스 입력 EZ(1) 내지 EZ(Z)에 인가되는 모든 Z 비트를 메모리 매트릭스(50)의 M 정규 행 ZM(1) 내지 ZM(M)의 어드레싱을 위해 사용한다.
제 1 제어 신호(U1)의 2진값 "0"에 대한 응답으로서, 제 2 스위치(32)는 열 어드레스 디코더(42)의 마지막 어드레스 입력 ES(S)을 그룹(12)의 마지막 어드레스 접속 콘택 AS(S)에 접속시킨다(상기 접속은 회로 장치의 제 3 동작 상태에서 필요 없지만, 그 형성은 사용된 스위치의 특성이다). 제 2 제어 신호(U2)의 2진값 "1"에 대한 응답으로서 열 어드레스 디코더(42)가 (그 입력 CS을 통해) 제 2 열 디코딩 규정에 세팅된다. 상기 세팅에서 디코더(42)는 그 어드레스 입력 ES(1) 내지 ES(L)에 인가되는 L ≤S-2 비트만을 메모리 매트릭스(50)의 Q 부가 열 SQ(1) 내지 AQ(Q)의 어드레싱을 위해 사용한다.
이렇게 규정된 회로 장치의 제 3 동작 상태에서는 Q 부가 열의 어드레싱을 위해 필요한 L 행 어드레스 비트 Z(1) 내지 S(L)가 제 2 그룹(12)의 L 어드레스 접속 콘택 AS(1) 내지 AS(L)에 인가되고, M 정규 행의 어드레싱을 위해 필요한 Z 행 어드레스 비트 Z(1) 내지 Z(Z)가 제 1 그룹(11)의 어드레스 접속 콘택 AZ(1) 내지 AZ(Z-1) 및 제 2 그룹(12)의 끝에서 두번째 어드레스 접속 콘택 AS(S-1)에 인가된다.
매트릭스 영역 D의 선택
메모리 매트릭스(50)의 영역(D)을 규정하는 P 부가 행 및 Q 부가 열의 어드레싱을 위해, 콘택(AC)에 있는 제 1 제어 비트(C1)가 2진값 "1"에 세팅되고, 제 1 그룹(11)의 마지막 어드레스 접속 콘택 AZ(Z)에는 "1"이 제 2 제어 비트로서 그리고 제 2 그룹(12)의 마지막 어드레스 접속 콘택 AS(S)에는 "1"이 제 3 제어 비트로서 인가됨으로써, 도 4에 따른 제 4 동작 상태가 세팅된다.
이 경우, 제 1 AND 소자(33)는 두 입력에서 "1"을 수신하므로, 제 1 제어 신호(U1)은 "1"에 세팅된다. 제 2 제어 신호(U2)도 마찬가지로 "1"에 세팅되는데, 그 이유는 AND 소자(34)가 두 입력에서 "1"을 수신하기 때문이다.
제 2 제어 신호(U2)의 2진값 "1"에 대한 응답으로서, 제 1 스위치(31)는 행 어드레스 디코더(41)의 마지막 어드레스 입력 EZ(Z)을 그룹(12)의 끝에서 두번째 어드레스 접속 콘택 AS(S-1)에 접속시킨다(상기 접속은 여기서도 필요치 않지만). 제 1 제어 신호(U1)의 2진값 "1"에 대한 응답으로서, 행 어드레스 디코더(41)가 (그 입력(CZ)을 통해) 제 2 행 디코딩 규정에 세팅된다. 이 세팅에서, 디코더(41)는 상기와 같이 그 K 어드레스 입력 EZ(1) 내지 EZ(K)에 인가된 K 비트 만을 메모리 매트릭스(50)의 P 부가 행 ZP(1) 내지 ZP(P)의 어드레싱을 위해 사용한다.
제 1 제어 신호(U1)의 2진값 "1"에 대한 응답으로서, 제 2 스위치(32)는 열 어드레스 디코더(42)의 마지막 어드레스 입력 ES(S)을 그룹(11)의 끝에서 두번째 어드레스 접속 콘택 AZ(Z-1)에 접속시킨다(상기 접속은 여기서도 필요치 않지만). 제 2 제어 신호(U2)의 2진값 "1"에 대한 응답으로서 열 어드레스 디코더(42)가 (그 입력(CS)을 통해) 제 2 열 디코딩 규정에 세팅된다. 상기 세팅에서, 디코더(42)는 상기와 같이 그 어드레스 입력 ES(1) 내지 ES(L)에 인가되는 L비트만을 메모리 매트릭스(50)의 Q 부가 열 SQ(1) 내지 AQ(Q)의 어드레싱을 위해 사용한다.
이렇게 규정된 회로 장치의 제 4 동작 상태에서는 P 부가 행의 어드레싱을 위해 필요한 K 행 어드레스 비트 Z(1) 내지 Z(K)가 제 1 그룹(11)의 어드레스 접속 콘택 AZ(1) 내지 AZ(K)에 인가되고, Q 부가 열의 어드레싱을 위해 필요한 L 행 어드레스 비트 Z(1) 내지 S(L)는 제 2 그룹(12)의 L 어드레스 접속 콘택 AS(1) 내지 AS(L)에 인가된다.
전술한 설명 및 도면에 사용된 괄호 안에 표시된 상이한 어드레스 비트, 어드레스 접속 콘택 및 디코더 입력의 서수는 바람직하게는(반드시 필수적이지는 않음) 관련 비트의 자리의 서수에 상응한다. 즉, "제 1"은 최하위 비트의 자리에 할당되고, "마지막"은 최상위 비트 자리에 할당된다.
전술한 설명 및 도면에 나타나는 바와 같이, 상이한 동작 상태에 대해 정규 행 및 열의 어드레스 비트가 어드레스 접속 콘택에 분배되는 방식이 변한다. 어드레스 비트의 관련 할당 변경을 위한 추가 비용은 동작시 어드레스 접속 콘택 앞에 접속되어 적합한 어드레스 스크램블링을 수행하기 위해 형성될 수 있는 외부 소자에 적용될 수 있다.
전술한 4개의 동작 상태의 세팅에 의해 모든 매트릭스 영역 내의 메모리 셀을 테스트한 후 그리고 정규 행/열의 결함을 가진 샘플을 부가 행/열의 결함 없는 샘플로 대체하기 위한 퓨즈 뱅크의 프로그래밍 후, 회로 장치는 결함 없는 M x N 매트릭스를 가진 메모리 회로로서 통상적으로 특히 도 1에 따른 제 1 동작 상태로 사용된다. 이 때, 제어 비트 접속 콘택은 영구히 "0"으로 유지된다. 대안으로서, 칩에서 후속 처리 과정에 의해, 스위치 장치가 기능적으로 완전히 분리되고 그 대 신, 어드레스 접속 콘택과 디코더 입력 사이의 도 1에 도시된 접속이 이루어지고 디코더가 그 제 1 디코딩 규정(도 1에 따른)에 세팅되는 영구 상태가 된다. 이것은 제어 비트 접속 콘택이 추후에 다른 목적을 위해 칩 상에 와이어링될 수 있어서, 상기 부가의 목적을 위해 필요했던 부가의 "패드"가 생략될 수 있다.
그러나, 다른 한편으로는 스위칭 장치의 기능이 메모리 회로의 사용 중에도 유지되는 것이 유용할 수 있다. 제어 비트 접속 콘택에 대한 액세스에 의해, 메모리 셀의 부가 정보가 메모리 매트릭스의 부가의 행 및 열의 (결함 없는) 샘플에 기록되고 판독될 수 있다. 이것은 예컨대 제어 비트 접속 콘택에 대한 액세스를 가능하게 하는 용도에만 제공되어야 하는 안전 정보일 수 있다.

Claims (10)

  1. 디지탈 회로 장치에 있어서,
    M 정규 행(ZM(1)-ZM(M)), N 정규 열(SN(1)-SN(N)), P 부가 행(ZP(1)-ZP(P)) 및 Q 부가 열(SQ(1)-SQ(Q))을 포함하며 여기서 P<M 및 Q<N인 메모리 매트릭스(50)를 형성하는 셀들을 저장하는 정보, 및
    행 및 열 어드레스 비트(Z(1)-Z(Z), S(1)-S(S))의 외부 인가를 위한 어드레스 접속 콘택(11, 12) 및 인가된 어드레스 비트를 어드레스 디코딩 장치의 입력으로 전송하기 위한 장치(31-36)를 갖춘 입력 회로(11-36) 및 어드레스 디코딩 장치(41, 42)를 포함하는 어드레싱 장치를 구비하며,
    상기 어드레스 접속 콘택(11, 12)의 수가 합계 Z+S와 동일하고, 상기 Z은 M 엘리먼트의 어드레싱을 위해 필요한 비트의 수이며, 상기 S는 N 엘리먼트의 어드레싱을 위해 필요한 비트의 수이고,
    상기 수 P 및 Q는, P 엘리먼트의 어드레싱을 위해 K ≤(Z-2) 비트들이 필요하고 Q 엘리먼트의 어드레싱을 위해 L ≤(S-2) 비트들이 필요하도록 선택되고,
    상기 입력 회로(11-36)가 제 1 제어 비트(C1)의 외부 인가를 위한 제어 비트 접속 콘택(13)을 부가로 포함하고, 상기 제 1 제어 비트 및, 2개의 추가 제어 비트로서, 어드레스 접속 콘택(11, 12)의 2개의 샘플(AZ(Z), AS(S))에 인가된 비트들을 수신하는 스위칭 장치(31-34)를 구비하여,
    - 제 1 제어 비트가 특정한 제 1의 2진값("0")을 가질 때 마다 그리고 제 1 제어 비트가 특정한 제 1의 2진값("0")을 가질 때만, 디코더 장치(41, 42)가 모든 어드레스 접속 콘택(11, 12)의 비트들을 메모리 매트릭스(50)의 M 선택된 행 및 N 선택된 열을 어드레싱하기 위해 사용하는 제 1 동작 상태로 세팅되고, 및
    - 그렇지 않은 경우, 2개의 추가 제어 비트의 값 조합에 따라, 디코더 장치(41, 42)가 상기 제어 비트에 제공되지 않은 어드레스 접속 콘택 샘플의 비트들을 M 선택된 행 및 나머지 Q 열 또는 나머지 P 행 및 N 선택된 열 또는 나머지 P 행 및 나머지 Q 열의 어드레싱을 위해 사용하는 제 2, 제 3 또는 제 4 동작 상태로 세팅되는 것을 특징으로 하는 회로 장치.
  2. 제 1항에 있어서,
    하기 식 중 적어도 하나가 적용되는 것을 특징으로 하는 회로 장치:
    M = 2Z
    N = 2S
    P = 2K
    Q = 2L.
  3. 제 1항에 있어서,
    상기 디코더 장치(41, 42)는
    - Z 행 어드레스 비트(Z(1)-Z(Z))를 수신하기 위한 Z 어드레스 입력(EZ(1)-EZ(Z))을 포함하고, 메모리 매트릭스(50)의 M+P 행 라인에 대한 M+P 출력(41a, 41b)을 포함함으로써, 행들의 개별 샘플들이 세팅된 디코딩 규정에 따라 어드레싱되고, 상기 디코더의 Z 어드레스 입력(EZ(1)-EZ(Z))에서 수신된 비트들을 메모리 매트릭스(50)의 M 선택된 행(ZM(1)-ZM(M))을 어드레싱하기 위해 사용하는 제 1 디코딩 규정과, 상기 디코더의 Z 어드레스 입력 중 K 미리 선택된 샘플(EZ(1)-EZ(K))에서 수신된 비트들을 메모리 매트릭스(50)의 P 나머지 행(ZP(1)-ZP(P))의 어드레싱을 위해 사용하는 제 2 디코딩 규정 간에 스위칭될 수 있는, 행 어드레스 디코더(41);
    - S 열 어드레스 비트(S(1)-S(S))를 수신하기 위한 S 어드레스 입력(E(S1)-ES(S))을 포함하고, 매트릭스의 N+Q 열 라인에 대한 N+Q 출력(42a, 42b)을 포함함으로써, 열 라인들의 개별 샘플들이 세팅된 디코딩 규정에 따라 어드레싱되고, 상기 디코더의 S 어드레스 입력(ES(1)-ES(S))에서 수신된 비트들을 메모리 매트릭스(50)의 N 선택된 열(SN(1)-SN(N))을 어드레싱하기 위해 사용하는 제 1 디코딩 규정과, 상기 디코더의 S 어드레스 입력 중 L 미리 선택된 샘플(ES(1)-ES(L))에서 수신된 비트들을 메모리 매트릭스(50)의 Q 나머지 열(SQ(1)-SQ(Q))의 어드레싱을 위해 사용하는 제 2 디코딩 규정 간에 스위칭될 수 있는, 열 어드레스 디코더(42)를 포함하는 것을 특징으로 하는 회로 장치.
  4. 제 3항에 있어서,
    - 제 1 동작 상태에서 2개의 어드레스 디코더(41, 42)를 그 제 1 디코딩 규정에 세팅하고,
    - 제 2 동작 상태에서 행 어드레스 디코더(41)를 그 제 2 디코딩 규정으로 그리고 열 어드레스 디코더(42)를 그 제 1 디코딩 규정으로 세팅하며,
    - 제 3 동작 상태에서 행 어드레스 디코더(41)를 그 제 1 디코딩 규정으로 그리고 열 어드레스 디코더(42)를 그 제 2 디코딩 규정으로 세팅하고,
    - 제 4 동작 상태에서 2개의 어드레스 디코더(41, 42)를 그들의 제 2 디코딩 규정으로 세팅하도록,
    스위칭 장치(31-34)가 설계되는 것을 특징으로 하는 회로 장치.
  5. 제 4항에 있어서,
    a) 제 1 동작 상태에서
    Z+S 어드레스 접속 콘택(11, 12)을 어드레스 디코더(41, 42)의 Z+S 어드레스 입력(EZ(1)-EZ(Z), ES(1)-ES(S))에 접속시키고,
    b) 제 2 동작 상태에서
    b1) 제 2 및 제 3 제어 비트에 제공된 샘플(AZ(Z), AS(S))의 배제하에, Z+S 어드레스 접속 콘택의 K 미리 선택된 샘플(AZ(1)-AZ(K))dmf 행 어드레스 디코더(41)의 Z 어드레스 입력의 K 미리 선택된 샘플에 접속시키며,
    b2) 제 2 및 제 3 제어 비트에 제공된 샘플(AZ(Z), AS(S))의 배제하에, Z+S 어드레스 접속 콘택의 S 미리 선택된 다른 샘플(AS(1)-AS(S-1), AZ(Z-1))을 열 어드레스 디코더(42)의 S 어드레스 입력에 접속시키고,
    c) 제 3 동작 상태에서
    c1) 제 2 및 제 3 제어 비트에 제공된 샘플(AZ(Z), AS(S))의 배제하에, Z+S 어드레스 접속 콘택의 Z 미리 선택된 샘플(AZ(1)-AZ(Z-1), AS(S-1))을 행 어드레스 디코더(41)의 Z 어드레스 입력에 접속시키며,
    c2) 제 2 및 제 3 제어 비트에 제공된 샘플(AZ(Z), AS(S))의 배제하에, Z+S 어드레스 접속 콘택의 L 미리 선택된 다른 샘플(AS(1)-AS(L))을 열 어드레스 디코더(42)의 S 어드레스 입력의 L 미리 선택된 샘플에 접속시키고,
    d) 제 4 동작 상태에서
    d1) 제 2 및 제 3 제어 비트에 제공된 샘플(AZ(Z), AS(S))의 배제하에, Z+S 어드레스 접속 콘택의 K 미리 선택된 샘플(AZ(1)-AZ(K))을 행 어드레스 디코더(41)의 Z 어드레스 입력의 K 미리 선택된 샘플에 접속시키며,
    d2) 제 2 및 제 3 제어 비트에 제공된 샘플(AZ(Z), AS(S))의 배제하에, Z+S 어드레스 접속 콘택의 S 미리 선택된 다른 샘플(AS(1)-AS(L))을 열 어드레스 디코더(42)의 S 어드레스 입력의 L 미리 선택된 샘플에 접속시키도록,
    스위치 장치(31-34)가 설계되는 것을 특징으로 하는 회로 장치.
  6. 제 5항에 있어서,
    Z 엘리먼트로 이루어진 제 1 그룹(11)의 어드레스 접속 콘택이 제 2 제어 비트에 제공된 상기 그룹의 엘리먼트(AZ(Z))를 제외하고 행 어드레스 디코더(41)의 Z-1 어드레스 입력에 직접 접속되고, S 엘리먼트로 이루어진 제 2 그룹(12)의 어드레스 접속 콘택이 제 3 제어 비트에 제공된 상기 그룹의 엘리먼트(AS(S))를 제외하고 열 어드레스 디코더(42)의 S-1 어드레스 입력에 직접 접속되며,
    상기 스위칭 장치(31-34)가
    - 제 1 입력이 제 2 제어 비트에 제공된, 어드레스 접속 콘택의 제 1 그룹(11)의 엘리먼트(AZ(Z))에 접속되고, 제 2 입력이 어드레스 접속 콘택의 제 2 그룹(12)의 다른 엘리먼트(AS(S-1))에 접속되며, 출력은 선택된 K 샘플에 속하지 않는, 행 어드레스 디코더(41)의 어드레스 입력의 샘플(EZ(Z))에 접속되도록 구성된 제 1의 2:1 멀티플렉서(31);
    - 제 1 입력이 제 3 제어 비트에 제공된, 어드레스 접속 콘택의 제 2 그룹(12)의 엘리먼트(AS(S))에 접속되고, 제 2 입력이 어드레스 접속 콘택의 제 1 그룹(11)의 다른 엘리먼트(AZ(Z-1))에 접속되며, 출력은 선택된 L 샘플에 속하지 않는, 열 어드레스 디코더(42)의 어드레스 입력의 샘플(ES(S))에 접속되도록 구성된 제 2의 2:1 멀티플렉서(32);
    - 3개의 제어 비트의 비트패턴에 따라
    a) 제 1 동작 상태에서 2개의 멀티플렉서(31, 32)를 그 제 1 입력으로 세팅하고,
    b) 제 2 동작 상태에서 제 2 멀티플렉서(32)를 그 제 2 입력으로 세팅하고,
    c) 제 3 동작 상태에서 제 1 멀티플렉서(31)를 그 제 2 입력으로 세팅하는 제어 회로(33, 34)를 포함하는 것을 특징으로 하는 회로 장치.
  7. 제 6항에 있어서,
    상기 제어 회로(33, 34)는 제 1 제어 비트와 제 2 제어 비트의 논리 조합에 의해 제 1의, 2진 제어 신호(U1)를 제공하고, 제 1 제어 비트와 제 3 제어 비트의 논리 연산에 의해 제 2의, 2진 제어 신호(U2)를 제공하며,
    상기 제 1 제어 신호(U1)는 제 2 멀티플렉스(32)의 제어 입력에 그리고 행 어드레스 디코더(41)의 디코딩 규정-세팅 입력(CZ)에 인가되고, 제 2 제어 신호(U2)는 제 1 멀티플렉서(31)의 제어 입력에 그리고 열 어드레스 디코더(42)의 디코딩 규정-세팅 입력(SZ)에 인가되는 것을 특징으로 하는 회로 장치.
  8. 제 7항에 있어서,
    상기 제 1 제어 비트의 제 1의, 2진값이 논리 O이고, 제어 회로는 제 1 제어 신호(U1)를 발생시키기 위한 제 1 AND 연산 회로(33) 및 제 2 제어 신호(U2)를 발생시키기 위한 제 2 AND 연산 회로(34)를 포함하는 것을 특징으로 하는 회로 장치.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 회로 장치가 단일 반도체 칩 상에 집적 회로로 형성되는 것을 특징으로 하는 회로 장치.
  10. 결함 없는 디지탈 메모리 회로를 제조하기 위한 방법에 있어서,
    a) 제 1항 내지 제 8항 중 어느 한 항에 따른 회로 장치를 제조하는 단계;
    b) 상기 회로 장치의 메모리 매트릭스의 모든 영역을 스위칭 장치에 의해 제 1, 제 2, 제 3 및 제 4 동작 상태의 세팅 하에 차례로 임의의 순서로 체크하는 단계;
    c) 체크시 결함을 가진 것으로 검출된 매트릭스의 정규 행 및 열을 기능적으로서 결함 없는 것으로 검출된 부가의 행 또는 열의 샘플로 대체하는 단계를 포함하는 것을 특징으로 하는 방법.
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