TW499681B - Digital circuit-arrangement and production method for a defectless digital memory-circuit - Google Patents
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Description
499681 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明(1) 本發明涉及一種電路配置,其具有由記憶胞定址元件 所構成之矩陣,其是依據申請專利範圍第1項之前言而 得。 在一般之數位資訊記憶體中,各記憶胞形成一種由Μ 列和Ν行所構成之矩陣。爲了選取記憶胞以進行寫入或讀 出,則須控制相關之列所對應之列線及控制相關之行所 對應之行線。各列線之選擇性控制(即,矩陣各列之定 址)通常是採用一種列位址解碼器,其具有分別與各列線 相連之輸出端且具有一些輸入端以接收數位式列位址之 位元。以相同之方式由行位址解碼器來對各行線進行選 擇式之控制。 爲了由X中選取一些可能性,則習知方式需要許多位元 (其數目等於ld()〇),即,其數目等於X以2爲底之對數, 或等於下一個較大之整數(若此對數値不是整數時)=記 憶體矩陣中列數Μ和行數N通常是2之整數個乘方,因此 該列位址恰巧需Ζ二ld(M)位元,行位址恰巧需S二ld(N)位 元。 記憶體配置依據其製造形式而在記憶體矩陣中含有缺 陷。爲了克服此問題,須在使用此記憶體電路之前測試 此記憶體矩陣且在使用此記憶體電路之前使有缺陷之各 列和各行分別由無缺陷之行和列所取代。爲了此一目的 ,則此矩陣在製造時除了正規之Μ列和N行之外又須設有” 備用”之行和列。有缺陷之正規之行或列由無缺陷之備用 之行或列所取代。這可藉由雷射來達成。但_於備甩之% 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------I · I------^ --------- (請先閱讀背面之注音?事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 499681 A7 B7 五、發明說明(2) 列/行必須事先測試以確定可能存在之缺陷,則需額外 之元件來對其進行定址。正規之行/行定址時所存在之 位址終端接觸區在此種情況下是不夠的。 就額外之位元(其用來對備用之列和行進行定址)而言, 須設置特殊之終端接觸區。當備用之樣本數目不大於正 規樣本之數目時,則需要二個位元,以便由4個結果中選 取其一而可在正規之列線和備用之列線之間作選擇且在 正規之行線和備用之行線之間作選擇。 若列位址和行位址依序施加至晶片(其記憶體矩陣含有 Μ個正規之列及N個正規之行以及包含所屬之位址解碼元 件),則晶片上之位址終端接觸區之總數不需較Z= ld(M) 或S = 1 d ( N )還大,其依據Z和3中何者較大而定。在此種 情況下,當然同樣可依序施加上述4選1時所需之另外二 '個位置,即,其中一個位元用於列位址中而另一個位元 用於行位址中,因此只需另外一個終端接觸區以便在”正 規(regular)"和"備用(redundant)"之間作選擇,就像US 專利57 3 2029中已爲人所知者一樣。但亦有一些記憶體電 路,其設有一種位址空間以同時施加列位址和行位址; 在此種情況下需Z+S個位址終端接觸區以便進行定址,且 在上述4選、1時所需之另外二個位元須同時施加,於是必 須具有另外二個終端接觸區。 這些終端接觸區以須具有足夠大之接觸面,以便可連 接上這些向外延伸之連接線。在積體電路之情況中,此 種由接觸面(襯墊)所需求之空間在與原來:之;電路組侏比」 一 4- :::: 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) I I I ------------社衣--------訂--------I (請先閱讀背面之注意事項再填寫本頁) 499681 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(3 ) 較時確實較大,其需要較貴之矽面積。目前之記憶體電 路小型化時,積體半導體晶片上之襯墊佔有一種空間, 此種空間大約等於一千個記憶胞乏空間需求。 ’ 本發明之目的是在一種設有定址元件之記憶體電路(其 • 記憶體矩陣除了正規之列和行之外還有額外之列和行)中 使同時對各列和各行定址所需之終端接觸區之數目最小化 。此目的在本發明中藉由申請專利範圍第1項之特徵來達 成。本發明有利之實施形式描述在申請專利範圍第1至9 項中。藉由本發明記憶體電路之進一步處理來形成一種 無缺陷之記億體電路則描述在申請專利範圍第1 0項中。 本發明之標的是一種具有記憶體矩陣之電路配置,其 包含Μ個正規之列及N個正規之行且另外具有P列和Q 行。此電路配置另有一種定址元件,其位址終端接觸區恰 巧足夠對正規之列及行同時進行定址。爲了可對其它之列 和行進行定址,則本發明中另外只設有唯一之控制元件 終端接觸區及一個多工器,其對該控制位元-終端接觸 區之控制位元及位址終端接觸區所提供之樣本之控制位 元起反應,以便使所施加之位址位元可對正規之列和行 進行定址或對額外之列和行進行定址。因此,亦可選取 數目Ρ和Q,使Ρ個元件定址時較Μ個元件定址時至少可少 2個位元,且Q個元件定址時較Ν個元件定址時至少可少2 個位元。 爲了對此記憶體矩陣之整個列和行進行运址,在本發 明中除了終端接觸區(其只對正規之列和行同時定址時:是 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ------------—^-----------------^ (請先閱讀背面之注意事項再填寫本頁) 499681 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明() 需要的)外只需另一唯一之控制位元-終端接觸區。條件 只是:額外之列和額外之行之數目分別較正規之列和正 規之行之數目還小一固定之最小値。本發明相關之方式 是:在此種條件下正規之列和行在進行唯一之定址時所 需之些位址-終端接觸區可承擔另一種功能,若其是與 其它之列和行之定址有關時。 正規之列之數目Μ,正規之行之數目N,額外之列之數 目Ρ及額外之行之數目Q較佳是自然數2之整數之乘方。 這樣可最佳化地使用已存在之位址空間(位址-終端接觸 區之數目)。 本發明之電路配置(其記憶體矩陣含有Μ個正規之列及Ν 個正規之行以及額外之列及行)可以數目最少之終端接觸 區(襯墊)來提供一種記億體電路(其具有Μ列及Ν行之無缺 陷之記憶體空間)。在此種方法(其是本發明之一種特殊 應用)中,在製成此電路配置之後須設置一種轉接元件, 然後設定本發明之4個操作狀態且因此選取4個不同之區 域(其形成整個矩陣)。於是在對各列和各行選擇性地進 行定址之情況對各區之記憶胞進行檢測。然後使正規之 各列和各行之被辨認爲有缺陷者由被辨認爲無缺陷之額 外之列或行所取代。這在傳統方式中以雷射進行程式化. 時是以所謂熔絲排(bank)來達成。 本發明及各別特徵之特殊形式以下將依據圖式中之實 施例來描述。 圖式簡單說明: ^ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) P----------^ --------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 499681 A7 B7 五、發明說明() 第1至4圖 本發明之電路配置在4個不同之操作狀態 時之較佳之實施形式。 這些圖中在右上方顯示一種記憶體矩陣50,其含有: M = 22個正規之列ZM(1)至ZM(M),P = 2K個額外之列ZP(1) 至ZP(P),N = 2s個正規之行SN(1)至SN(N),以及Q = 21個 額外之行SQ(1)至SQ(Q)。此處所使用之列和行之名稱在 圖式中加在各別相對應之列線和行線上。Z,K,S , L是整數 ,KS Z-2,S-2。 Μ個正規之列和N個正規之行在記憶體矩陣中界定了第 一區Α。Ρ個額外之列和Ν個正規之行界定了第二區Β。Μ 個正規之列和Q個額外之行界定了第三區C。Ρ個額外之列 及Q個額外之行界定了第四區D。在圖式之情況中每一區在 矩陣中是一種相連之方塊,這樣可使圖式簡化。但亦可 使這些區在空間中配置成互相套在一起。 Μ個正規之列線所形成之束51是與列位址解碼器41之 Μ個輸出所形成之第一組41 a相連,Ρ個額外之列線所形成 之束52是與列位址解碼器41之P個輸出所形成之第二組 41b相連。以類似之方式,則N個正規之行線所形成之束 53是與行位址解碼器42之N個輸出端所形成之第一組42a 相連,Q個額外之行線所形成之束54是與行位址解碼器42 之Q個輸出所形成之第二組4 1 b相連。 列位址解碼器41具有Z個位址輸入端EZ(1)至EZ(Z)以 接收Z個位址位元,這足夠對Μ二2Z個正規之列進行定址。 解碼器41另外具有一個控制輸入端CZ以接收此線35 :之:第 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) n 1__· n I ϋ κι a^i n n I · ϋ ϋ n IK n Bn —Bi 訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 499681 A7 一 —___B7__ 五、發明說明(6 ) 一個二進位控制信號u 1。解碼器41之構造須使其可依據 此控制信號而在二個行解碼規章之間切換,這將說明如 下。 行位址解碼器42具有S個位址輸入端ES ( 1 )至ES ( S )以 接收S個位址位元,其足夠對N二2S個正規之行進行定 址。解碼器42另外具有一個控制輸入端CS以接收此線36 上之第二個二進位控制信號U2。解碼器42之構造須使其可 依據此控制信號而在二個列解碼規章之間切換,這將說明 如下。 此外,設置Z個位址終端接觸區AZ(1)至AZ(Z)所形成之 第一集合11,藉此使第一 Z-1個樣本AZ(1)至AZ(Z-l)固定 地與列位址解碼器41之位址輸入端之第一 Z-1個樣本EZ (1)至EZ(Z-l)相連。以類似之方式而設置S個位址終端接 觸區AS(1)至AS(S)所形成之第二集合12,藉此使第一 S-1 個樣本AS ( 1 )至AS ( S - 1 )固定地與行位址解碼器42之位址 輸入端之第一 S-1個樣本ES(1)至ES(S-l)相連。 列位址解碼器41之最後之位址輸入端EZ(Z)經由電子式 控制之第一多工器3 1而可選擇地與位址終端接觸區之第 一集合11之最後之樣本AZ(Z)相連或與位址終端接觸區之 第二集合12之倒數第二樣本AS (S-1)相連。藉由線36上所 出現之第一個二進位控制信號U2來控制此多工器3 1之切 換狀態。 以類似之方式使行位址解碼器、2之最後之位址輸入端 ES ( S )經由電子式控制之第二多工器32而可::選擇地舆泣扯二 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) I--I----- -----------—訂--------- (請先閱讀背面之注意事項再填寫本頁) 499681 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明() 終端接觸區之第二集合12之最後之樣本AS (S)相連或與位 址終端接觸區之第一集合Π之倒數第二個樣本A Z ( Z - 1 )相 連。多工器32之切換狀態是由此線35上所出現之第二個 二進位控制信號U1來控制。 爲了產生此二個控制信號U1和U2,則須設有一種特殊 之終端接觸區13(作爲控制位元-終端AC)以便由外部施加 第一控制位元C1且設有一種邏輯運算電路(其具有二個及 (AND)元件33和34)。第一及元件33在輸入側是與控制位 元-終端接觸區AC相連且與位址終端接觸區之第一集合11 之最後之樣本AZ ( Z)相連且在輸出側發出此控制信號U1至 此線35。第二及元件34在輸入側是與控制位元-終端接觸 區AC相連且與位址終端接觸區之第二集合1 2之最後之樣 本AS(S)相連而在輸出側發出此控制信號U2號至此線36。 上述之電路配置整體上較佳是以積體電路形成在唯一 之晶片上。其對此矩陣50之不同之區域A,B,C和D定址時 之操作方式現在依據第1至4圖來說明。 矩陣區A之選取 爲了對Μ個正規之列及N個正規之行(其界定此記億體矩 陣50之區域A )進行定址,則藉由施加二進位値"0 "至該控 制位元-終端接觸區AC來設定第一操作狀態,其顯示在第 1圖中: 接觸區AC上之第一位元C1之"0"經由第一及(AND)元件 33使第一控制信號U1成爲"0"且經由第二及元件34使第二 控制信號同樣成爲"〇”。 ; 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) I----------- —裝 -------—訂--------—線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 499681 A7 B7 ___ 五、發明說明(8 ) 在對第二控制信號U2之二進位値"〇”進行反應時,第一 多工器3 1使列位址解碼器4 1之最後之位址輸入端EZ ( Z )可 與集合11之最後之位址-終端接觸區AZ(Z)相連,且在對 第一控制信號U1之二進位値"〇"作反應時此列位址解碼器 4 1 (經由其輸入端(Z )而依據第一列"解碼規則"來設定。 - 即,在此種設定中此解碼器4 1使用全部之Z位元,其施加 至其位址輸入端EZ(1)至EZ(Z),以便對此記憶體矩陣50 之Μ個正規之列ZM(1)至ZM(M)進行定址。 以類似之方式,在對第一控制信號U1之二進位値"0"作 反應時,第二多工器32使行位址解碼器42之最後之位址 輸入端ES(S)可與集合12之最後之位址終端接觸區AS(S) 相連,且在對第二控制信號U2之二進位値"0"作反應時, 則行位址解碼器42(經由其輸入端(S)而依據第一行解碼 規則來設定。在此種設定中此解碼器42使用全部之S位元 ,其施加至其位址輸入端ES(1)至ES(S),以便對此記憶 體矩陣50之N個正規之行ZN(1)至ZN(N)進行定址。 在此種電路配置之這樣所定義之第一操作狀態中,對Μ 個正規之列定址所需之列位址位元Z(l)至Ζ(Ζ)施加至第 一集合11之位址終端接觸區ΑΖ(1)至ΑΖ(Ζ),且對Ν個正 規之行定址時所需之行位址位元S(l)至S(S)施加至第二集 合12之位址終端接觸區AS(1)至AS(S)。 矩陣區B之選取 爲了對P個額外之列及N個額外之行(其定義此記億體矩 陣50之區域B)進行定址,則須依據第2圖來設定第作:$ -10 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----------------------訂·-------- (請先閱讀背面之注意事項再填寫本頁) 499681 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(9) 狀態,其方式是接觸區AC上之第一控制位元C1設定在二 進位値π 1 ”,在第一集合1 1之最後之位址終端接觸區AZ (Ζ )上施加"1 "作爲第二控制位元且在第二集合1 2之最後 之位址終端接觸區AS(S)上施加"0"作爲第三控制位元。 在此種情況下第一及元件33在二個輸入端上接收π 1 ", 使第一控制信號U1設定在"1 "。第二控制信號U2設定在 "0 ",這是因爲及元件在一個輸入端上接收"0 "。 第一多工器31使列位址解碼器41之最後之位址輸入ΕΖ (Ζ)可與第一集合11之最後之位址終端接觸區ΑΖ(Ζ)相連( 此種連原來不用在此電路配置之第二操作狀態中,但其 存在於所使用之多工器之本質中)以作爲對第二控制信號 U2之二進位値"0"之反應,列位址解碼器41 (經由其輸入 端(Ζ)而依據第二列解碼規章來調整以作爲對第一控制信 號U1之二進位値"1"之反應。在此種調整中此解碼器41 只使用KSZ-2個位元,其施加至其位址輸入端ΕΖ( 1 )至ΕΖ (Κ),以便對此記憶體矩陣50之Ρ個額外之列ΖΡ(1)至 ΖΡ(Ρ)進行定址。 第二多工器32使行位址解碼器42之最後之位址輸入端 ES(S)可與集合12之最後第二個位址終端接觸區AZ(Z-l) 相連以作爲對第一控制信號U1之二進位値"1 "之反應;行 位址解碼器42(經由其輸入端(S)而依據第一行解碼規章 來調整以作爲對第二控制信號U2之二進位値"0"之反應。 在此種調整中此解碼器42使用上述之全部之5個位元, 其施加至其位址輸入端ES(1)至ES(S),以便對記憶體.矩 -11- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ----------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 499681 A7 _B7__ 五、發明說明(1G) 陣50之N個正規之行ZN(1)至ZN(N)進行定址。 在這樣所定義之電路配置之第二操作狀態中,對P個額 外之列定址時所需之K個列位址位元Z( 1 )至Z( K )施加至第 一集合11之位址終端接觸區AZ(1)至AZ(K);對N個正規 之行定址時所需之S個列位址位元S(l)至S(5)施加至第二 集合12之位址終端接觸區AS(1)至AS(S-1)及第一集合之 最後第二個位址終端接觸區AZ(Z-l)。 矩陣區C之選取 爲了對Μ個正規之列及Q個額外之行(其定義此記憶體矩 •.陣50之區域C)進行定址,則須依據第3圖來設定第三操作 狀態,此時接觸區AC上之第一控制位元C1設定在二進位 値Μ ",在第一集合11之最後之位址終端接觸區ΑΖ(Ζ)施 力[Γ 0 "作爲第二控制位元,在第二集合1 2之最後之位址終 端接觸區AS ( S )施加"1 "作爲第三控制位元。 在此種情況下,第一及(AND )兀件3 3在輸入端施加"0 " ,使第一控制信號U1設定在"0”。第二控制信號U2設定在 "1Π,這是因爲第二及元件34在二個輸入端接收” 1 ”。 第一多工器31使列位址解碼器41之最後之位址輸入端 ΕΖ(Ζ)可與第二集合12之最後第二個位址終端接觸區AS (S - 1 )相連以作爲對第二控制信號U2之二進位値"1 "之反 應。列位址解碼器4 1 (經由其輸入端(Z)而依據第一列解 碼規章來設定以作爲對第一控制信號U1之二進位値"〇"之 反應。在此種設定中此解碼器41使用全部之Z個位元,其 施加至其位址輸入端EZ(1)至EZ(Z),以便對此記憶邏;::矩^^ -n- 本紙張尺度適用中國0家標準(CNS)A4規格(210 X 297公爱)一 — -------------· I I--I--訂·----I--- (請先閱讀背面之注咅?事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 499681 A7 B7 五、發明說明() 陣50之Μ個正規之列ZM(1)至ZM(M)進行定址。 第二多工器32使行位址解碼器42之最後之位址輸入端 ES ( S )可與集合1 2之最後之位址終端接觸區AS ( S )相連(此 種相連原來不用在此電路配置之第三操作狀態中,但其 存在所使用之多工器之本質中)以作爲對第一控制信號U1 之二進位値"0"之反應。行位址解碼器42(經由其輸入端 CS )而依據第二行解碼規章來設定以作爲對第二控制信號 U2之二進位値〃 1"之反應。在此種設定中此解碼器42只使 用L S S - 2個位元,其施加至其位址輸入端ES ( 1 )至ES ( L ) ,以便對此記憶體矩陣50之Q個額外之行SQ(1)至AQ(Q) 進行定址。 在這樣所定義之此種電路配置之第三操作狀態中,對Q 個額外之外定址時所需之L個列位址位元Z(l)至S(L)施加 至第二集合1 2之L個位址終端接觸區AS ( 1 )至AS ( L ),且 對Μ個正規之列定址時所需之Z個列位址位元Z(l)至Z(Z) 施加至第一集合11之位址終端接觸區AZ(1)至AZ(Z-l)及 第二集合12.之最後第二個位址終端接觸區AS(S-l)。 矩陣區D之選取 爲了對P個額外之列及Q個額外之行(其定義此記憶體矩 陣50之區域D)進行定址,則依據第4圖來設定第四操作狀 態,此時接觸區AC上之第一控制位元C1設定在二進位値 "1 ",在第一集合1 1之最後之位址終端接觸區A S ( Z)上施 力口 " 1 π作爲第二控制位元,且在第二集合1 2之最後之位址 終端接觸區AS(S)上施加"1Π作爲第三控制:位元。:、 -13 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ___ ' -----------.—--------訂--------· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 499681 A7 _B7_____ 五、發明說明(12) 在此種情況下,第一及-元件33在二個輸入端接收"1 " ,使第一控制信號U1設定在"1"。第二控制信號U2同樣設 定在"1 ",因爲及-元件34在二個輸入端接收"1 "。
第一多工器3 1使列位址解碼器41之最後之位址輸入端 ES(Z)可與集合12之最後第二個位址終端接觸區AS(S-l) 相連(雖然此種相連此處並未使用)以作爲對第二控制信 號U2之二進位値"1 ”之反應。列位址解碼器4 1 (經由其輸 入端CZ)依據第二列解碼器規章來設定以作爲對第一控制 信號U1之二進位値"1"之反應。在此種設定中此解碼器41 如上所述只使用K個位元,其施加至·其K個位址輸入端EZ (1)至EZ(K),以便對此記憶體矩陣50之P個額外之列ZP (1)至ZP(P)進行定址。 第二多工器32使行位址解碼器42之最後之位址輸入端 ES ( S )可與集合之最後第二個位址終端接觸區AZ( Z - 1 )相 連(雖然此種相連此處亦未使用)以作用對第一控制信號 U1之二進位値”1”之反應。行位址解碼器42(經由其輸入 端CS )而依據第二行解碼器規章來設定以作爲對第二控制 信號U2之二進位値"1π之反應。在此種設定中此解碼器42 如上所述只使用L個位元,其施加至其位址輸入端ES(1) 至ES(L),以便對此記憶體50之Q個額外之行SQ(1)至AQ (Q)進行定址。 在此種電路配置之這樣所定義之第四操作狀態中,.對P 個額外之列定址時所需之K個列位址位元2〇)至施咖。 -14- - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------裝--------訂—--------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 499681 A7 B7____ 五、發明說明(13) 至第一集合11之位址終端接觸區AZ(1)至AZ(K),對Q個 額外之行定址時所需之L個列位址位元Z(l)至S(L)施加至 第二集合12之L個位址終端接觸區AS(1)至AS(L)。 上述說明及圖式中所使用之顯示駐括弧中之序數(其用 來表示不同之位址位元,位址終端接觸區及解碼器輸入 端)較佳(當不是必要時)是等於相關位元之設定値之序數 。即,"第一"是對應於最小値之位元設定値,"最後”是 對應於最大値之位元設定値。 如前述之說明及圖式所示,在不同之操作狀態時作用 方式會改變,其中各正規之列和行之位址位元分佈在位 址終端接觸區。位址位元之相關再配置所需之額外費用 可轉移至外部之模組(其在操作中連接於位址終端接觸區 之前且用來進行一種適當之位址混合(s c r amb 1 e )。 在設定上述之4種操作狀態以測試所有矩陣區中之各記 憶胞之後且在熔絲排被程式化使正規之列/行之有缺陷 之樣本由額外之列/行之無缺陷之樣本所取代之後,此 電路配置可以一般之方式作爲一種無缺陷之MXN矩陣式記 憶體電路用,且可處於第1圖所示之第一操作狀態中,其 中此控制位元-終端接觸區永久保持於"0"。另一方式是 可藉由晶片上其它事後之處理過程使該轉接元件在功能 上完全被隔開且因此而設置一種永久狀態,其中第1圖所 示之接通連接區形成在位址終端接觸區和解碼器輸入端 之間且此解碼器依其各別之第一解碼規章(依據第一圖) 而設定。這樣所具有之優點是‘:控制位元終端接觸區可、 - -15- ": 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----------ί-丨 -裝--------訂·--------線 (請先閱讀背面之注意事項再填寫本頁) 499681 經濟部智慧財產局員工消費合作社印製 A7 B7 14 五、發明說明() 事後連接至此晶片以作爲其它目的,因此可節省另一個 襯墊,否則此襯墊對其它目的而言是必須存在的。 但另一方面而言,在使用此記憶體電路時保持此轉接 元件之功能,則這樣亦是有效的。因此,在介入此控制 位元-終端接觸區時,在此記憶體矩陣之額外之列和行之 (無缺陷之)樣本中寫入及讀出額外之資訊至記憶胞中是 可能的。這些資訊例如可以是安全性資訊,其只用於特 別是可信入此控制位元終端接觸區之這些使用者。 符號之說明 11,12....集合 13.......終端接觸區 31,32____多工器 33,34 ____及-元件 3 5,3 6 ....線 41 .......列位址解碼器 41a,41b,42a,42b. ··.組 42 .......行位址解碼器 50.......記憶體矩陣 5 1 ,52,53,54 .....線束 A,B,C,D·.··區域 AC.........控制位元-終端接觸區 AS ( 1 )〜AZ ( 1 )〜AZ ( Z )____位址終端接觸區 ES( 1 )〜ES(S)____位址輸入端 ZN(1)〜ZN(N)·…行 ZM(1)〜ZM(M)...·列 -16- 丨 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) I ---— II-------. I 1 I--I I 訂--------I (請先閱讀背面之注意事項再填寫本頁)
Claims (1)
- 499681 r 第90105269號“數位電路配置及無缺陷之數位記憶體電路之製造方法”專利案 (90年6月修正)六、申請專利範圍 煩請委員明示,本—正後是—1—ί 1 . 一種數位電路配置,其包括: 一個資訊記憶體,其記憶胞形成記憶體矩障[50 ] ’ 其具有Μ個正規之列[ZM( 1 )〜ZM(M)]及N個正規之行 [SN( 1 ) - SN(N)]且另外具有P個額外之列[ZP( I ) - ZP(P)] 及Q個額外之行[SQ( 1 ) - SQ(Q)] ’此處P<M且Q < N ’ 一種定址元件,其含有位址解碼器(4 1,4 2 )及一種 輸入電路(1 1 - 3 6 ),其具有:位址終端接觸區(1 1,1 2 j ,以便由外部施加列位址位元及行位址位元[叾(1卜 Z(Z),S(1)-S(S)];及一種元件[31-36],以便使所旌 加之位址位元傳送至該解碼器之輸入端,其特徵爲: 位址終端接觸區[Π,1 2 ]之數目等於和(s uni) Z + S ^ 其中Z是對Μ個元件定址時所需之位元之數目,S是對>; 個元件定址時所需之位元之數目, 須選取數目Ρ和Q,使Ρ個元件定址時所需之位元數 是Κ$(Ζ-2),且Q個元件定址時所需之位元數是LS (S-2), 此輸入電路[1 1 - 3 6 ]另外含有一個控制位元-終端接 觸區[1 3 ]以便由外部施加第一控制位元[C 1 ];且具有 一種多工器[3 1 - 3 4 ],其可接收第一控制位元及接收 這些施加至位址終端接觸區[1 1,1 2 ]之二個專用之樣本 [AZ(Z),AS( S)]上之位元,以便 -通常只有當第一控制位 '元具有一種指定之第一種二 進位値("0 ")時才設定第一操作狀態,此時解碼器[4 1 ,42 ]使用所有之位址-終端接觸區[1 1,1 2 ]之位元來 I -17- :」 499681六、申請專利範圍 對此記億體矩陣[50 ]之Μ個所選取之列及N個所選取 之行進行定址, -否則依據其它二個控制位元之値之組合來設定第二 ,第三或第四操作狀態,此時解碼器[41, 42]使用這 些位址終端接觸區(其不提供該控制位元)之樣本之 位元來對Μ個所選取之列及其餘Q個行進行定址,或 對其餘之Ρ個列及Ν個所選取之行進行定址,或對其 餘之Ρ個列及其餘之Q個行進行定址。 2 .如申請專利範圍第1項之電路配置,其中下述等式中 至少一種可成立: Μ = 2ζ, .2s, P= 2K, Q= 2L 〇 3 .如申請專利範圍第1項之電路配置,其中該解碼:器[4 1, 42]包含: 一個列位址解碼器[4 1 ],其具有·· Ζ個位址輸入端 [ΕΖ(1)-ΕΖ(Ζ)],以接收Ζ個列位址位元[Z(U-Z(Z)] ;及M + P個輸出端[4 1 a,4 1 b ],其連至此記憶體矩陣 [50 ]之M + P條列線,以便依據所設定之解碼規章來 對各列之各別之樣本進行定址,且此列位址解碼器 [4 1 ]可在第一解碼規章(其使用其Z個位址輸入端 [EZ ( 1 ) - EZ ( Z )]上所接收之位元來對此記億體矩陣[5 〇 j 之Μ個所選取之列[ZM ( 1 ) - ZM ( Μ )]進行定址)和第二解碼 I -18 - · 499681 I . s… _ 年月g f* .…..一:二 — 六、申請專利範圍一_—- 規章(其使用其Z個位址輸入端之κ個預先選取之樣本 [EZ ( 1 ) — EZ ( K )]上所接收之位元來對此記憶讀矩陣[5 0 ] 之P個其餘之列[ZP(丨)_ζρ(ρ)]進行定址)之間切換; 一個行位址解碼器[42 ],其具有:S個位址_入端 [ES ( 1 ) - ES ( S )],以接收 S 個行泣址[S ( 1 ) - S ( S )];及 N + Q個輸出端[4 2 a,4 2 b ],其連至此矩陣之Ν+〕條行線, 以便依據所設定之解碼規章來對各行線之各g_之樣本 進行定址,此行位址解碼器可在第一解碼規章(其使用 其S個位址輸入端[ES ( 1 ) - ES ( S )]上所接收之’2元來對 此記憶體矩陣[50]之N個所選取之行[SN(1)-SN(N)]進 行定址)和第二解碼規章(其使届其S個位址輸入端之L 個預先選取之樣本[ES ( 1 ) - ES ( L )]上所接收之’5元來對 此記億體矩陣[5 0 ]之Q個其餘之行[SQ ( 1 ) - SQ Q )]進行 定址)之間切換。 4 ·如申請專利範圍第3項之電路E置,其中形成該轉接 元件[31 -34],以便 -在第一操作狀態時使二個位址解碼器[4 1,4 Z ]依其第 一解碼規章而設定, -在第二操作狀態時使列位址解碼器[4 1 ]依其第二解 碼規章而設定且使行位址解碼器[42 ]依其第一解碼 規章而設定, -在第三操作狀態時使列位址解碼器[4 1 ]依其第一解 碼規章而設定且使行位址解碼器[42 ]依其第二解碼 規章而設定, 六、申請專利it西 -在第四操作狀態時使此二個位址解碼[4 1,42 ]依其 第二解碼規章而設定。 5 .如申請專利範圍第4項之電路配置,其中形成該多工 器[3 N 3 4 ],以便 a )在第一操作狀態時,使z + S個位址終端接觸區Π 1, 1 2 ]可與位址解碼器[41,42 ]之Z + S個位址輸入端 [EZ( 1 ) -EZ(Z),ES( 1 ) -ES( S)]相連, b )在第二操作狀態時, b 1 )使Z + S個位址終端接觸區之K個預先選取之樣本 [AZ( 1 ) - AZ(K)](除了第二和第三控制位元所專用之 樣本[AZ(Z)-AS(S)]以外)可與列位址解碼器[41]之 Z個位址輸入端之κ個預先選取之樣本相連, d2)使Z + S個位址终端接觸區之S個預先選取之其它樣 本[AS( 1 ) - AS(S -丨),AZ(Z - 1 )](除了第二和第三控制位 元所專用之樣本[AZ ( Z ) - A S ( S )]以外)可與行位址解 碼器[42 ]之S個位址輸入端相連, c )在第三操作狀態時, c 1 )使Z + S個位址終端接觸區之Z個預先選取之樣本 [AZ( 1 ) - AZ(Z - 1 ),AS(S - 1 )](除 了第二和第三控制位 元專用之樣本[A Z ( Z ),A S ( S )]以外)可與列位址解碼 器[4 1 ]之Z個位址輸入端相連, c 2 )使Z + S個位址終端接觸區之L個預先選取之其它樣 本[AS( 1 )-AS(L)](除了第二和第三控制位元所專用 499681 六、申請專利餘雷---------------—— 之樣本[AZ(Z),AS( S)]以外)可與行位址解碼器[42] 之S個位址輸入端之預先選取之L個樣本相連, d )在第四操作狀態中 d 1 )使Z + S個位址終端接匿區之K個預先選取之樣本 [AZ ( 1 ) - AZ ( K )](除了第二和第三控制α元所專甩之 樣本[AZ(Z),AS(S)]以舛)可與列位址解碼器[4 1]之 Z個位址輸入端之K個預先選取之樣S相連, d2 )使Z + S個位址終端接證區之L個預先選取之其它樣 本[AS ( 1 ) - AS ( L )](除了第二和第三控旬位元所專尼 之樣本[AZ(Z),AS(S)]以外)可與行位址解碼器[42] 之S個位址輸入端之Lfl預先選取之樣本相連。 6 .如申請專利範圍第5項之電茺記置,其:=由Z個元仵所 形成之第一集合(11)之位圮咚端接觸區除了此集合之 第二控制位元所專用之元件:AZ(Z)]之外都直接舆列位 址解碼器[4 1 ]之Z - 1個位址_入端相連♦且由5個元件 所形成之第二集合(12)之位钍終端接觸區除了此集合 之第三控制位元所專用之元泮[AS (S)]以外都直接與行 位址解碼器[42]之S-1個位址幢入端相達, 且該多工器[31-34]包含: -第一 2 : 1 -多工器[3 1 ],其第一輸入端是與位址終端 接觸區之第一集合[1 1 ]中第二控制位元所專用之元 件[AZ(Z)]相連且其第二輸入端是與位址終端接觸區 之第二集合[12]之另一元件[AS(S-l)]相連,且其輸出 端是與列位址解碼器[4 1 ]之不屬於所選取之K個樣本 -21 - 申請專利範一- 之這些位址輸入端相連; -第二2 : 1 -多工器[3 2 ],其第一輸入端是與位址終端 接觸區之第二集合[1 2 ]中第三控制位元所專用之元 件[A S ( S )]相連且其第二輸入端是與位址終端接觸區 之第一集合[Π ]之另一個元件[AZ(Z-1 )]相連,且其 輸出端是與行位址解碼器:4 2 ]之不屬於所選取之L個 樣本之這些位址輸入端相達; -一種控制電路[3 3 , 3 4 ],其依據三個控制位元之位元 圖樣, a) 在第一操作狀態時設定其第一輸入端上之二個多工 器[3 1,3 2 ], b) 在第二操作狀態時設定其第二輸入端上之第二多工 器[32 ], c )在第三操作狀態時設定其第二輸入端上之第一多工 器[31 ]。 7 ·如申諝專利範圍第6項之電路配置,其中 此控制電路[3 3,3 4 ]藉由第一控制位元與第二控制位 元之邏輯運算而提供一種第一二進位控制信號[U1 ], 且藉由第一控制位元與第三控制位元之邏輯運算而提 供第二二進位控制信號[U2] · 第一控制信號[U 1 ]施加至第二多工器[3 2 ]之控制輸 入端及施加至列位址解碼器[4 1 ]之解碼規章-設定輸入 端[CZ], 第二控制信號[U2 ]施加至第一多工器[3 1 ]之控制輸 入端及施加至行位址解碼器[42 ]之解碼規章-設定輸入 4m8i 90· 6.霞 六、申請專if範面—……" 端[SZ]。 δ .妇申請專利範圍第7項之電路配置,其中第一控制位元 Ζ第一二進位値是邏輯’且該控制電路包含:第一及 (AND)運算電路[33],用來產生第一控制信號[ΐη];及 第二及(AND)運算電路[34],用來產生第二控制信號 [U2]。 9 .仁申請專利範圍第.1至8項中任一項之電路配置,其中 此電路配置以積體電路之形式形成在唯一之半導體晶 片上。 i 〇 . —種無缺陷之數位記憶體電路之製造方法,其特徵爲 以下各步驟: a )形成一種如申請專利範圍第1至9項中任一項之電路 配置, b )藉由該多工器依序以任意之順序在此電路配置設 定在第一,第二,第三和第四操作狀態時對記憶體 矩陣之全部之區域進行檢測; c )檢測時此矩陣之確認有缺陷之正規之各列和各行在 功能上由額外之各列或各行之確認爲無缺陷之樣本 取代。 «23 -
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