JPH0612893A - アレイ・ブロック・レベル冗長度を有するメモリ装置とその欠陥を修復する方法 - Google Patents

アレイ・ブロック・レベル冗長度を有するメモリ装置とその欠陥を修復する方法

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JPH0612893A
JPH0612893A JP5014103A JP1410393A JPH0612893A JP H0612893 A JPH0612893 A JP H0612893A JP 5014103 A JP5014103 A JP 5014103A JP 1410393 A JP1410393 A JP 1410393A JP H0612893 A JPH0612893 A JP H0612893A
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level
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defective
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Jr Michael C Stephens
シー．スチーブンス，ジュニア マイクル
Tsai Terry
ツァイ テリー
R Piejko Arthur
アール．ピエジュコ アーサー
Scott E Smith
イー．スミス スコット
J Pilch Charles Jr
ジェイ．ピルチ，ジュニア チャールズ
Duy-Loan T Le
− ローン ティー．レ デュイ
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Abstract

(57)【要約】 【目的】 半導体メモリ装置の中の欠陥を消去するため
の修復回路を備えた、２レベル冗長方式に対する回路と
方法を提供する。 【構成】 このメモリ装置は１個または複数個のデータ
・ブロックを有する。前記データ・ブロックのおのおの
は、行ラインおよび列ラインに沿ってアドレス可能に配
列された、メモリ・セルのアレイを有する。前記アレイ
のおのおのは、おのおのが複数個のメモリ・セルを有す
るサブブロックに構成される。第１レベル冗長方式は、
欠陥素子の置き換えのためのサブブロックのおのおのに
対し、少数個の冗長素子を有する。第２レベル冗長方式
は、完全に機能するメモリ装置に対する主メモリの一部
分として、または、冗長素子を用いて修復できない欠陥
を有するメモリ・セルの少なくとも１個のサブブロック
に対し余分のレベルの冗長度として、メモリ・セルの少
なくとも１個の冗長サブブロックを有する。冗長度が作
動される時、第２レベル冗長方式は、メモリ装置の少な
くとも１個の欠陥サブブロックをメモリ装置の同数の冗
長サブブロックで置き換える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置の分
野に関する。さらに詳細にいえば、本発明は、メモリ装
置の中の欠陥を消去するための修復回路を有する装置に
関する。
【０００２】
【従来の技術および問題点】半導体メモリ装置の製造に
おいて、メモリ・セルのアレイは、通常、そのメモリ回
路の正しい動作を妨げるような欠陥を１個または複数個
有する。もしある種類の欠陥が系統的に生ずるならば、
その原因を解析し、そして設計においてそれを排除する
ことがよく行われる。全体的に系統的でなく生ずるその
他の欠陥には、隣接する列の間の短絡回路、およびメモ
リ・セルの個々の列の中の回路破断がある。解析の観点
からすれば、メモリの中のこのような欠陥の分布、およ
び一定の生産ロットの製品の中の欠陥の数の分布は、ラ
ンダムであると考えられる。１つのロットの中の良品装
置の収率は、ポアソン分布関数に従ってモデル化するこ
とができる。典型的には、特定の装置または装置の群を
一定の製造設備で一定の期間にわたって生産される場
合、製品の収率は、前記のランダムな欠陥の原因、例え
ば特定の原因、を除去することにより改善することがで
きる。
【０００３】不幸なことに、多くの製造工程において、
ランダムな欠陥の原因を除去することは完全にはできな
い。これらの欠陥が装置の収率に及ぼす影響を小さくす
るために、冗長方式が導入されている。 冗長方式は、
通常、メモリ・セルの欠陥のある行および欠陥のある列
を置き換えるために、メモリ・アレイの中に配置された
メモリ・セルの少数個の余分の行および列で構成され
る。理論的には、メモリ・セルのこれらの余分の行およ
び列は、生産ロットの収率を最大にするはずである。け
れども、実際には、潜在的に機能している多くの装置が
廃棄されなければならない。それは、チップの上の利用
可能な素子の総数が、その装置の修復の要請に応ずるに
は不十分であるからである。
【０００４】欠陥に関する問題点を解決するための１つ
の可能な方法は、利用可能な冗長素子の総数を単純に増
やすことである。けれども、最近の高集積度のメモリ装
置では面積領域に厳しい制限があるので、この種類の付
加する素子の数に上限がある。要請されていることは、
標準的な冗長装置がいったん使い尽くされた時、なお機
能する製品を得るために用いることができる、付加レベ
ルの冗長度を組み込んだ新規な方式を得ることである。
【０００５】
【問題点を解決するための手段】本発明の開示された実
施例により、機能するＤＲＡＭを生ずるための冗長度と
して用いるられるべきＤＲＡＭ部分の中のパリティ・ビ
ット記憶のために割り当てられたメモリを用いることが
可能である、第２レベルの冗長度を用いる回路と方法が
得られる。標準的な冗長素子を有する第１レベルの冗長
度がいったん使い尽くされた時、第２レベルの冗長度を
用いることができる。開示された実施例により、ダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に対
しこの機能が得られるが、この回路と方法は他の集積回
路にも応用できる。
【０００６】好ましい実施例では、第２レベルの冗長度
を用いることにより、２Ｍｂまでの欠陥があり修復でき
ないメモリ位置を有する着目された１８Ｍｂ ＤＲＡＭ
から、機能する１６Ｍｂ ＤＲＡＭが得られる。この装
置がない場合、標準的な冗長素子が使い尽くされること
により、救助することができる多くの１８Ｍｂ ＤＲＡ
Ｍ部分が廃棄されなければならない。また、注目すべき
重要なことは、製造工程がまだ成熟していない場合に
は、標準的な冗長素子の総数が不十分であることにより
廃棄される部分のあることが普通であることである。製
造の処理工程の初期の段階でこの方式を取り入れること
により、装置の収率を大幅に改善できることが分かる。
【０００７】
【実施例】本発明の新規な特徴は、請求項に開示されて
いる。けれども、本発明それ自身、および本発明のその
他の特徴およびその他の利点は、添付図面を参照しての
下記の詳細な説明により、さらによく理解することがで
きるであろう。
【０００８】図１のブロック線図は、本発明を実施する
半導体メモリ装置の図面である。例示されたこの装置１
０は、いわゆる、集積度が１６メガビット（Ｍｂ）のＤ
ＲＡＭであるが、しかし実質的には、１８メガビットの
記憶容量を有している。それは、パリティ・ビット記憶
のための２メガビットを備えているからである。装置１
０は、（２18）×72個、すなわち、18,874,368個の１ト
ランジスタ記憶セルを行および列に配列して有する。好
ましいアーキテクチャに従い、この装置は４個の同じ論
理データ・ブロック１２、すなわち、１２ａ、１２ｂ、
１２ｃおよび１２ｄ、に区分される。ブロック１２のお
のおのは 4.5メガビットの寸法を有し、そしてそれらは
4,608個の行Ｒと 1,024個の列Ｃに配列された4,718,59
2 個のメモリ・セルを有する。
【０００９】図２に示されているように、データ・ブロ
ック１２のおのおのは、８個のサブブロック１４に区分
される。サブブロック１４のおのおのの中には、 256行
ラインＲ、すなわち、 256個のワード・ラインＲと、 2
56個の列選定ラインＹS とを有する。１つの行ライン
は、18行デコーダ・ステージ１６の中の１つと 256行デ
コーダ・ステージ１８の中の１つとへの行アドレス情報
入力に基づいて、選定可能である。データ・ブロック１
２のおのおのの中において、列アドレス・デコーダ２０
は選定ラインＹS をオンにし、それにより、おのおのが
256個の物理的行を有する４個の列に対し、書き込み／
読み出しデータ転送を制御する。
【００１０】装置１０は、論理データ・ブロック１２の
中の欠陥を克服するための第１レベル冗長装置を有す
る。その最も基本的な形式では、図３に示された第１レ
ベル冗長装置により、正規素子のいずれか１つの機能を
置き換えることができる、冗長素子が得られる。この第
１レベル冗長装置は、欠陥列または欠陥行を、多数個の
同じ冗長列または冗長行のいずれかで置き換えるのに役
立つ。このような冗長装置は、最近の多くのＤＲＡＭ回
路によく見られる。例えば、図４に示されているよう
に、アレイ・ブロックの中の１個の欠陥行を置き換える
ために、１行の冗長素子を用いることができる。さらに
典型的な場合には、サブブロック１４のおのおのは、図
５に示されているように、正規の 256行に加えて、複数
個の、通常は４個の、冗長行ラインを有する。図５の４
個の冗長行のすべては、 256Ｋブロックの右側に配置さ
れる。これらの冗長ワード・ラインのおのおのは、同じ
ブロックの中のいづれかの欠陥行を置き換えることがで
きる。
【００１１】本発明の好ましい実施例では、装置１０の
第１レベル冗長装置に加えて、この第１レベル冗長装置
がいったん使用い尽くされた時に用いることができる、
第２レベル冗長装置が備えられる。図６は、この第２レ
ベル冗長装置の基本的概念を示す図面である。この場合
には、メモリ素子のブロックＡ全体がメモリ・ブロック
Ｂにより置き換えられる。図７は、第１レベル冗長装置
に関連した第２レベル冗長装置を示す。４個のアレイ・
ブロックおよびそれらに関連した冗長行は、第２レベル
冗長置き換えユニットまたは第２レベル冗長置き換えセ
クションを構成する。置き換えメモリ・セクションを構
成するための４個の隣接するアレイ・ブロックの選択
は、いまの場合、この好ましい実施例に固有の行経路デ
コーディング・アクセス・パターンから得られる。この
ことにより、セクション置き換え論理を簡単にすること
ができる。けれども、それは大幅に任意性のある選択で
あり、そしてそれは第２レベル冗長装置に関する制限を
示さない。
【００１２】図８は、置き換えセクションＩ／Ｏを適切
なＤＱ（入力／出力）ピンに向け直す、関連した操縦装
置の図面である。図７に示された正規セクションは、図
８のメモリ・セクションＡ〜Ｄの中の１つの例である。
この好ましい実施例の操縦装置は、欠陥セクション指示
器信号として、信号ＦＡ、信号ＦＢ、信号ＦＣおよび信
号ＦＤを用いる。これらの信号を発生する１つの方法
は、ヒューズ論理装置（図示されていない）による方法
である。すなわち、もしある１つのセクションに欠陥が
あるならば、対応するヒューズ構造体がレーザにより焼
き切られ、そして論理高レベル（「１」）が、この論理
回路装置に結果として得られるブール等価体である。同
様に、もしある１つのセクションが完全に機能している
ならば、その場合には、その対応するヒューズ構造体は
無傷のままであり、そして結果として得られるブール等
価体は論理低レベル（「０」）である。
【００１３】もしこの操縦装置がイネーブルであるなら
ば、信号ＦＡ〜信号ＦＤに中の１つは活性高レベルに進
み、そしてＤＬＲは対応するＤＬ２Ａ〜ＤＬ２Ｄライン
に進むであろう。例えば、もしＦＢ＝１（論理高レベ
ル）およびＦＡ＝ＦＣ＝ＦＤ＝０（論理低レベル）であ
るならば、その場合には、ＤＬ１Ｂはマルチプレクサで
排除され、そしてＤＬＲは実効的にこのラインをＤＬ２
Ｂで置き換えるであろう。ＤＱＲでの出力はいまの場合
冗長であり、そしてそれを無視することができる、また
は抑制することができる。結果として得られる部分は、
４個の完全に機能するメモリ・セクションを有し、一
方、もとの完全に機能する部分は５個の実効的メモリ・
セクションを有する。 すなわち、ブロックＲは完全に
機能する部分に対し主メモリの一部分として機能する。
けれども、欠陥のあるそして修復できないメモリ・セク
ションを有する部分に対し、それは冗長の余分のレベル
として機能する。
【００１４】前記方式に対する動機となった具体的な製
品は、１Ｍｘ１８／２Ｍｘ９ ＤＲＡＭである。この装
置は、８ビット・ワードに付随するパリティ・ビットを
記憶する。また、この装置のアレイ・ブロック構成体
は、メモリの１８Ｍｂの中の２Ｍｂが欠陥メモリの２Ｍ
ｂを機能的に置き換えることが可能である。その結果、
得られる装置は１６Ｍｂで機能するメモリを有し、そし
てその場合１Ｍｘ１６／２Ｍｘ８として構成される。こ
の装置はパリティ・ビットを記憶しない。実際、１個ま
たは複数個の欠陥メモリ部分を機能的に置き換えるのに
用いられる１Ｍｘ１８／２Ｍｘ９の部分は、完全に機能
する１Ｍｘ１８／２Ｍｘ９部分の中のパリティ・ビット
の記憶のために割り当てられたメモリ部分である。
【００１５】図９は、全チップ・メモリをメモリのセク
ションに区分する概念を示した図面である。これらのセ
クションのおのおのは、４個のメモリ・アレイ、すなわ
ち、１Ｍｂのメモリを有し、そしてこれらは括弧で示さ
れている。パリティ・セクションは、図面では、パリテ
ィ・トップおよびパリティ・ボトムとして記されてい
る。これら２個のセクションは、置き換えセクションと
しての役割を果たす。これらのパリティ・セクション
は、おのおのが０〜７で記された他のセクションの任意
の１つを機能的に全部置き換えることができるので、第
２レベルの冗長性が得られる。
【００１６】セクションのおのおのは、それに付随する
ヒューズ回路（図示されていない）を有する。そして焼
き切れたヒューズは、そのセクションに欠陥があること
を指示する。もしそのセクションの中の任意のアレイ・
ブロックが存在する第１（標準）レベル冗長素子を用い
て修復できない欠陥を有するならば、そのセクションは
欠陥を有すると考えられる。 この好ましい実施例の一
部分として、欠陥セクションは、そのプリチャージ・サ
イクルにおいて、完全に機能するセクションに似せて作
成される。すなわち、欠陥セクションを呼び出す感知作
動回路が動作し、ビットライン・イコライゼーションを
維持しおよびワードラインの立上がりを抑制する。した
がって、実効的に置き換えられるメモリ・セクション
で、電力が浪費されることはない。
【００１７】この好ましい実施例を実施するのに必要な
他の主要な機能部分は、前記で説明しそして図８に示さ
れた、操縦論理装置である。これは、欠陥セクションか
らのデータと置き換えセクションからのデータとの間
で、多重化を行うように動作する論理回路である。この
動作はＩ／Ｏレベルで実行される。それは、欠陥セクシ
ョン指示器ヒューズを用いて、置き換えセクションから
のデータを、欠陥セクションに以前に付随していた適切
なＤＱに進めることである。
【００１８】要約をすれば、この好ましい実施例によ
り、１８Ｍｂ ＤＲＡＭの中のパリティ・ビット記憶の
ために割り当てられた２Ｍｂのメモリを、１６Ｍｂ Ｄ
ＲＡＭを得るための冗長度として用いることが可能であ
る。この装置を用いない場合には、多くの救助用１８Ｍ
ｂ ＤＲＡＭ部分は、標準的な冗長素子を使い果たすこ
とにより、廃棄されなければならないであろう。また、
なお成熟していない製造工程において、標準的な冗長素
子の数が不十分であることによる廃棄部分がよくあるこ
とに注目することは重要である。処理工程の初期の段階
でこの方式を用いることにより、装置の収率が大幅に改
善できることが分かる。
【００１９】本発明は例示された実施例について説明さ
れたけれども、このことは本発明がこれらの実施例に限
定されることを意味するものではない。例示された実施
例に種々の変更を行うこと、および本発明の他の実施例
の可能であることは、前記説明から当業者にはすぐに分
かるであろう。したがって、本発明は、このような変更
実施例およびその他の実施例をすべて包含するものであ
る。
【００２０】以上の説明に関し更に以下の項を開示す
る。 （１） おのおのが個別の入力／出力経路を有する１個
または複数個のデータ・ブロックを備えたメモリ装置で
あって、１個のデータ・ブロックが行ラインおよび列ラ
インに沿って配列され、かつ、行および列に配列された
複数個のメモリ・セルをおのおのが有するサブブロック
に構成された、メモリ・セルのアレイと、前記メモリ・
セルから情報を読み出しかつ前記メモリ・セルに情報を
書き込むための、かつ、メモリ・セルの少なくとも１個
の欠陥サブブロックをメモリ・セルの同じ数の機能する
サブブロックで置き換えるための冗長回路を有する、支
持回路と、を有する、前記メモリ装置。
【００２１】（２） 第１項記載のメモリ装置におい
て、サブブロックのおのおのの中の欠陥素子を置き換え
るための冗長素子を有する、前記メモリ装置。
【００２２】（３） 第２項記載のメモリ装置におい
て、前記冗長素子がメモリ・セルの欠陥行の置き換えの
ためのメモリ・セルの冗長行である、前記メモリ装置。
【００２３】（４） 第３項記載のメモリ装置におい
て、サブブロック当たり４個の冗長行が存在する、前記
メモリ装置。
【００２４】（５） 第１項記載のメモリ装置におい
て、前記冗長回路が欠陥メモリ・セルのサブブロックの
置き換えのためにメモリ・セルの４個の機能するサブブ
ロックを選定する、前記メモリ装置。
【００２５】（６） 第５項記載のメモリ装置におい
て、メモリ・セルの４個の機能する前記サブブロックが
相互に隣接している、前記メモリ装置。
【００２６】（７） 第２項記載のメモリ装置におい
て、前記冗長回路が置き換えブロックＩ／Ｏを適切なＤ
Ｑ（入力／出力）ピンに再び向けるための操縦論理装置
を有する、前記メモリ装置。
【００２７】（８） 第７項記載のメモリ装置におい
て、欠陥セクションが前記サブブロックの冗長素子を用
いて修復することができない欠陥のある少なくとも１個
のサブブロックを有することを指示するために、前記操
縦論理装置が欠陥セクション指示器信号を有する、前記
メモリ装置。
【００２８】（９） 第８項記載のメモリ装置におい
て、メモリ・セクションに接続された第１入力と、冗長
メモリ・セクションに接続された第２入力と、前記メモ
リ・セクションが修復できない欠陥を有することを指示
する欠陥セクション指示器信号を受け取るための第３入
力と、ＤＱ（入力／出力）ピンに接続された出力とを有
する、マルチプレクサを備えた、前記メモリ装置。
【００２９】（１０） 第９項記載のメモリ装置におい
て、前記欠陥セクション指示器信号が欠陥を指示しない
時、前記マルチプレクサが前記メモリ・セクションを前
記ＤＱピンに接続する、または、前記欠陥セクション指
示器信号が前記メモリ・セクション冗長素子を用いて修
復できない欠陥を前記メモリ・セクションの中に指示す
る時、前記マルチプレクサが前記メモリ・セクションを
前記冗長メモリ・セクションに接続する、前記メモリ装
置。
【００３０】（１１） おのおのが個別の入力／出力経
路を有する１個または複数個のデータ・ブロックを備え
たメモリ装置であって、１個のデータ・ブロックが行ラ
インおよび列ラインに沿って配列され、かつ、行および
列に配列された複数個のメモリ・セルをおのおのが有し
かつまた欠陥行を置き換えるためにメモリ・セルの冗長
行を有するサブブロックに構成された、メモリ・セルの
アレイと、前記メモリ・セルから情報を読み出しかつ前
記メモリ・セルに情報を書き込むための支持回路と、を
有し、かつ、前記支持回路がメモリ・セルの欠陥行を有
するサブブロックだけの中においてメモリ・セルの前記
欠陥行をメモリ・セルの冗長行で置き換えるための行冗
長回路と、メモリ・セルの少なくとも１個の欠陥サブブ
ロックをメモリ・セルの同数の機能するサブブロックで
置き換えるためのブロック・レベル冗長回路と、を有す
る、前記メモリ装置。
【００３１】（１２） メモリ装置の中のメモリ・セル
の少なくとも１個のブロックに対し第１レベルの冗長度
を備える段階と、前記第１レベルの冗長度がいったん使
い尽くされた時使用することができるメモリ・セルの前
記少なくとも１個のブロックに対し第２レベルの冗長度
を備える段階と、を有する、前記メモリ装置の中の欠陥
を修復する方法。
【００３２】（１３） 第１２項記載の方法において、
メモリ・セルの前記少なくとも１個のブロックがメモリ
・セルのサブブロックに分割され、かつ、前記第１レベ
ルの冗長度がメモリ・セルの前記サブブロックの少なく
とも１個に対し冗長素子を提供する、前記方法。
【００３３】（１４） 第１３項記載の方法において、
前記欠陥が欠陥メモリ・セルである、前記方法。
【００３４】（１５） 第１４項記載の方法において、
前記欠陥メモリ・セルが欠陥行メモリ・セルである、前
記方法。
【００３５】（１６） 第１４項記載の方法において、
前記第２レベルの冗長度が、前記第１レベルの冗長度を
用いて修復できない少なくとも１個の欠陥を有するメモ
リ・セルの前記少なくとも１個のブロックを置き換え
る、メモリ・セルの第２ブロックである、前記方法。
【００３６】（１７） 第１３項記載の方法において、
前記サブブロックの冗長素子を用いて修復できない欠陥
を備えた少なくとも１個のサブブロックを欠陥セクショ
ンが有することを指示するための欠陥セクション指示器
信号を有する、前記方法。
【００３７】（１８） 第１７項記載の方法において、
修復できない欠陥を備えた少なくとも１個のサブブロッ
クを有することを指示する欠陥セクションからのデータ
と置き換えセクションからのデータとの間でマルチプレ
ックス作用を行うための操縦論理装置を有する、前記方
法。
【００３８】（１９） 第１８項記載のメモリ装置にお
いて、前記欠陥セクション指示器信号が欠陥を指示しな
い時、前記操縦論理装置が前記メモリ・セクションを選
定されたＤＱピンに接続する、または、前記欠陥セクシ
ョン指示器信号が前記メモリ・セクション冗長素子を用
いて修復できない欠陥を前記メモリ・セクションの中に
指示する時、前記操縦論理装置が前記選定されたＤＱピ
ンを前記冗長メモリ・セクションに接続する、前記メモ
リ装置。
【００３９】（２０） 本発明の開示された実施例によ
り、半導体メモリ装置のための２レベル冗長方式に対す
る回路と方法が得られる。前記メモリ装置は、１個たは
複数個のデータ・ブロック１２を有する。前記データ・
ブロック１２のおのおのは、行ラインおよび列ラインに
沿ってアドレス可能に配列された、メモリ・セルのアレ
イを有する。前記アレイのおのおのは、おのおのが複数
個のメモリ・セルを有するサブブロックを備えた、サブ
ブロック１４に構成される。第１レベル冗長方式は、最
近の多くの半導体装置によく見られるように、欠陥素子
の置き換えのためのサブブロックのおのおのに対し、少
数個の冗長素子を有する。第２レベル冗長方式は、完全
に機能するメモリ装置に対する主メモリの一部分とし
て、または、冗長素子を用いて修復できない欠陥を有す
るメモリ・セルの少なくとも１個のサブブロックに対し
余分のレベルの冗長度として、メモリ・セルの少なくと
も１個の冗長サブブロックを有する。冗長度が作動され
る時、第２レベル冗長方式は、メモリ装置の少なくとも
１個の欠陥サブブロックをメモリ装置の同数の冗長サブ
ブロックで置き換える。
【図面の簡単な説明】
【図１】本発明を組み込んだメモリ装置の平面図。
【図２】図１の装置の中の論理データ・ブロックの全体
配置図。
【図３】標準的な第１冗長方式のブロック線図。
【図４】メモリのアレイ・ブロックのための１つの冗長
行ラインのブロック線図。
【図５】標準的な第１レベル行冗長方式のブロック線
図。
【図６】本発明による第２レベル冗長方式のブロック線
図。
【図７】標準的な第１レベル行冗長方式に関連した第２
レベル冗長方式のブロック線図。
【図８】本発明による操縦装置のブロック線図。
【図９】チップ・メモリ全体のメモリのセクションへの
概念的区分のブロック線図。
【符号の説明】
１２ データ・ブロック １４ サブブロック メモリ・セルのアレイ 支持回路
フロントページの続き (72)発明者 アーサー アール．ピエジュコ アメリカ合衆国テキサス州シュガー ラン ド，コブリ リッジ ドライブ 16711 (72)発明者 スコット イー．スミス アメリカ合衆国テキサス州シュガー ラン ド，コブル リッジ ランド 16711 (72)発明者 チャールズ ジェイ．ピルチ，ジュニア アメリカ合衆国テキサス州シュガー ラン ド，グリーン フィールズ ドライブ 3818 (72)発明者 デュイ − ローン ティー．レ アメリカ合衆国テキサス州ミズーリ シテ ィー，ペニンシュラス ドライブ 2811

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 おのおのが個別の入力／出力経路を有す
    る１個または複数個のデータ・ブロックを備えたメモリ
    装置であって、１個のデータ・ブロックが行ラインおよ
    び列ラインに沿って配列され、かつ、行および列に配列
    された複数個のメモリ・セルをおのおのが有するサブブ
    ロックに構成された、メモリ・セルのアレイと、 前記メモリ・セルから情報を読み出しかつ前記メモリ・
    セルに情報を書き込むための、かつ、メモリ・セルの少
    なくとも１個の欠陥サブブロックをメモリ・セルの同じ
    数の機能するサブブロックで置き換えるための冗長回路
    を有する、支持回路と、を有する、前記メモリ装置。
  2. 【請求項２】 メモリ装置の中のメモリ・セルの少なく
    とも１個のブロックに対し第１レベルの冗長度を備える
    段階と、 前記第１レベルの冗長度がいったん使い尽くされた時使
    用することができるメモリ・セルの前記少なくとも１個
    のブロックに対し第２レベルの冗長度を備える段階と、
    を有する、前記メモリ装置の中の欠陥を修復する方法。
JP5014103A 1992-01-31 1993-01-29 アレイ・ブロック・レベル冗長度を有するメモリ装置とその欠陥を修復する方法 Pending JPH0612893A (ja)

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US07/829,124 US5295101A (en) 1992-01-31 1992-01-31 Array block level redundancy with steering logic
US829124 1997-03-28

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JPH0612893A true JPH0612893A (ja) 1994-01-21

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