JPH08161899A - メモリデバイスおよび半導体デバイステスト方法 - Google Patents

メモリデバイスおよび半導体デバイステスト方法

Info

Publication number
JPH08161899A
JPH08161899A JP7142338A JP14233895A JPH08161899A JP H08161899 A JPH08161899 A JP H08161899A JP 7142338 A JP7142338 A JP 7142338A JP 14233895 A JP14233895 A JP 14233895A JP H08161899 A JPH08161899 A JP H08161899A
Authority
JP
Japan
Prior art keywords
memory device
memory
test
test data
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7142338A
Other languages
English (en)
Inventor
J Pilch Charles Jr
ジェイ・ピルチ，ジュニア チャールズ
W Peerin Carl
ダブリュ．ペーリン カール
T Le Duy-Loan
− ローン ティー．レ デュイ
Scott E Smith
イー．スミス スコット
Yutaka Komai
豊 駒井
G Rajagoparan Rajigobaru
ジー．ラジャゴパラン ラジゴバル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH08161899A publication Critical patent/JPH08161899A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair

Abstract

(57)【要約】 （修正有） 【目的】 高集積度のメモリ デバイスの欠陥を、極め
て短時間でテストする。 【構成】 半導体メモリ デバイス４０に、記憶セル１
３０のアレイを設け、行および列アドレスをデコードし
て、行および複数の列を同時にアクセスする。これら記
憶セル中に書込むべきテスト データ ビットを複製す
ると共に、多くの記憶セルに一度にストアする。比較テ
スト用に読出すと、このメモリデバイス中に設けられた
パラレル コンパレータ回路１４０内の、予測データビ
ットと比較する。この合格／不合格信号（リード１７０
上の）を、メモリ デバイス テスタ３０に送給して、
最終的な欠陥分析および補修を実行する。

Description

【発明の詳細な説明】
【０００１】本発明は、半導体メモリデバイスのテスト
に関し、特に、テスト用に設計された半導体メモリデバ
イスと、このようなメモリデバイスをテストする方法に
関する。
【０００２】
【従来の技術】一般に、半導体メモリデバイスでは、ア
ドレス可能な行および列に配列されたセルのアレイ中
に、情報をストアしている。これらメモリデバイスを製
造している間に、１つまたはそれ以上の欠陥が発生し、
この欠陥によってメモリ回路の好適な性能が阻止されて
しまう。また、システム上の欠陥が発生した場合には、
多くの場合に、これの原因を分析できると共に指摘する
ことが可能となる。また、他の欠陥も生じることがあ
り、例えば、メモリアレイの個々の列内のオープン回路
および隣接した列間の短絡回路のような欠陥が発生す
る。これら分析のために、メモリデバイス内にこれら他
の欠陥の分布、および所定の製造ロッド内のこれら欠陥
の数の分布を、ランダムに考察することができる。製造
ロッドにおける良品デバイスの歩留りは、ポアソン分布
関数に従って、モデル化することができる。代表的に
は、特定のデバイスを所定の製造設備内で製造している
期間において、このような他の欠陥、例えば外側に付着
した粒子物質の原因を除去することによって、製品の歩
留りを向上できる。
【０００３】一般に、不良な行および列を、冗長な行お
よび列によって置換することによって、メモリデバイス
の歩留りを更に向上させることが望まれている。例え
ば、チップのテスト中に、メモリセルの欠陥のある列を
識別して差替えることができる。冗長的差替（置換）え
技術は、半導体メモリにとって、本質的に好適なもので
ある。
【０００４】集積メモリ回路の集積度が増大するに従っ
て、すべてのタイプの半導体メモリデバイスを、ビット
密度が連続的に大きくなり、セルのサイズがより小さく
なり、且つ、更に多くのＩ／Ｏピンが形成されるように
なる。１９８０年代の後半に、４Ｍｂｉｔ（メガビッ
ト）のメモリデバイスが設計されると共に製造された。
１９９０年代では、１６Ｍｂｉｔのメモリデバイスが製
造されている。また、１９９０年代中に、６４Ｍｂｉｔ
および２５６Ｍｂｉｔのメモリデバイスの集積度が実現
できるよう期待されている。これらメモリデバイスの容
量が増大するのに併って、例えば、メモリアクセス時間
のような、或る性能のパラメータを改善する必要があ
る。
【０００５】現在、メモリデバイスの密度が大きくなれ
ばなる程、特徴のサイズはより小さなものになる。この
結果として、これらメモリデバイスは、製造プロセスで
は問題を生じさせないような極めて小さな粒子によって
欠陥を生じてしまうようになる。従って、このような密
度を更に、増大させるに当り、冗長スキームによって補
修できるランダムタイプの欠陥の数を増大させる大きな
チャレンジが生れている。
【０００６】このような密度の高いメモリデバイスにお
ける問題点は、或る欠陥を有するデバイスを補修するた
めの置換スキーム（計画）をテストすると共に、識別す
るために要する時間が多大になることである。これら欠
陥はランダムに発生するので、集積回路の各々を分析し
て、個々の補修スキームを識別する必要がある。１Ｍｂ
ｉｔのメモリデバイスに対する全テスト時間は、約７秒
間である。１Ｍｂｉｔメモリデバイスのウエファに対す
るテスト時間は、軽るく３０分を超えてしまうようにな
る。ウエファ当りのメモリデバイスの数量は、メモリデ
バイスの密度が増大するに従って、殆んど変化しないこ
とが期待されている。その理由は、このウエファのサイ
ズも増大するためである。しかし乍ら、密度が増大する
に従って、メモリデバイス当りのテスト時間が増加する
ようになる。その理由は、記憶セル当りのテスト時間は
一定であると共に、各メモリデバイスには、より多くの
記憶セルが含まれているからである。メモリデバイス当
りのテスト時間が増大すると共に、ウエファ当りのメモ
リデバイスの数量は比較的に一定であるので、ウエファ
当りのテスト時間は増加するようになる。ウエファ上の
１６Ｍｂｉｔのメモリデバイス全体に対する置換スキー
ムをテストすると共に開発する合計時間は、或る変化が
生じない限りにおいて、７時間を超えることが予測され
る。
【０００７】もう１つの問題点は、以下の通りである。
即ち、メモリデバイスをテストする技術者は、デバイス
テスタのより効果的な利用のために、これらメモリデバ
イスを、一台のデバイステスタ上で並列的にテストする
ことを望んでいる一方、これらメモリデバイスのエンド
ユーザは、更に広範なＩ／Ｏメモリデバイスを利用する
ことを望んでいる問題点である。このような広範な（ワ
イド）Ｉ／Ｏメモリデバイスでは、一台のデバイステス
タによって一度に並列的にテストできるメモリデバイス
の数量を固有的に制限している。従って、これらメモリ
デバイスの僅かな数しか、一台のデバイステスタ上で同
時にテストすることができない。この問題点は、多くの
広範なＩ／Ｏメモリデバイスを、一台のデバイステスタ
上で同時にテストするための方法を探索することであ
る。
【０００８】
【発明の要旨】上述した問題点および他の問題点は、以
下のような半導体メモリデバイスおよびテスト方法によ
って解決できる。即ち、このメモリデバイスには、アク
セス可能な行および列から成る記憶セルのアレイが設け
られると共に、特に、テスト用に設計されている。これ
ら記憶セル中に書き込むべきテストデータビットを複製
すると共に、多くの記憶セル中に、一度にストアする。
これは、同時にアクセスされる列が存在するからであ
る。比較テストのために読出すと、これらストアされた
テストデータビットの複数の発生ビットを、互いに比較
すると共に、このメモリデバイス内に存在する並列比較
回路中で予測したデータビットと比較する。この並列比
較回路からの合格／不合格信号を、メモリデバイステス
タに送給して、最終的な欠陥分析および補修を行なう。
故障／欠陥が検出される場合、故障のアドレスおよびタ
イプを表わす合格／不合格情報を、メモリデバイステス
タ中にストアする。
【０００９】この並列比較回路を、メモリデバイスのア
ーキテクチュアと好適に組合わせることによって、メモ
リデバイステスタによって検査すべきＩ／Ｏリードの数
量を減縮することができる。このことによって、更に多
くメモリデバイスを同時にテストすることが可能となる
と共に、この結果として、メモリデバイステスタの容量
を増大できる一方、広範なＩ／Ｏメモリデバイスをテス
トできるようになる。
【００１０】
【実施例】以下、図面を参照し乍ら、本発明の一実施例
を説明する。先ず、図１において、メモリデバイステス
タ３０には、マイクロプロセッサコントローラが設けら
れ、このコントローラによって、メモリからテストパタ
ーンを読出して、一連のアドレスカウンタをプリセット
すると共に、アドレスドライバおよびデータドライバ用
の入力および出力電圧レベルをプリセットする。このコ
ントローラによって、このデバイステスタメモリから記
憶したプログラムを、パターン発生器にロードする。こ
のパターン発生器によって、アドレスカウンタによるア
ドレスシーケンスの発生および、プローブを介して送信
されるテストデータビットシーケンスの発生を制御し、
これらテストデータビットをテスト４０の下でメモリデ
バイスに書込む。その後、このテストパターン発生器に
よって、アドレス、予測データビット、および読出信号
を発生し、これら読出信号によって、テスト４０の下で
メモリデバイスから記憶したテストデータビットを読出
す。これによって、このメモリデバイス内のコンパレー
タ回路により、これら読出したテストデータビットおよ
びメモリデバイステスタ３０によって発生した予測デー
タビットを比較する。テスト４０の下でメモリデバイス
から読出したデータと、この予測したデータビットとの
間の差に基いて、このパラレル（並列）コンパレータ回
路によって、合格／不合格決定が成され、テスト中のメ
モリセルデバイスのいずれかが欠陥となっているかどう
か決定する。合格／不合格信号およびこれと組合わされ
たアドレス情報を、更に分析およびデバイスの補修のた
めにデバイステスタ３０へ送給する。
【００１１】手順、またはプロセスを利用して、デバイ
スをテストすると共に、以下のような補修スキームを決
定する。即ち、この補修スキームによって、或る欠陥の
あるラインを、冗長ラインによって置換するために指定
する。この手順には、以下のステップが包含されてい
る。先ず、テスト４０の下で、このデバイスのテストモ
ードをイネーブル状態にする。このテスト中のデバイス
に対して、ＤＣ電気的なテストを実行して、適切な電気
的接点およびデバイスの動作特性を証明する。このデバ
イスのメモリセルをシステム的にアドレス処理すると共
に、テストデータビットのパターンをテスト中のデバイ
スのメモリセル中にストアする。また、これらメモリセ
ルをシステム的にアドレス処理すると共に、テスト中の
デバイスのメモリセルから、ストアしたテストデータビ
ットを読出す。テスト中のデバイスから読出したデータ
ビットを互いに比較すると共に、メモリデバイステスタ
によって発生させた予測データビットと比較して、欠陥
のあるセルを識別する。セルアドレスおよびテスト結果
情報をデバイステスタ３０中にストアする。
【００１２】メモリデバイステスタ３０を利用して、高
密度のメモリデバイスのグループを同時にテストすると
共に、補修スキーム（計画）を創出する。３００個を超
えるメモリデバイスを含む単一のウエファに対する総テ
スト時間は、約７分である。従来のシステムで実行した
同様のテストでは、約４５分またはそれより長い時間が
必要となっている。
【００１３】冗長情報を、このメモリデバイステスタ３
０によってかなり詳しく合成できると共に、次に、これ
を用いて、欠陥のタイプを決定することができる。この
ようなオフラインデバイステスト方法によって、欠陥お
よび冗長データを有効に収集する手段が得られる一方、
メモリデバイス当り、妥当な短かい時間内に、高デバイ
ス密度のメモリデバイスをテストが実行できるようにな
る。
【００１４】テスト手順を開始するために、テストモー
ドイネーブル信号を、メモリデバイステスタ３０からテ
スト中のすべてのメモリデバイスに対して送給する。こ
れらテスト中の代表例は、メモリデバイス４０である。
このテスト手順中、メモリデバイステスタ３０は、必要
に応じて、行および列アドレスを、アドレスバス３３を
介して、同時にテストを行なうべきメモリデバイスのグ
ループのメモリデバイス４０および他のメモリデバイス
に送給する。本例では、これら他のメモリデバイスは、
特に図示していない。これら他のメモリデバイスへのア
ドレスバス接続部を、アドレスバス３３から延在する破
線によって表わす。同様に、コントロール信号を、コン
トロールバス４２を経て、メモリデバイス４０および他
のメモリデバイスへ同時に送給する。これら他のメモリ
デバイスへのコントロールバス接続部を、このコントロ
ールバス４２から延在する破線によって表示している。
【００１５】このメモリデバイステスタ３０に対して、
固定数のデータ入力／出力ターミナルが設けられてい
る。これらターミナルによって、テストデータをテスト
中のメモリデバイスのグループに送給すると共に、これ
らメモリデバイスのグループから合格／不合格信号結果
を受信する。本例の場合、このメモリデバイステスタ３
０には、１６個のデータ入力／出力ターミナルが設けら
れている。このメモリデバイステスタ３０を、テストの
ために、メモリデバイスに接続する場合に、４つのデー
タリードの異なるグループを利用して、メモリデバイス
テスタ３０のデータ入力／出力ターミナルを、４つのメ
モリデバイスの各々のデータ入力／出力ターミナルに接
続する。データバス４５が図示されており、これによっ
て、メモリデバイステスタ３０のデータ入力／出力ター
ミナルを、メモリデバイス４０のデータ入力／出力ター
ミナルに相互接続する。４つのデータリードの４グルー
プの内の１グループをメモリデバイス４０に接続する。
また、データバス４５から延在する破線として図示され
ている、これらデータリードの残りの３グループは、図
示していない他の３つのメモリデバイスの接続部を表わ
している。
【００１６】このメモリデバイス４０中には、４つの独
立した入力／出力データターミナルが設けられている。
これらデータターミナルの各々は、このメモリデバイス
４０と組合わされた４つのデータリードのグループの１
つのリードに接続されている。これら４つの入力／出力
データターミナルの各々を、４つの入力／出力バッファ
５０，５１，５２，５３の１つのバッファに直結する。
テスト動作のために、１つのテストデータピットを、メ
モリデバイステスタ３０によって、４つのデータリード
の１つのリード上に送給すると共に、入力／出力バッフ
ァ５０中に、一時ストアしておく。
【００１７】このメモリデバイステスタ３０によって、
テスト中のデバイスをテストモードに設定する場合に、
アドレス信号列を、アドレスバス３０を介してテスト中
のデバイスに供給する。先ず最初に、行アドレスを行ア
ドレスバッファ３４およびテスト中のデバイスのデコー
ダ３５に供給する。このデバイスは、これの各サブアレ
イ中のメモリセルの全体の行をアドレスするためにデコ
ードされるようになる。次に、列アドレスをテスト中の
デバイスに供給する。テストモードでは、この列アドレ
スを列アドレスバッファ３７およびデコーダ３８に供給
し、このデコーーダ中では、この列アドレスが特に、デ
コードされるので、この供給された列アドレスによっ
て、メモリセルの４つの列のグループが同時にアクセス
される。以下詳述するように、この列アドレスのデコー
ド結果が、このデバイスの種々の部分に分配されるよう
になる。従って、メモリデバイスの各象限（ｇｕａｄｒ
ａｎｔ）における選択された行のメモリセルの４つのセ
ルの選択されたグループが、このテストデータビットを
ストアするためにアクセスされる。
【００１８】書込みテスト動作のため、入力／出力バッ
ファ５０にストアされている１個のテストデータビット
を、リード６８を介して、マルチプル接続部に印加し
て、テストデータビットを１６個のトップバッファ回路
７０〜８５に対して複製する。これらトップバッファ回
路７０〜８５から、テストデータビットを、４つのライ
ン増幅器９０〜１０５の各々の１６個のグループの入力
に印加する。これら４つのライン増幅器の各グループに
よって、同一のテストデータビットを受信するが、この
グループの４つのライン増幅器の１つのみを、この時
に、イネーブル状態にする。２つの列アドレスビットを
デコードして、４つのライン増幅器のいずれか１つを、
これらライン増幅器の各グループ中でイネーブルするの
かを選択する。このことは、列アドレスデコーディング
の分配の一部分である。
【００１９】この単一のテストデータビットの増幅した
ビットを、イネーブル状態のライン増幅器の各々、例え
ば、ライン増幅器９０のグループ中の１つのライン増幅
器から、リード１０８を経て、一対のローカル入力／出
力バッファ１１０の入力に供給される。本例では、１２
８個のローカル入力／出力バッファが存在している。こ
れら１２８個のバッファ中、１６個のみが一度に、イネ
ーブル状態となる。単一のアドレスビットを利用して、
これら一対のローカル入力／出力バッファのいずれかを
各ライン増幅器の出力用にイネーブルするかを決定す
る。このことは、分配された列アドレスデコーディング
の第二部分である。
【００２０】次に、この単一のテストデータビットを、
ローカル入力／出力ライン１１５を経てセンスアンプ
（増幅器）１２０のバンクに送給する。これらバンクの
各々では、５１２個のセンスアンプが設けられている。
この分配された列アドレスデコーディングの第三部分と
して、このアドレスの９ビットをデコードして、これら
バンクの各々におけるセンスアンプの１つをイネーブル
状態にする。センスアンプ１２０のバンク中のイネーブ
ルされたセンス増幅器によって、このテストデータビッ
トを強める（増幅）と共に、このデータビットをビット
ライン１２５を経て、サブアレイ１３０中の選択された
記憶セルの１つのグループに与える。
【００２１】従って、このデバイステスタ３０からの単
一テストビットを、データバス４５の一つのリード上に
印加すると共に、リード６８の多重接続部分によって記
憶セルの１６個のサブアレイに対して複製する。これら
記憶セルの４つの列から成るグループが存在し、これに
テストデータビットを、メモリデバイス４０の記憶セル
の４つの象限の各々に印加する。このテストデータビッ
トを、４つの象限の各々における４つの記憶セルの選択
したグループにストアする。従って、この単一テストデ
ータビットを複製すると共に、テスト中のメモリデバイ
スの各々における１６個のメモリセル中に、同時にスト
アする。
【００２２】テストデータビットをメモリセルの選択し
たグループ中にストアする場合に、このテストデータビ
ットは、エラー無しで各メモリセル中にストアできる
か、若しくは、選択したメモリセルのいずれかにストア
されたテストデータビット中に、エラーが導入される。
その理由は、このメモリデバイス内の欠陥によるからで
ある。
【００２３】所望のテストデータビットのすべてのビッ
トのパターンを、このデバイステスタ３０からテストメ
モリデバイスの適切に選択されたセル中に一旦、書込ま
れると（ストアされたテストデータビットのように）、
このテスト手順は、ストアされたテストデータビットを
テストメモリデバイスから読出すことによって継続する
ことができる。テストモードイネーブル信号を供給し続
けるか、または、このイネーブル信号をメモリデバイス
テスタ３０によって、テスト中のメモリデバイスに再び
印加する。
【００２４】読出しテスト動作のため、行アドレス、列
アドレスおよび読出メモリ信号を、デバイステスタ３０
によって、テストメモリデバイスへ供給する。行アドレ
スを、再度、バッファ処理すると共に、デコードするこ
とによって行を選択する。次に、列アドレスをバッファ
処理すると共に、特別にデコードすることによって列を
選択する。この結果、各メモリデバイスのサブアレイ中
の選択された記憶セルからの記憶したテストデータビッ
トを、この選択した記憶セルから読出すと共に、ビット
ラインに沿って、適切にイネーブルされたセンスアンプ
へ送給される。例えば、センスアンプ１２０のブロック
における選択したセンスアンプに送給される。このスト
アされたテストデータビットを、選択したセンスアンプ
によって増幅すると共に、この増幅したデータビット
を、これと組合わされた入力／出力バッファ１１０と、
ライン増幅器９０のグループ中の選択されたライン増幅
器を経て、バス１３５の単一リードおよびパラレルコン
パレータ回路１４０に供給する。バス１３５の４つのリ
ードを、パラレルコンパレータ回路１４０に接続する。
１つのリードを、これらライン増幅器９０，９１，９
２，９３の各々から導出するので、メモリデバイス４０
のサブアレイから読出した、ストアされたテストデータ
ビットを４つ、並列に、パラレルコンパレータ回路１４
０の入力に供給する。
【００２５】パラレルコンパレータ回路１４０は、４つ
のライン増幅器９０，９１，９２，９３の各々から、２
つのストアされたテストデータビットを受信する。これ
らストアされたテストデータビットのこのグループにお
ける各データビットは、０〜７の間の位置的位い番号を
有しているものと考える。このパラレルコンパレータ１
４０の目的は、奇数位置番号データビットのすべてのデ
ータビットが、同一の二進状態を有するかどうか、およ
び偶数位置番号データビットのすべての、データビット
が同一状態を有すかどうかを決定する。これらストアさ
れたテストデータビットは、すべて同様のものでない場
合には、エラーが、これら読出されたテストデータビッ
ト中に存在すると共に、このパラレルコンパレータ回路
１４０によって、不合格信号が発生され、この不合格信
号は、図１のメモリデバイステスタ３０に送給される。
また、これら読出されたテストデータビットの全部が同
様のものである場合には、これらの状態を、ストアされ
たテストデータビットをアクセスするためのアドレスの
予測データビットＥＸＤの状態と比較する。この予測デ
ータビットＥＸＤをデバイステスタ３０によって発生さ
せると共に、データバス４５，Ｉ／Ｏバッファ５０、お
よびリード５０を介して、パラレルコンパレータ１４０
に送給する。また、これらストアされたテストデータビ
ットおよび予測データビットのすべてが同じ場合には、
このパラレルコンパレータ回路１４０によって、合格信
号をメモリデバイステスタに送給する。
【００２６】図２には、パラレルコンパレータ回路１４
０の構成図が示されており、このコンパレータ回路１４
０によって、メモリデバイス４０の記憶セルから読出し
たテストデータビットに関する並列比較テストが実行さ
れる。図２の回路において、偶数および奇数選択信号Ｅ
Ｓ′およびＯＳによって、これらテストの各々が択一的
に実行される。偶数選択信号ＥＳによって、偶数番号の
位置０，２，４，６におけるストアされたテストデータ
ビットの並列比較が実行される。また偶数位置のストア
されたテストデータビットに対して、４つのマルチプレ
ックサ１５０〜１５３によって、選択されたテストデー
タビットを一対のＡＮＤゲート１５７と１５８とに供給
する。奇数選択信号ＯＳによって、奇数番号の位置１，
３，５，７におけるテストデータビット間で並列比較が
実行される。また、奇数番号位置のテストデータビット
に対して、４つのマルチプレックサ１６０〜１６３によ
って、これら選択されたテストデータビットを一対のＡ
ＮＤゲート１６７と１６８とに供給される。
【００２７】偶数選択信号ＥＳがアクティブであると共
に、これら位置０〜７における読出したテストデータビ
ットが「ハイ」の場合に、偶数データハイ信号ＥＤＨ
は、“１”であると共に、奇数データロー信号ＥＤＬは
“０”である。これら２つの偶数データ信号のこの状態
は、すべての偶数位置データビットが“０”であること
を表わしている。偶数選択信号ＥＳがアクティブである
と共に、位置０〜７における読出したテストデータビッ
トのすべてのビットがローである場合には、偶数データ
ハイ信号ＥＨＤが“０”であると共に、偶数データロー
信号ＥＤＬが“１”である。これら２つの偶数データ信
号のこの状態は、すべての偶数位置データビットが
“０”であることを表わしている。この偶数選択信号Ｅ
Ｓがアクティブであると共に、読出したテストデータビ
ット０，２，４，６に、少なくとも“０”と“１”とが
含まれている場合には、これら偶数データハイ信号ＥＤ
Ｈおよびロー信号ＥＤＬの両方が“１”となる。これら
２つの偶数データ信号のこの状態は、偶数位置のストア
されたテストデータビット間にエラーが存在しているこ
とを表わすものである。
【００２８】奇数選択信号ＯＳがアクティブである場合
の読出したテストデータビット位置１，３，５，７に対
して、同様の入力組合せによって、奇数データハイ信号
ＯＤＨおよび奇数データロー信号ＯＤＬの同様の結果状
態が発生する。これら信号状態は、すべての偶数位置の
ストアされたテストデータビットが“１”であること、
これらすべての偶数位置のストアされたテストデータビ
ットが“０”であること、およびこれら偶数位置のスト
アされたテストデータビット間にエラーが存在すること
を、それぞれ表わしている。
【００２９】パラレルデータテストの結果、即ち、これ
ら偶数データハイおよびロー信号ＥＤＨおよびＥＤＬな
らびに奇数データハイおよびロー信号ＯＤＨおよびＯＤ
Ｌを、予測データビットＥＸＤと比較する。図２の回路
によって、メモリデバイス４０の１つの象限に対して、
パラレルデータテストの４つの出力と、１つの予測デー
タビットＥＸＤとを比較する。これらパラレルデータ比
較、即ち、記憶したテストデータビットの偶数および奇
数のセットの比較結果と、予測データビットＥＸＤとを
比較する。これらストアしたテストデータビットのすべ
てが同じであると共に、この予測データビットＥＸＤと
等価な場合には、パラレルコンパレータ１４０によって
リード１７０上に出力される信号は合格信号、即ち、こ
の予測データビットＥＸＤと同一状態を有する信号であ
る。これらストアされたテストデータビットおよび予測
データビットＥＸＤのいずれの間で、ミスマッチが存在
している場合には、このパラレルコンパレータ１４０に
よるリード１７０上に出力される信号は、不合格信号、
即ち、予測データビットＥＸＤの状態の補足状態の信号
となる。
【００３０】図１に示したサブアレイは、Ｉ／Ｏバッフ
ァと対を成しており、各Ｉ／Ｏバッファからのデータ
を、これらサブアレイの別個の１つにストアすると共
に、このサブアレイから読出されたテストデータの比較
結果を、同一のＩ／Ｏバッファを介してデバイステスタ
に戻すようにする。補修アドレスに関連する情報は、従
来例で必要とする数より少ない数のＩ／Ｏ位置をチェッ
クすることによって得られるようになる。テスト用のＩ
／Ｏリードを減縮することが可能となる。この理由は、
複数のストアしたテストデータビットの比較テストを、
メモリデバイス内に含まれた比較回路によって実行する
からである。
【００３１】再び図１に戻り、パラレルコンパレータ１
４０によってリード１７０上に、どのような出力信号を
発生しても、この出力信号を、入力／出力バッファ５０
およびデータバス４５の単一リードを介して、メモリデ
バイステスタ３０へ送給する。メモリデバイステスタ３
０内で、パラレルコンパレータ１４０からの合格／不合
格信号を、予測データビットＥＸＤと、続く故障位置分
析のためにアクセスしたアドレスと一緒にストアすると
共に、欠陥回路を、冗長回路によって置換することによ
って補修する。
【００３２】以上の説明は、テスト用に設計したメモリ
デバイスおよびこのメモリデバイス上のテスト手順を実
施するための一実施例について記載したものである。こ
れら記載した実施例およびテスト方法、ならびに他の例
は、共に、添付した請求の範囲内のものであることは明
らかである。
【００３３】以上の説明に関して、更に以下の項を開示
する。 （１）複数の記憶セルアレイと、これら記憶セルアレイ
の各々とを、前記記憶セルのアドレス可能な行および列
に配列し；行アドレスに応答して、メモリデバイス中の
記憶セルの行を選択する行デコーダと；列アドレスに応
答して、このメモリデバイス中の記憶セルの列グループ
を同時に選択する列デコーダと；単一のテストデータビ
ットを複製されたテストデータビットのグループに複製
するための複数の回路と；前記メモリデバイス用の複数
の入／出力データターミナルと、これら入／出力データ
ターミナルを前記複製回路に接続し；および前記複製回
路の各々の出力を、前記列デコーダを介して、前記記憶
セルの列の選択したグループに選択的に接続する複数の
相互接続部とを具備し、これら記憶セルの選択された列
グループによって、前記選択した行内の記憶セルの選択
したグループの各々に、複製したテストデータビットを
記憶したことを特徴とするメモリデバイス。
【００３４】（２）更に、テストモード信号および書込
み信号に応答し、前記テストデータビットを受信するメ
モリデバイスを構成し、前記複製回路へこのテストデー
タビットを送給し、およびこれら複製したテストデータ
ビットを前記記憶セルのグループ中に同時にストアする
回路と；ならびに前記テストモード信号と読出し信号と
に応答し、前記記憶セルの選択したグループから、前記
記憶したテストデータビットを同時に読出し、これら読
出したテストデータビットを互いに比較すると共に予測
データビットとを比較し、ならびにこの比較結果に依存
して、合格／不合格信号を発生する回路とを具備した第
１項記載のメモリデバイス。
【００３５】（３）前記メモリデバイスからの合格／不
合格信号をメモリデバイステスタに導くための１本のリ
ードを更に設けた第２項記載のメモリデバイス。
【００３６】（４）メモリデバイステスタからの前記１
個のテストデータビットを前記メモリデバイスへ送給す
る４本のリードを、更に設けた第２項記載のメモリデバ
イス。
【００３７】（５）半導体メモリデバイスの欠陥をテス
トするに当り；このメモリデバイスをテストモードにイ
ネーブルするステップと；このメモリデバイスの記憶セ
ルの行をアドレスするステップと；このメモリデバイス
の記憶セルの列のグループを同時にアドレスして、選択
した記憶セルのグループをアクセスするステップと；テ
ストデータビットを複製すると共に、この複製したテス
トデータビットを、前記選択した記憶セルのグループ中
に同時に記憶するステップと；前記メモリデバイスの記
憶セルの行を再度アドレス動作するステップと；前記メ
モリデバイスの記憶セルの列のグループを同時に、再度
アドレスして、前記選択した記憶セルのグループをアク
セスするステップと；これら記憶したテストデータビッ
トを、前記選択した記憶セルのグループから同時に読出
すステップと；これら読出した前記記憶したテストデー
タビットを互いに比較すると共に、予期したデータビッ
トで比較して、合格／不合格信号を発生するステップ
と；および前記アドレス処理された行および列、ならび
にこの合格／不合格信号の状態を表わす情報を記憶する
ステップとを具備したことを特徴とする半導体メモリデ
バイスのテスト方法。
【００３８】（６）半導体メモリデバイス４０に、記憶
セル１３０のアレイを設け、これらセルアレイは、行お
よび列でアクセス可能であると共に、特に、テスト用に
設計されている。行および列アドレスをデコードして、
行および複数の列を同時にアクセスする。これら記憶セ
ル中に書込むべきテストデータビットを複製すると共
に、列を同時にアクセスするのと同様に、多くの記憶セ
ルに一度にストアする。比較テスト用に読出すと、スト
アしたテストデータビットを複数回発生させて、互いに
比較すると共に、このメモリデバイス中に設けられたパ
ラレルコンパレータ回路１４０内の予測データビットと
を比較する。このパラレルコンパレータ回路からの合格
／不合格信号（リード１７０上の）を、メモリデバイス
テスタ３０に送給して、最終的な欠陥分析および補修を
実行する。故障／欠陥が検出されると、故障のアドレス
およびタイプを表わす情報を、メモリデバイステスタ中
にストアする。メモリデバイステスト方法も開示されて
いる。
【図面の簡単な説明】
【図１】本発明の一実施例のメモリデバイステスタおよ
びテスト中のメモリデバイスの一部分を表わすブロック
ダイヤグラム。
【図２】図１で利用するパラレルコンパレータ回路を表
わす概略ダイヤグラム。
【符号の説明】
３０ メモリデバイステスタ ３３ アドレスバス ４０ テスト中のメモリデバイス ５０，５１〜５４，６５ Ｉ／Ｏバッファ ７０，７１〜７４，８５ トップバッファ ９０，９１〜９４，１０５ ライン増幅器 １２０ センスアンプ １３０ サブアレイ １４０〜１４３ パラレルコンパレータ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デュイ − ローン ティー．レ アメリカ合衆国テキサス州ミズーリ シテ ィー，ペニンシュラス ドライブ 2811 (72)発明者 スコット イー．スミス アメリカ合衆国テキサス州シュガー ラン ド，コブルリッジ ドライブ 16711 (72)発明者 駒井 豊 茨城県土浦市中村西根1871−43 (72)発明者 ラジゴバル ジー．ラジャゴパラン マレーシア国ペナン，バヤン レパス，タ マン ブキット ジャムブル シー − 16 − １

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数の記憶セルアレイと、これらアレイ
    の各々を、前記記憶セルのアドレス可能な行および列に
    配列し；行アドレスに応答して、メモリデバイス中の記
    憶セルの行を選択する行デコーダと；列アドレスに応答
    して、このメモリデバイス中の記憶セルの列のグループ
    を同時に選択する列デコーダと；単一のテストデータビ
    ットを複製されたテストデータビットのグループに複製
    するための複数の回路と；前記メモリデバイス用の複数
    の入／出力データターミナルと、これら入／出力データ
    ターミナルを前記複製回路に接続し；および前記複製回
    路の各々の出力を、前記列デコーダを介して、前記記憶
    セルの列の選択したグループに選択的に接続する複数の
    相互接続部とを具備し、これら記憶セルの選択された列
    グループによって、前記選択した行内の記憶セルの選択
    したグループの各々に、複製したテストデータビットを
    記憶したことを特徴とするメモリデバイス。
  2. 【請求項２】 半導体メモリデバイスの欠陥をテストす
    るに当り；このメモリデバイスをテストモードにイネー
    ブルするステップと；このメモリデバイスの記憶セルの
    行をアドレスするステップと；このメモリデバイスの記
    憶セルの列のグループを同時にアドレスして、選択した
    記憶セルのグループをアクセスするステップと；テスト
    データビットを複製すると共に、この複製したテストデ
    ータビットを、前記選択した記憶セルのグループ中に同
    時に記憶するステップと；前記メモリデバイスの記憶セ
    ルの行を再度アドレス動作するステップと；前記メモリ
    デバイスの記憶セルの列のグループを同時に、再度アド
    レスして、前記選択した記憶セルのグループをアクセス
    するステップと；これら記憶したテストデータビット
    を、前記選択した記憶セルのグループから同時に読出す
    ステップと；これら読出した前記記憶したテストデータ
    ビットを互いに比較すると共に、予期したデータビット
    で比較して、合格／不合格信号を発生するステップと；
    および前記アドレス処理された行および列、ならびにこ
    の合格／不合格信号の状態を表わす情報を記憶するステ
    ップとを具備したことを特徴とする半導体メモリデバイ
    スのテスト方法。
JP7142338A 1994-04-29 1995-05-01 メモリデバイスおよび半導体デバイステスト方法 Pending JPH08161899A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US23659694A 1994-04-29 1994-04-29
US236596 1994-04-29

Publications (1)

Publication Number Publication Date
JPH08161899A true JPH08161899A (ja) 1996-06-21

Family

ID=22890153

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7142338A Pending JPH08161899A (ja) 1994-04-29 1995-05-01 メモリデバイスおよび半導体デバイステスト方法

Country Status (2)

Country Link
US (1) US5706234A (ja)
JP (1) JPH08161899A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0828257A3 (en) * 1996-09-05 1999-07-07 Oki Electric Industry Co., Ltd. Method and device for testing a memory circuit in a semiconductor device

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100192590B1 (ko) * 1996-08-09 1999-06-15 윤종용 반도체 메모리 장치의 병렬 비트 테스트회로
US5966388A (en) 1997-01-06 1999-10-12 Micron Technology, Inc. High-speed test system for a memory device
JPH10312700A (ja) * 1997-05-14 1998-11-24 Toshiba Corp 半導体試験装置
JP2002501654A (ja) * 1997-05-30 2002-01-15 ミクロン テクノロジー，インコーポレイテッド ２５６Ｍｅｇダイナミックランダムアクセスメモリ
JP3922765B2 (ja) * 1997-07-22 2007-05-30 富士通株式会社 半導体装置システム及び半導体装置
JP3237579B2 (ja) * 1997-08-07 2001-12-10 日本電気株式会社 メモリテスト回路
US5959911A (en) * 1997-09-29 1999-09-28 Siemens Aktiengesellschaft Apparatus and method for implementing a bank interlock scheme and related test mode for multibank memory devices
US5907561A (en) * 1997-12-17 1999-05-25 Advanced Micro Devices, Inc. Method to improve testing speed of memory
US5956280A (en) * 1998-03-02 1999-09-21 Tanisys Technology, Inc. Contact test method and system for memory testers
DE19852071C2 (de) * 1998-11-11 2000-08-24 Siemens Ag Integrierter Halbleiterchip mit über Bondpads voreingestellter Dateneingabe-/Datenausgabe-Organisationsform
KR100464940B1 (ko) * 1999-04-19 2005-01-05 주식회사 하이닉스반도체 데이터버스라인을 공유한 병렬 테스트 모드의 반도체메모리장치
US6694461B1 (en) * 1999-07-26 2004-02-17 Ati International Srl System and method for testing integrated memories
US6574763B1 (en) 1999-12-28 2003-06-03 International Business Machines Corporation Method and apparatus for semiconductor integrated circuit testing and burn-in
JP2002260398A (ja) * 2001-03-05 2002-09-13 Mitsubishi Electric Corp マルチビットテスト回路
US7076706B2 (en) * 2001-04-24 2006-07-11 International Business Machines Corporation Method and apparatus for ABIST diagnostics
US6529428B2 (en) * 2001-05-22 2003-03-04 G-Link Technology Multi-bit parallel testing for memory devices
KR100564033B1 (ko) * 2003-12-05 2006-03-23 삼성전자주식회사 단일 버퍼 선택 입력 단자를 가지는 반도체 메모리 및반도체 메모리 테스트 방법
US7468993B2 (en) * 2005-01-14 2008-12-23 International Business Machines Corporation Dynamic reconfiguration of solid state memory device to replicate and time multiplex data over multiple data interfaces
US8320235B2 (en) * 2006-02-17 2012-11-27 Advantest (Singapore) Pte Ltd Self-repair system and method for providing resource failure tolerance
US7613047B2 (en) * 2006-10-05 2009-11-03 International Business Machines Corporation Efficient circuit and method to measure resistance thresholds
KR100791348B1 (ko) * 2006-12-15 2008-01-03 삼성전자주식회사 반도체 메모리 장치 및 그 병렬 비트 테스트 방법
US7661044B2 (en) * 2007-02-12 2010-02-09 International Business Machines Corporation Method, apparatus and program product to concurrently detect, repair, verify and isolate memory failures
US8504883B2 (en) * 2010-08-25 2013-08-06 Macronix International Co., Ltd. System and method for testing integrated circuits
US20190074222A1 (en) * 2011-06-28 2019-03-07 Monolithic 3D Inc. 3d semiconductor device and system
US10643735B1 (en) * 2017-10-27 2020-05-05 Pdf Solutions, Inc. Passive array test structure for cross-point memory characterization
US11183261B2 (en) * 2020-04-01 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Test device for memory, method for detecting hardware failure in memory device, and test apparatus of memory array

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5327380B1 (en) * 1988-10-31 1999-09-07 Texas Instruments Inc Method and apparatus for inhibiting a predecoder when selecting a redundant row line
KR910005306B1 (ko) * 1988-12-31 1991-07-24 삼성전자 주식회사 고밀도 메모리의 테스트를 위한 병렬리드회로
US5117426A (en) * 1990-03-26 1992-05-26 Texas Instruments Incorporated Circuit, device, and method to detect voltage leakage
US5265100A (en) * 1990-07-13 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved test mode
US5208776A (en) * 1990-07-31 1993-05-04 Texas Instruments, Incorporated Pulse generation circuit
US5228000A (en) * 1990-08-02 1993-07-13 Mitsubishi Denki Kabushiki Kaisha Test circuit of semiconductor memory device
JP2812004B2 (ja) * 1991-06-27 1998-10-15 日本電気株式会社 スタティック型ランダムアクセスメモリ装置
JPH05210998A (ja) * 1992-01-30 1993-08-20 Nec Corp 半導体メモリ装置
US5295101A (en) * 1992-01-31 1994-03-15 Texas Instruments Incorporated Array block level redundancy with steering logic
US5383157A (en) * 1993-08-06 1995-01-17 Cypress Semiconductor Corporation Parallel TESTMODE

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0828257A3 (en) * 1996-09-05 1999-07-07 Oki Electric Industry Co., Ltd. Method and device for testing a memory circuit in a semiconductor device
US6195771B1 (en) 1996-09-05 2001-02-27 Oki Electric Industry Co., Ltd Semiconductor device having semiconductor memory circuit to be tested, method of testing semiconductor memory circuit and read circuit for semiconductor memory circuit

Also Published As

Publication number Publication date
US5706234A (en) 1998-01-06

Similar Documents

Publication Publication Date Title
JPH08161899A (ja) メモリデバイスおよび半導体デバイステスト方法
US5377146A (en) Hierarchical redundancy scheme for high density monolithic memories
US7043672B2 (en) Layout for a semiconductor memory device having redundant elements
US5157664A (en) Tester for semiconductor memory devices
JP2570203B2 (ja) 半導体記憶装置
US6307795B1 (en) Semiconductor memory having multiple redundant columns with offset segmentation boundaries
US6515921B2 (en) Semiconductor storage device having redundancy circuit for replacement of defect cells under tests
US5544113A (en) Random access memory having a flexible array redundancy scheme
JPH11219598A (ja) 半導体記憶装置
JPH0612893A (ja) アレイ・ブロック・レベル冗長度を有するメモリ装置とその欠陥を修復する方法
EP1173853B1 (en) Failure capture apparatus and method for automatic test equipment
JP2003508870A (ja) メモリデバイスにおける多重化された冗長スキームのための回路および方法
JPH1074396A (ja) 半導体記憶装置
JP2004503897A (ja) 行修理をセグメント化した半導体メモリ
US6490210B2 (en) Semiconductor memory integrated circuit employing a redundant circuit system for compensating for defectiveness
US6661718B2 (en) Testing device for testing a memory
US5561636A (en) Random access memory with a simple test arrangement
JPH10275493A (ja) 半導体記憶装置
US5970002A (en) Semiconductor memory device having redundancy function
JP3844917B2 (ja) 半導体記憶装置
US7038956B2 (en) Apparatus and method for reading out defect information items from an integrated chip
US20080137446A1 (en) Semiconductor integrated circuit and relief method and test method of the same
US4833677A (en) Easily testable high speed architecture for large RAMS
KR20000077319A (ko) 반도체 메모리를 테스트하기 위한 방법 및 테스트디바이스를 가진 반도체 메모리
JPS62250599A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041124

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050224

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050519

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050909