JP2003508870A - メモリデバイスにおける多重化された冗長スキームのための回路および方法 - Google Patents

メモリデバイスにおける多重化された冗長スキームのための回路および方法

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JP2003508870A JP2001520414A JP2001520414A JP2003508870A JP 2003508870 A JP2003508870 A JP 2003508870A JP 2001520414 A JP2001520414 A JP 2001520414A JP 2001520414 A JP2001520414 A JP 2001520414A JP 2003508870 A JP2003508870 A JP 2003508870A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Hardware Redundancy (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 メモリセルのアレイを含む半導体メモリデバイスを、複数のサブアレイ（１４ａ、１４ｂ）に分割する。複数のサブアレイ（１４ａ、１４ｂ）を、メモリセルの行および列として構成する。サブアレイはそれぞれ、欠陥のメモリセルを修復するために、限られた数の冗長の行（１６ａ、１６ｂ）および列（１８ａ、１８ｂ）を有する。少なくとも２つのメモリサブアレイの冗長メモリを、各絶縁回路（４０ａ、４０ｂ）を通じてＩ／Ｏライン（５０、５２）に結合させる。絶縁回路に結合された制御回路（４４）は、サブアレイの冗長メモリをＩ／Ｏラインに選択的に結合させる。複数のサブアレイの冗長メモリを結合させると、残りのサブアレイと主に関連付けられた冗長メモリが無くなった場合において、１つのサブアレイの冗長メモリを用いて、やはり当該Ｉ／Ｏラインに結合されているほかのサブアレイ中の欠陥のメモリセルを修復する作業が容易になる。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、一般的にメモリデバイスに関し、さらに詳細には、冗長メモリセル
を用いるメモリデバイスにおいて欠陥メモリセルを取り替えるための回路および
方法に関する。
【０００２】 （発明の背景） 典型的な半導体メモリデバイスは、行および列に配列された複数のメモリセル
を備えたメモリセルアレイを含む。通常、上記アレイのメモリセルは、検査され
、必要な場合、メモリデバイスが顧客に出荷される前に修理される。メモリデバ
イスの検査の間、欠陥が見出された任意のメモリセルは、冗長メモリセルと取り
替えられる。欠陥メモリセルを含む列または行全体は、通常、それぞれ、冗長の
列または行と取り替えられる。例えば、欠陥メモリセルを含む列を取り替えるた
めに、列アドレスデコーダは、冗長の列を欠陥メモリセルを含む列アドレスにマ
ッピングし、欠陥メモリセルを含む列へのデータアクセスを無効（ディセーブル
）にするようにプログラミングされる。従って、外部回路は、この欠陥列のアド
レスからデータを読み出すか、またはこの欠陥の列アドレスにデータを書き込む
場合、列アドレスデコーダは、欠陥列を能動化せず、代わりに、冗長セルを能動
化する。その結果、データは、冗長列内の対応するアドレシングされたメモリセ
ルに転送され得るか、または冗長列内の対応するアドレシングされたメモリセル
から転送され得る。
【０００３】 冗長の列または行の置換は、従来、メモリデバイスが形成されるダイのいくつ
かのヒューズバンクの１つにおいて、ヒューズの特定の組み合せを開放すること
によって、またはアンチヒューズ（ａｎｔｉｆｕｓｅ）の組み合せを閉鎖するこ
とによって、完了する。従来のヒューズは、レーザートリミングにより開放され
得るポリシリコンヒューズを含み、アバランチュタイプ（ａｖａｌａｎｃｈｅ−
ｔｙｐｅ）ヒューズおよびコンデンサタイプ（ｃａｐｃｉｔｉｖｅ−ｔｙｐｅ）
のアンチヒューズもまた含む。アレイの所与の列または行が欠陥メモリセルを含
む場合、その欠陥メモリセルのアドレスは、ヒューズバンクにプログラミングさ
れる。比較回路は、入力アドレスそれぞれを比較し、入力アドレスが、ヒューズ
バンクの任意のプログラミングされたアドレスに適合するかどうかを判定する。
比較回路が適合を判定する場合、比較回路は、適合信号を列または行デコーダに
出力する。行または列デコーダは、応答において、適切な冗長列または行にアク
セスし、主メモリアレイの欠陥の列または行を無視する。
【０００４】 メモリデバイス用のより多くの冗長メモリを有することは有利であるように思
われるが、冗長メモリセルの列及び行、ならびに冗長列および行にアクセスする
ために必要な比較回路は、メモリデバイスのダイ上にかなりの空間を占める。比
較回路は、一般には、ＮＡＮＤおよびＮＯＲゲート等の他の論理ゲートよりも広
い領域を必要とする複数の排他ＯＲゲートを用いる。ヒューズの各バンクについ
て、少なくとも１つの比較回路が必要とされる。他方では、冗長列および行の数
量を減らすと、結果的に、メモリデバイスを修理するには、冗長列および行の数
量が不十分となり得る。
【０００５】 冗長メモリ素子の数量を減らすことに関する問題を悪化させるのは、主メモリ
アレイがいくつかのサブアレイに分けられるという事実である。従来のメモリデ
バイスは、メモリセルの主アレイをサブアレイに分割し、その結果、メモリの一
部のみは、所与のアクセスの間、活性化される必要がある。これにより、有意な
省電力が行われる。しかし、問題は、各サブアレイ内で、サブアレイ内に配置さ
れる欠陥メモリセルを修理するために利用可能な冗長列および行の数が限定され
ることである。関連のある冗長列および行は、特定のサブアレイ、またはサブア
レイのグループ内に配置される欠陥メモリセルを修理するためにのみ、利用され
得る。サブアレイで利用可能な冗長メモリにより修理され得るより、より多くの
欠陥メモリセルがそのサブアレイ内にある場合、メモリデバイス全体が廃棄され
なければならない。
【０００６】 欠陥メモリセルを冗長メモリと取り替えることによって、メモリデバイスの修
理可能性を向上させる必要がある一方で、メモリデバイス内の冗長メモリの量が
増加することを最小化する必要がある。
【０００７】 （発明の要旨） いくつかのメモリサブアレイに分割されたメモリセルアレイを有するメモリデ
バイスは、１つのメモリサブアレイの使用されていない冗長メモリをマッピング
して、別のメモリサブアレイの欠陥メモリを修理し、これにより冗長列または行
の数を増加させることなく、メモリの修理性能を向上させる。各サブアレイでは
、冗長メモリの数が限定されている。冗長メモリの限定された数が、メモリサブ
アレイについて減らされる場合でも、メモリデバイスは、別のメモリサブアレイ
の使用されていない冗長メモリを欠陥メモリセルのアドレスにマッピングするこ
とによって修理され得る。使用されていない冗長メモリを共有するサブアレイは
、共通のＩ／Ｏラインへ各絶縁回路を介して接続される。制御回路は、冗長メモ
リを適切なＩ／Ｏラインに選択的に接続するように絶縁回路に接続され、別のメ
モリサブアレイの欠陥メモリを修理するために、１つのメモリサブアレイの冗長
メモリの使用を容易にする。置換は、メモリデバイスの残りに対して問題が生じ
ないように思われる。
【０００８】 （発明の詳細な説明） 本発明の原理に基づくメモリデバイス１０の実施形態を図１に示す。上述した
ように、冗長行または冗長列と置換する必要のある欠陥の数がメモリサブアレイ
内の利用可能な数を超える場合、従来のメモリデバイスは修復できない。しかし
、従来のメモリデバイスとは異なり、第１のメモリサブアレイに関連する冗長行
または冗長列の数を使い果たした場合、メモリデバイス１０は、別のメモリサブ
アレイからの未使用の冗長行または冗長列を「代用」して、第１のメモリサブア
レイを修復することができる。したがって、各サブアレイの冗長行または冗長列
の数を増やすことなくメモリデバイス１０の修復性能が増大する。
【０００９】 図１は、２つのメモリサブアレイ１２ａおよび１２ｂを有するメモリデバイス
１０を示す。各メモリサブアレイ１２ａ、１２ｂは、主メモリ部分１４ａ、１４
ｂおよび冗長メモリ部分を含む。冗長メモリ部分は、さらに、冗長行メモリ１６
ａ、１６ｂおよび冗長列メモリ１８ａ、１８ｂに分割される。すでに述べたよう
に、冗長行メモリ１６ａ、１６ｂおよび冗長列メモリ１８ａ、１８ｂの両方を用
いて、主メモリ部分１４ａ、１４ｂの欠陥メモリセルが修復される。各メモリサ
ブアレイ１２ａ、１２ｂ内に配置される冗長行メモリ１６ａ、１６ｂおよび冗長
列メモリ１８ａ、１８ｂの数は制限される。
【００１０】 行ヒューズバンク２４ａ、２４ｂおよび行アドレスデコーダ２６ａ、２６ｂな
らびに列ヒューズバンク３０ａ、３０ｂおよび列アドレスデコーダ３２ａ、３２
ｂが、各サブアレイ１２ａ、１２ｂと関連している。行ヒューズバンクおよび列
ヒューズバンクの各々は、それぞれのメモリサブアレイ内の利用可能な冗長行お
よび冗長列の各々について１組のプログラム可能なデバイスを含む。サブアレイ
１２ａ、１２ｂの列は、対応する数のセンスアンプ３４ａ、３４ｂに結合される
。センスアンプ３４ａ、３４ｂは、それぞれのサブアレイの列からのデータを増
幅し、センスアンプ３４ａ、３４ｂの出力は、それぞれの列デコーダ３２ａ、３
２ｂに結合される。主メモリ部分１４ａの列は、センスアンプ３４ａおよび列デ
コーダ３２ａを介してＩ/Ｏ線５０に結合される。同様に、主メモリ部分１４ｂ
の列は、センスアンプ３４ｂおよび列デコーダ３２ｂを介してＩ/Ｏ線５２に結
合される。Ｉ/Ｏ線５０および５２が、相補的な一対のＩ/Ｏ線のまたは一方の端
部のみを有するＩ/Ｏ線のいずれであってもよいことは当業者に理解される。
【００１１】 従来のメモリデバイスの説明と同様の点についてメモリデバイス１０を説明し
た。しかし、メモリデバイス１０は、従来のメモリデバイスに含まれる回路に加
えてさらに回路を含み、それにより、１つのサブアレイの冗長メモリが別のサブ
アレイと共有され得る。メモリデバイス１０は、列デコーダ３２ａと列デコーダ
３２ｂとの間、および、Ｉ/Ｏ線５０とＩ/Ｏ線５２との間にそれぞれ結合された
絶縁回路４０ａおよび４０ｂをさらに含む。各絶縁回路４０ａ、４０ｂは、Ｉ/
Ｏ線５０および５２の両方に結合され、冗長列メモリ１８ａ、１８ｂをＩ/Ｏ線
５０、５２のいずれかに選択的に結合する。メモリデバイス１０は、また、絶縁
信号ＩＳＯＡおよびＩＳＯＢをそれぞれ列ヒューズバンク３０ａ、３０ｂから受
け取るように結合された制御回路４４を含む。制御回路４４は、イネーブル信号
ＥＮＡＢＬＥＡおよびＥＮＡＢＬＥＢを提供して、絶縁回路４０ａおよび４０ｂ
を作動または抑制し、Ｉ/Ｏ線５０、５２のいずれを、選択された冗長列メモリ
１８ａ、１８ｂに結合するかを制御するように、さらに結合される。
【００１２】 以下により詳細に説明するように、Ｉ/Ｏ線５０はサブアレイ１２ａと主に関
係し、Ｉ/Ｏ線５２はサブアレイ１２ｂと主に関係するが、冗長列メモリ１８ａ
、１８ｂを絶縁回路４０ａおよび４０ｂを介してＩ/Ｏ線５０、５２の各々に結
合することにより、１つのサブアレイの冗長メモリを用いて別のサブアレイの欠
陥メモリセルを修復することが容易になる。
【００１３】 Ｉ/Ｏ線が特定のサブアレイの主メモリ部分の列に結合される場合に、Ｉ/Ｏ線
はその特定のメモリサブアレイと主に関係することを述べる。例えば、図１に示
すように、Ｉ/Ｏ線５０がサブアレイ１４ａと主に関係し、Ｉ/Ｏ線５２がサブア
レイ１４ｂと主に関係する。対照的に、別のメモリサブアレイ内に配置されたア
ドレスにマッピングされた冗長メモリセルにアクセスする場合に、冗長メモリセ
ルが結合されるＩ/Ｏ線が他のメモリサブアレイと主に関連することを述べる。
Ｉ/Ｏ線はいくつかのメモリサブアレイと主に関連し得る。しかし、当業者が理
解するように、Ｉ/Ｏ線は、所与の時間に、それらサブアレイの１つのみからデ
ータを受け取り得るかまたはそれらサブアレイの１つのみにデータを送信し得る
。
【００１４】 図１に示すメモリデバイス１０において、サブアレイ１２ａおよび１２ｂの両
方が同時にアクセスされ、各サブアレイ１２ａ、１２ｂが、データワードの１ビ
ットを提供する。サブアレイ１２ａおよび１２ｂの両方が、行アドレスおよび列
アドレスを同時に受け取る。サブアレイ１２ｂ内のアクセスされたメモリセルに
よって格納されたデータビットが、サブアレイ１２ｂと主に関係するＩ/Ｏ線５
２に提供される。同時に、サブアレイ１２ａ内の対応するメモリセルによって格
納されたデータビットが、Ｉ/Ｏ線５０に提供される。しかし、当業者が理解す
るように、本発明の原理のいくつかまたは全てを、サブアレイ１２ａおよび１２
ｂが同時にアクセスされないメモリデバイスに適用してもよい。
【００１５】 既に述べたように、メモリデバイス１０のテストの間に、冗長メモリが欠陥メ
モリセルのアドレスにマッピングされる。テストの間、欠陥メモリセルは、まず
、欠陥メモリセルが存在するメモリサブアレイ１２ａまたは１２ｂと関連する冗
長メモリと交換される。しかし、サブアレイ内の欠陥メモリセルの全てを修復す
るのに必要な冗長メモリが、そのメモリサブアレイ内に配置された冗長行の数ま
たは冗長列の数を超えた場合、別のメモリサブアレイ内の未使用冗長メモリが、
任意の更なる欠陥メモリセルのアドレスにマッピングされる。未使用の冗長メモ
リを有するサブアレイに関連するヒューズバンク２４、３０内に欠陥セルのアド
レスをプログラミングすることにより、未使用の冗長メモリがマッピングされる
。さらに、ヒューズバンクをプログラミングして、冗長メモリを適切なサブアレ
イにマッピングする必要がある。このことは、各冗長メモリに関連する更なるヒ
ューズをプログラミングして、冗長メモリがそのサブアレイ内の位置にマッピン
グされる必要があるのか、または、別のサブアレイ内の位置にマッピングされる
必要があるのかを示すことにより達成され得る。
【００１６】 動作中、入力される行アドレスが、行アドレスラッチ（図示せず）によって、
行ヒューズバンク２４ａ、２４ｂに提供される。各行ヒューズバンク２４ａ、２
４ｂは、入力行アドレスを、行ヒューズバンク２４ａ、２４ｂ内にプログラミン
グされた冗長行アドレスと比較する。冗長アドレスは、メモリの冗長行と置換さ
れた主メモリ１４ａ、１４ｂの行アドレスである。行ヒューズバンク２４ａ、２
４ｂがアドレスのマッチを検出しない場合、行アドレスデコーダ２６ａおよび２
６ｂが、主メモリ部分１４ａ、１４ｂ内の行アドレスラッチによって提供される
行アドレスに対応するメモリの行にアクセスする。入力される行アドレスがプロ
グラミングされた冗長行アドレスの１つとマッチする場合、アドレスのマッチを
検出する行ヒューズバンク２４ａまたは２４ｂによってＭＡＴＣＨ信号が生成さ
れ、関連する行デコーダ２６ａまたは２６ｂに提供される。それに応答して、関
連する行アドレスデコーダ２６ａまたは２６ｂが、現在の行アドレスにマッピン
グされた冗長行にアクセスし、サブアレイの主メモリ部分内の欠陥行を無視する
。
【００１７】 メモリのある１つの行がアクセスされた場合、その行に関連するメモリセルの
全てがサブアレイ内でアクティブにされ、それらのメモリセルに格納されたデー
タビットが、メモリサブアレイ１２ａおよび１２ｂのセンスアンプ３４ａ、３４
ｂによって増幅される。その後、アクセスされた行に関連するセルの１つが、入
力される列アドレスに基づいて選択される。
【００１８】 列アドレスラッチ（図示せず）は、入力される列アドレスを列ヒューズバンク
３０ａおよび３０ｂに提供する。行ヒューズバンク２４ａおよび２４ｂの場合と
同様に、列ヒューズバンク３０ａおよび３０ｂは、入力される列アドレスを、メ
モリデバイスのテストの間にプログラミングされた冗長列アドレスと比較する。
入力される列アドレスがプログラミングされた冗長アドレスのいずれともマッチ
しない場合、入力される列アドレスに対応する列がアクセスされる。現在の行ア
ドレスと現在の列アドレスとの交差部にあるメモリセルに格納されたデータビッ
トは、列デコーダ３２ａ、３２ｂを介して、サブアレイと主に関連するＩ/Ｏ線
に結合される。
【００１９】 列ヒューズバンク３０ａおよび３０ｂに提供されたアドレスが、プログラミン
グされた冗長アドレスの１つとマッチした場合、それぞれのヒューズバンクがＭ
ＡＴＣＨ信号を生成し、生成したＭＡＴＣＨ信号をそれぞれの列デコーダ３２ａ
または３２ｂに提供する。列ヒューズバンク３０ａおよび３０ｂはまた、それぞ
れ絶縁信号ＩＳＯＡおよびＩＳＯＢを制御回路４４に提供する。既に述べたよう
に、各冗長列は、アドレス、ならびに、そのアドレスがサブアレイ内にあるのか
、または通常そのグループのサブアレイに対して特定的な冗長素子を有する別の
サブアレイ内にあるのかをプログラミングするために、１組のプログラム可能な
ヒューズを有する。サブアレイ１２ａのプログラミングされた冗長列がサブアレ
イ１２ｂにマッピングされる場合、列ヒューズブロック３０ａによって生成され
るＩＳＯＡ信号はハイである。同様に、サブアレイ１２ｂのプログラミングされ
た冗長列がサブアレイ１２ａにマッピングされる場合、ＩＳＯＢ信号はハイであ
る。上記以外の場合、アクセス動作の間、ＩＳＯＡ信号およびＩＳＯＢ信号は、
ローに維持される。
【００２０】 ＭＡＴＣＨ信号に基づいて、列デコーダは、電流の列アドレスにマッチングす
るプログラムされたアドレスを有する冗長列を選択する。制御回路４４は、サブ
アレイの絶縁回路４０ａまたは４０ｂを作動させる。絶縁回路４０ａまたは４０
ｂにおいて、マッチングアドレスを検出する列ヒューズバンク３０ａまたは３０
ｂから受信されたＩＳＯＡ信号またはＩＳＯＢ信号の状態に基づいて、冗長メモ
リ列が位置される。冗長メモリ列は、絶縁回路４０ａまたは４０ｂを介して、冗
長列がサブアレイ１２ａ内の欠陥位置にマッピングされる場合には、Ｉ／Ｏライ
ン５２に接続され、または、冗長列がサブアレイ１２ｂ内の欠陥位置にマッピン
グされる場合には、Ｉ／Ｏライン５２に接続される。
【００２１】 例えば、メモリサブアレイ１２ｂ内に位置するメモリセルの欠陥列を、サブア
レイ１２ａ内に位置する冗長列を用いて修復すると仮定する。メモリセルの欠陥
列が、読み出し動作の間、アクセスされているとさらに仮定する。最初、列ヒュ
ーズバンク２６ａおよび２６ｂが受信する電流の列アドレスに対応するメモリの
列は、上述のごとくアクセスされる。選択された列と関連したすべてのメモリセ
ルは、サブアレイ１２ａおよび１２ｂの両方において起動されるとともに、各セ
ンス増幅器３４ａおよび３４ｂによって増幅された各データを有する。次いで、
サブアレイ１２ｂ内のメモリセルの欠陥列の列アドレスは、列ヒューズバンク３
０ａおよび３０ｂの両方に供給される。電流の列アドレスを検出する列ヒューズ
バンク３０ａは、プログラムされたアドレスのうちの１つとマッチングし、かつ
、列デコーダ３２ａ用にＭＡＴＣＨ信号を生成する。列ヒューズバンク３０ａは
、ハイのＩＳＯＡ信号を制御回路４４にも供給する。列ヒューズバンク３０ａに
よって供給されるＩＳＯＡ信号は、サブアレイ１２ａに位置する冗長列をサブア
レイ１２ｂ内に位置するメモリセルの欠陥列のアドレスにマッピングするための
テストの間、メモリデバイスがプログラムされたことを表示するために、ハイと
される。
【００２２】 列デコーダ３２ａは、列ヒューズバンク３０ａからＭＡＴＣＨ信号を受信し、
サブアレイ１２ｂ内の欠陥位置にマッピングされたメモリの冗長列を選択する。
列デコーダ３２ａは、正常な読み出し動作の間に選択されるメモリの列も選択す
る。すなわち、列デコーダ３２ａは、サブアレイ１２ａからのデータビットを供
給するために通常アクセスされる列と、サブアレイ１２ｂ内に位置する欠陥セル
のアドレスにマッピングされる冗長列との両方を選択しなければならない。
【００２３】 列ヒューズバンク３０ａからハイのＩＳＯＡ信号を受信することに応答して、
制御回路４４は、ＥＮＡＢＬＥＡ信号を生成し、絶縁回路４０ａを作動させ、選
択された冗長列メモリをＩ／Ｏライン５２（すなわち、主にサブアレイ１２ｂに
関連したＩ／Ｏライン）に接続する。サブアレイ１２ａに対する電流の列アドレ
スに対応して選択された列は、列デコーダ３２ａによってＩ／Ｏライン５０（す
なわち、主にサブアレイ１２ａに関連したＩ／Ｏライン）に接続される。したが
って、サブアレイ１２ａ内のメモリの冗長列がサブアレイ１２ｂ内の欠陥位置に
マッピングされるということは、メモリデバイスの残りに対し透過性である。
【００２４】 読み出し動作に関してメモリデバイスの動作を説明してきたが、書き込み動作
も同様に実行される。すなわち、サブアレイ１２ａの冗長列が絶縁回路４０ａを
介してＩ／Ｏライン５２に接続され、通常アクセスされる列が同時に、列デコー
ダ３２ａを介して、Ｉ／Ｏライン５０に接続される。
【００２５】 図２は、図１に示すように用いることが可能な絶縁回路４０の一実施形態を示
す。冗長列メモリ１８ａのセンス増幅器７０ａが、列デコーダ３２ａの冗長列ス
イッチ７４ａならびに２つのスイッチ８０ａおよび８２ａを介して、Ｉ／Ｏライ
ン５０および５２に接続される。同様に、冗長列メモリ１８ｂのセンス増幅器７
０ｂは、列デコーダ３２ｂの冗長列スイッチ７４ｂならびに２つのスイッチ８０
ｂおよび８２ｂを介して、Ｉ／Ｏライン５０および５２に接続される。当業者で
あれば理解するように、センス増幅器７０ａおよび７０ｂは、同様に、Ｉ／Ｏラ
イン５０および５２に接続された冗長列メモリ１８ａおよび１８ｂの複数のセン
ス増幅器を表す。スイッチ８０ａ、８０ｂおよび８２ａ、８２ｂは、制御回路４
４に接続された制御端子を有し、これにより、特定の冗長列が、同じサブアレイ
内の位置にマッピングされるか、または別のサブアレイ内の位置にマッピングさ
れるかに依存して、制御回路４４は、Ｉ／Ｏライン５０または５２のいずれかに
冗長列を選択的に接続することが可能である。
【００２６】 サブアレイ１２ａの冗長列がサブアレイ１２ｂ内の欠陥位置にマッピングされ
た上述の実施例に戻って、冗長列スイッチ７４ａは、列ヒューズバンク３０ａか
らＭＡＴＣＨ信号を受信することに応答して、列デコーダ３２ａがＲＣＳＥＬＡ
信号を生成する場合に、作動される。次いで、制御回路４４は、列ヒューズバン
ク３０ａからＩＳＯＡ信号を受信することに応答して、ＥＮＡＢＬＥＢ信号を生
成し、センス増幅器７０ａをＩ／Ｏライン５２（すなわち、主にメモリサブアレ
イ１２ｂに関連したＩ／Ｏライン）に接続するために、スイッチ８２ａ、８２ｂ
を作動する。スイッチ８２ｂはまたＥＮＡＢＬＥＢ信号によって作動されるが、
センス増幅器７０ｂはＩ／Ｏライン５２に接続されない。なぜならば、冗長列ス
イッチ７４ｂが作動されないままだからである。
【００２７】 サブアレイ１２ａ内にある冗長列メモリが、同じサブアレイ１２ａ内のアドレ
ス位置にマッピングされた場合、冗長列スイッチ７４ａは、ＭＡＴＣＨ信号の受
信に応じて、列デコーダ３２ａによって再びアクティブにされる。しかし、制御
回路４４は、ＥＮＡＢＬＥＢ信号ではなく、ＥＮＡＢＬＥＡ信号を生成する。な
ぜならば、特定のアドレスが検出された場合、列ヒューズバンク３０ａは、ＩＳ
ＯＡ信号をローに保持するようにプログラミングされるからである。
【００２８】 図１の複数のメモリデバイス１０６ａ〜１０６ｃを含むコンピュータシステム
１００の例が図３に示される。コンピュータシステム１００は、メモリコントロ
ーラ１０８およびシステムメモリバス１１３を介して３つのメモリデバイス１０
６ａ〜１０６ｃに結合されるプロセッサバス１０４を有するプロセッサ１０２を
含む。コンピュータシステム１００はまた、業界基準アーキテクチャ（「ＩＳＡ
」）バスまたは周辺構成要素相互接続（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅ
ｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ）（「ＰＣＩ」）バスなどのバスブリッジ１１２
および拡張バス１１４を介してプロセッサ１０２に結合される、キーパッドまた
はマウスなどの入力デバイス１１０を１つ以上含む。入力デバイス１１０は、オ
ペレータまたは電子デバイスが、コンピュータシステム１００にデータを入力す
ることを可能にする。１つ以上の出力デバイス１２０が、プロセッサ１０２に結
合されて、プロセッサ１０２によって生成されたデータを表示するか、さもなけ
れば出力する。出力デバイス１２０は、拡張バス１１４、バスブリッジ１１２、
およびプロセッサバス１０４を介してプロセッサ１０２に結合される。出力デバ
イス１１４の例は、プリンタおよび映像表示ユニットを含む。１つ以上のデータ
格納デバイス１２８が、プロセッサバス１０４、バスブリッジ１１２、拡張バス
１１４を介してプロセッサ１０２に結合されて、格納媒体（図示せず）内にデー
タを格納するか、またはそこからデータを取り出す。格納デバイス１２８および
格納媒体の例は、固定ディスクドライブ、フロッピー（Ｒ）ディスクドライブ、
テープカセット、およびコンパクトディスク読取り専用メモリドライブを含む。
【００２９】 作動中、プロセッサ１０２は、プロセッサバス１０４を介してメモリコントロ
ーラ１０８にデータ転送コマンドを送信し、次いでメモリコントローラ１０８は
、メモリデバイス１０６ａ〜１０６ｃに制御およびアドレスの情報を送信するこ
とにより、システムメモリバス１２３を介してメモリデバイス１０６ａ〜１０６
ｃと通信する。データは、システムメモリバス１１３のデータバス部分を介して
、メモリコントローラ１０８とメモリデバイス１０６ａ〜１０６ｃとの間に結合
される。読取り操作中、データは、メモリデバイス１０６ａ〜１０６ｃからメモ
リバス１１３を越えてメモリコントローラ１０８に転送され、次いでメモリコン
トローラ１０８は、プロセッサバス１０４を越えてプロセッサ１０２にデータを
転送する。プロセッサ１０２は、プロセッサバス１０４を越えてメモリコントロ
ーラ１０８に書込みデータを転送し、次いでメモリコントローラ１０８は、シス
テムメモリバス１１３を越えてメモリデバイス１０６ａ〜１０６ｃに書込みデー
タを転送する。全てのメモリデバイス１０６ａ〜１０６ｃが、システムメモリバ
ス１１３の同じ導体に結合されているが、一度に読取りまたは書込みを行うのは
、メモリデバイス１０６ａ〜１０６ｃの１つのみであり、従って、メモリバス１
１３上のバスコンテンション（ｂｕｓ ｃｏｎｔｅｎｔｉｏｎ）を回避する。コ
ンピュータシステム１００はまた、簡潔化のために図３から省かれた多数の他の
構成要素および信号ラインを含む。
【００３０】 前述のように、本明細書中、例示のために本発明の特定の実施形態が記載され
たが、本発明の意図および範囲から逸脱することなく、様々な変更が行われ得る
ことが理解される。例えば、メモリデバイス１０は、メモリサブアレイ１２ａお
よび１２ｂの各々に結合される２つのＩ／Ｏライン５０および５２を有するよう
に記載された。しかし、各サブアレイ１２ａおよび１２ｂの１つ以上の列が、各
アクセスサイクル中にアクセスされ得るように、各サブアレイ１２ａおよび１２
ｂに結合されるＩ／Ｏラインの数は増加させられ得る。さらに、メモリデバイス
１０は、冗長メモリを共有し得る２つのメモリサブアレイ１２ａおよび１２ｂを
有するように記載された。しかし、未使用の冗長メモリを共有し得るメモリサブ
アレイの数は、メモリサブアレイの任意の数を含み得、２つに限定されない。従
って、添付の請求の範囲による限定を除いて、本発明は限定されない。
【図面の簡単な説明】
【図１】 図１は、本発明の実施形態に従うメモリデバイスの一部のブロック図である。
【図２】 図２は、本発明の実施形態に用いられ得る絶縁回路の一部の模式図である。
【図３】 図３は、図１に示される複数のメモリデバイスを含むコンピュータシステムの
ブロック図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ， ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，Ｋ Ｒ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，Ｓ Ｉ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ウォン， ビクター アメリカ合衆国 アイダホ 83709， ボ イス， ウエスト クァイルストーン コ ート 9938 (72)発明者 カラム， ジェイムス エス． アメリカ合衆国 アイダホ 83705， ボ イス， ヒルクレスト ドライブ 3602 (72)発明者 ライト， ジェフリー ピー． アメリカ合衆国 アイダホ 83709， ボ イス， コテレル ドライブ 425 Ｆターム(参考） 5B015 HH01 HH03 JJ32 KB09 KB44 NN09 RR06 5L106 AA02 CC04 CC12 CC17 CC21 CC32 EE07 FF04 FF05 GG01 GG05

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルのアレイを有し、該メモリセルのアレイは、行お
    よび列として構成されたメモリセルの複数のサブアレイに分割されており、各サ
    ブアレイは、行および列として構成された限られた数の関連付けられた冗長メモ
    リセルをそれぞれ有し、該冗長メモリセルは、それぞれのサブアレイ内の欠陥メ
    モリセルを主に修復するためのものである、半導体メモリデバイスであって、 第１のＩ／Ｏラインおよび第２のＩ／Ｏラインと、 該第１のＩ／Ｏラインおよび該第２のＩ／Ｏラインと、第１のサブアレイおよ
    び第２のサブアレイの該冗長メモリセルにそれぞれ全て結合され、制御端子をそ
    れぞれ有する複数の第１のスイッチおよび複数の第２のスイッチと、 各スイッチの制御端子に結合され、かつ、該第１のサブアレイのメモリセルが
    アクセスされると、該第２のサブアレイの冗長領域のメモリセルを該第１のＩ／
    Ｏラインに結合するように適合された制御回路と、 を有する、半導体メモリデバイス。
  2. 【請求項２】 前記複数のサブアレイのうち選択されたサブアレイに結合さ
    れており、該複数のサブアレイのうち選択されたサブアレイの該メモリセルの冗
    長の行にアクセスするようになった行デコーダと、 該行デコーダに結合されて、行アドレスを受信するようになっており、該メモ
    リセルの冗長の行がマッピングされる行アドレスと共にプログラムされたプログ
    ラム可能なエレメントを有する行フューズバンクと、 をさらに含む、請求項１に記載のメモリデバイス。
  3. 【請求項３】 前記複数のサブアレイのうち選択されたサブアレイに結合さ
    れており、該複数のサブアレイのうち選択されたサブアレイのメモリセルの冗長
    の列にアクセスするように適合された列デコーダと、 該列デコーダに結合されて、列アドレスを受信するようになっており、該メモ
    リセルの冗長行がマッピングされる列アドレスと共にプログラムされるプログラ
    ム可能なエレメントを有する、列フューズバンクと、 をさらに含む、請求項１に記載のメモリデバイス。
  4. 【請求項４】 前記制御回路は、アクセスされる前記第１のサブアレイのメ
    モリセルが欠陥であって、かつ、該第１のサブアレイの所定の数の冗長メモリセ
    ルが無くなった場合に、前記第２のサブアレイの冗長メモリセルを前記第１のＩ
    ／Ｏラインに結合させるようになっている、請求項１に記載のメモリデバイス。
  5. 【請求項５】 前記第１のＩ／Ｏラインおよび第２のＩ／Ｏラインは、相補
    的な一対のＩ／Ｏラインである、請求項１に記載のメモリデバイス。
  6. 【請求項６】 メモリセルのアレイを有し、該メモリセルのアレイは、行お
    よび列として構成されたメモリセルのサブアレイに分割された半導体メモリデバ
    イスであって、 第１のＩ／Ｏラインおよび第２のＩ／Ｏラインと、 冗長メモリ領域内にそれぞれ配置された所定数の冗長メモリセルをそれぞれ有
    し、各冗長メモリ領域は、各スイッチを通じて該第１のＩ／Ｏラインおよび第２
    のＩ／Ｏラインに結合された各サブアレイと関連付けられており、該冗長メモリ
    セルは、主に各サブアレイ内の欠陥メモリセルと交換される、第１のメモリセル
    のサブアレイおよび第２のメモリセルのサブアレイと、 該第１のサブアレイのメモリセルがアクセスされた場合に、該第２のサブアレ
    イの冗長領域のメモリセルを該第１のＩ／Ｏラインに結合するそれぞれのスイッ
    チに結合された制御回路と、 を含む、半導体メモリデバイス。
  7. 【請求項７】 前記制御回路は、アクセスされる前記第１のサブアレイのメ
    モリセルが欠陥であって、かつ、該第１のサブアレイの所定数の冗長メモリセル
    が無くなった場合に、前記第２のサブアレイの冗長メモリセルを前記第１のＩ／
    Ｏラインに結合させるように適合されている、請求項６に記載のメモリデバイス
    。
  8. 【請求項８】 前記制御回路は、アクセスされる前記第１のサブアレイのメ
    モリセルが欠陥であって、かつ、該第１のサブアレイの所定数の冗長メモリセル
    が無くなった場合に、前記第２のサブアレイの冗長メモリセルを前記第１のＩ／
    Ｏラインに結合させるよう適合されており、 該冗長メモリ内の冗長メモリセルは、メモリセルの冗長の行および列として構
    成されている、 請求項６に記載のメモリデバイス。
  9. 【請求項９】 前記制御回路は、アクセスされる前記第１のサブアレイのメ
    モリセルが欠陥であって、かつ、該第１のサブアレイの所定数の冗長メモリセル
    が無くなった場合に、前記第２のサブアレイの冗長メモリセルを前記第１のＩ／
    Ｏラインに結合させるように適合されており、 前記冗長メモリ内の冗長メモリセルは、メモリセルの冗長の行および列として
    構成され、該冗長の行は、欠陥メモリセルを有する各サブアレイ内の行と交換さ
    れ、該冗長の列は、欠陥メモリセルを有する各サブアレイ内の列と交換される、
    請求項６に記載のメモリデバイス。
  10. 【請求項１０】 前記第１のサブアレイおよび前記第２のサブアレイのそれ
    ぞれに結合されて、それぞれのサブアレイの冗長メモリセルの行にアクセスする
    ようになっており、該冗長メモリセルの行に選択的にアクセスする前記制御回路
    にさらに結合された第１の行デコーダおよび第２の行デコーダと、 該第１の行デコーダおよび該第２の行デコーダにそれぞれ結合されており、該
    冗長メモリの行がマッピングされる行アドレスをプログラムするフューズ可能な
    デバイスをそれぞれ有する、第１の行フューズバンクおよび第２の行フューズバ
    ンクと、 をさらに含む、請求項６に記載のメモリデバイス。
  11. 【請求項１１】 前記第１のサブアレイおよび前記第２のサブアレイのそれ
    ぞれに結合されて、それぞれのサブアレイの冗長メモリセルの列にアクセスする
    とともに、該冗長メモリセルの列に選択的にアクセスする前記制御回路にさらに
    結合された、第１の列デコーダおよび第２の列デコーダと、 該第１の行デコーダおよび該第２の行デコーダにそれぞれ結合されており、冗
    長メモリの列がマッピングされる列アドレスをプログラムするフューズ可能なデ
    バイスをそれぞれ有する、第１の列フューズバンクおよび第２の列フューズバン
    クと、 をさらに含む、請求項６に記載のメモリデバイス。
  12. 【請求項１２】 前記第１のＩ／Ｏラインおよび前記第２のＩ／Ｏラインは
    、相補的な一対のＩ／Ｏラインである、請求項６に記載のメモリデバイス。
  13. 【請求項１３】 主要メモリセルと、ワードラインの行およびディジットラ
    インの列として構成された所定数の冗長メモリセルとをそれぞれ有する、メモリ
    セルの第１のサブアレイおよび第２のサブアレイと、 メモリセルの各サブアレイそれぞれと主に関連付けられた、第１のＩ／Ｏライ
    ンおよび第２のＩ／Ｏラインと、 該ディジットラインと該第１のＩ／Ｏラインおよび該第２のＩ／Ｏラインとの
    間に結合されており、それぞれに制御端子を有する、複数のスイッチと、 該複数のスイッチのそれぞれの制御端子に結合されており、該第１のサブアレ
    イの主要メモリセルがアクセスされた場合に、該第２のサブアレイの冗長メモリ
    セルにアクセスすると共に、アクセスした冗長メモリセルを該第１のＩ／Ｏライ
    ンに結合させる、制御回路と、 を含む、半導体メモリデバイス。
  14. 【請求項１４】 各サブアレイの冗長メモリセルの行にアクセスするように
    各サブアレイに結合された第１の行アドレスデコーダおよび第２の行アドレスデ
    コーダと、 該第１の行アドレスデコーダおよび該第２の行アドレスデコーダにそれぞれ結
    合され、各サブアレイの冗長メモリセルの行がマッピングされるアドレスと共に
    それぞれプログラムされる、第１の行フューズバンクおよび第２の行フューズバ
    ンクと、 をさらに含む、請求項１３に記載のメモリデバイス。
  15. 【請求項１５】 各サブアレイの冗長メモリセルの列にアクセスするように
    各サブアレイに結合された第１の列アドレスデコーダおよび第２の列アドレスデ
    コーダと、 該第１の列アドレスデコーダおよび該第２の列アドレスデコーダにそれぞれ結
    合され、各サブアレイの冗長メモリセルの列がマッピングされるアドレスと共に
    それぞれプログラムされる第１の列フューズバンクおよび第２の列フューズバン
    クと、 をさらに含む、請求項１３に記載のメモリデバイス。
  16. 【請求項１６】 コンピュータシステムであって、 プロセッサバスを有するプロセッサと、 該プロセッサに結合され、該コンピュータシステムへのデータ入力を可能にす
    るように適合された入力デバイスと、 該プロセッサに結合され、該コンピュータシステムからのデータ出力を可能に
    するように適合された出力デバイスと、 該プロセッサバスを通じて該プロセッサに結合されており、メモリセルのアレ
    イを有し、該メモリセルのアレイは、行および列として構成された複数のメモリ
    セルのサブアレイに分割されたメモリデバイスを有するコンピュータシステムに
    おいて、 該メモリデバイスは、 第１のＩ／Ｏラインおよび第２のＩ／Ｏラインと、 冗長メモリ領域内にそれぞれ配置された所定数の冗長メモリセルをそれぞれ
    有するメモリセルの第１のサブアレイおよび第２のサブアレイであって、各冗長
    メモリ領域は、各スイッチを通じて該第１のＩ／Ｏラインおよび該第２のＩ／Ｏ
    ラインに結合された各サブアレイと関連付けられ、該冗長メモリセルは、各サブ
    アレイ中の欠陥メモリセルと主に交換されるものである、メモリセルの第１のサ
    ブアレイおよび第２のサブアレイと、 前記第１のサブアレイのメモリセルがアクセスされた場合に、該第１のＩ／
    Ｏラインの第２のサブアレイの冗長領域のメモリセルを結合させるように前記各
    スイッチに結合された制御回路と、 を含む、 コンピュータシステム。
  17. 【請求項１７】 前記制御回路は、アクセスされる前記第１のサブアレイの
    メモリセルが欠陥であって、かつ、該第１のサブアレイの所定数の冗長メモリセ
    ルが無くなった場合に、前記第２のサブアレイの冗長メモリセルを前記第１のＩ
    ／Ｏラインに結合させるように適合される、請求項１６に記載のコンピュータシ
    ステム。
  18. 【請求項１８】 前記制御回路は、アクセスされる前記第１のサブアレイの
    メモリセルが欠陥であって、かつ、該第１のサブアレイの所定数の冗長メモリセ
    ルが無くなった場合に、前記第２のサブアレイの冗長メモリセルを前記第１のＩ
    ／Ｏラインに結合させるように適合され、 該冗長メモリ内の冗長メモリセルは、メモリセルの冗長の行および列として構
    成される、 請求項１６に記載のコンピュータシステム。
  19. 【請求項１９】 前記制御回路は、アクセスされる前記第１のサブアレイの
    メモリセルが欠陥であって、かつ、該第１のサブアレイの所定数の冗長メモリセ
    ルが無くなった場合に、前記第２のサブアレイの冗長メモリセルを前記第１のＩ
    ／Ｏラインに結合させるように適合され、 該冗長メモリ内の冗長メモリセルは、メモリセルの冗長の行および列として構
    成され、 該冗長の行は、欠陥メモリセルを有する各サブアレイ内の行と交換され、該冗
    長の列は、欠陥メモリセルを有する各サブアレイ内の列と交換される、 請求項１６に記載のコンピュータシステム。
  20. 【請求項２０】 前記第１のサブアレイおよび前記第２のサブアレイのそれ
    ぞれに結合されて、それぞれのサブアレイの冗長メモリセルの行にアクセスする
    とともに、該冗長メモリセルの行に選択的にアクセスするように前記制御回路に
    さらに結合された、第１の行デコーダおよび第２の行デコーダと、 該第１の行デコーダおよび該第２の行デコーダにそれぞれ結合されており、該
    冗長メモリの行がマッピングされる行アドレスをプログラムするフューズ可能な
    デバイスをそれぞれ有する第１の行フューズバンクおよび第２の行フューズバン
    クと、 をさらに含む、請求項１６に記載のコンピュータシステム。
  21. 【請求項２１】 前記第１のサブアレイおよび前記第２のサブアレイのそれ
    ぞれに結合されて、それぞれのサブアレイの冗長メモリセルの列にアクセスする
    とともに、該冗長メモリセルの列に選択的にアクセスするように前記制御回路に
    さらに結合された第１の列デコーダおよび第２の列デコーダと、 該第１の行デコーダおよび該第２の行デコーダにそれぞれ結合されており、該
    冗長メモリの列がマッピングされる列アドレスをプログラムするフューズ可能な
    デバイスをそれぞれ有する、第１の列フューズバンクおよび第２の列フューズバ
    ンクと、 をさらに含む、請求項１６に記載のコンピュータシステム。
  22. 【請求項２２】 前記Ｉ／Ｏラインは、相補的な一対のＩ／Ｏラインである
    、請求項１６に記載のコンピュータシステム。
  23. 【請求項２３】 メモリセルのアレイを有し、該メモリセルのアレイは、行
    および列として構成されたメモリセルサブアレイに分割され、各サブアレイは、
    各サブアレイとそれぞれ関連付けられた所定数の冗長メモリセルを有する半導体
    メモリデバイス内の欠陥メモリセルを交換する方法であって、 第２のＩ／Ｏラインに結合された第２のメモリセルサブアレイの欠陥メモリセ
    ルがアクセスされた場合に、第１のＩ／Ｏラインに結合された第１のメモリセル
    サブアレイの冗長メモリセルにアクセスする工程と、 該第１のメモリセルサブアレイの該アクセスされた冗長メモリセルを、該第２
    のメモリセルサブアレイに結合されたＩ／Ｏラインに結合させる工程と、 を包含する、交換方法。
  24. 【請求項２４】 前記結合する工程は、主に前記第２のメモリセルサブアレ
    イおよび前記メモリセルと関連付けられた前記Ｉ／Ｏラインの間に結合されたス
    イッチを閉じる工程を包含する、請求項２３に記載の交換方法。
  25. 【請求項２５】 前記Ｉ／Ｏラインは、相補的な一対のＩ／Ｏラインである
    、請求項２３に記載の交換方法。
  26. 【請求項２６】 メモリセルのアレイを有し、該メモリセルのアレイは、行
    および列として構成されたメモリセルサブアレイに分割され、各サブアレイは、
    各サブアレイと関連付けられた所定数の冗長メモリセルを有し、該冗長メモリセ
    ルは、各Ｉ／Ｏラインに結合された該各サブアレイの欠陥メモリセルと交換され
    る半導体メモリデバイスを修復する方法であって、 第２のメモリセルサブアレイ中の欠陥メモリセルがアクセスされた場合に、第
    １のメモリセルサブアレイ中の冗長メモリセルを該第２のメモリセルサブアレイ
    に結合されたＩ／Ｏラインに結合させる工程、 を包含する、修復方法。
  27. 【請求項２７】 前記結合する工程は、前記第２のメモリセルサブアレイお
    よび前記メモリセルと主に関連付けられた前記Ｉ／Ｏライン間に結合されたスイ
    ッチを閉じる工程を包含する、請求項２６に記載の修復方法。
  28. 【請求項２８】 前記Ｉ／Ｏラインは、相補的な一対のＩ／Ｏラインである
    、請求項２６に記載の修復方法。
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