JPH0955097A - 集積半導体メモリ - Google Patents

集積半導体メモリ

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JPH0955097A
JPH0955097A JP8219308A JP21930896A JPH0955097A JP H0955097 A JPH0955097 A JP H0955097A JP 8219308 A JP8219308 A JP 8219308A JP 21930896 A JP21930896 A JP 21930896A JP H0955097 A JPH0955097 A JP H0955097A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【課題】 冗長装置を有する集積半導体において、故障
したメモリセルが存在する際には、冗長装置の一層良好
な利用を可能にし、またさらに占有面積の最小化、制御
導線の負荷の減少および必要な場合に使用すべき冗長メ
モリセルへのアクセスの迅速化を可能にする。 【解決手段】 冗長メモリセルに、少なくとも１つのプ
ログラム可能な冗長デコーダ９により駆動可能であり、
入力側で冗長メモリセルと、また出力側でデータ線ＤＬ
０ないしＤＬ３と接続可能である外部の冗長読出し回路
１５が対応付けられており、少なくとも１つのプログラ
ム可能な冗長デコーダ９により駆動可能な外部の冗長読
出し回路１５に、それぞれ付設の外部の冗長読出し回路
１５とデータ線ＤＬ０ないしＤＬ３との間と接続されて
おりまた冗長選択信号ＲＥＤＡ、ＲＥＤＢに関係して外
部の冗長読出し回路１５の出力端に与えられている冗長
メモリセルのデータ内容を選択されたデータ線ＤＬ０な
いしＤＬ３上にレリーズするそれぞれ１つの冗長制御回
路１６が対応付けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、冗長装置を有する
集積半導体メモリであって、マトリックス状にワード線
およびビット線の交叉位置に配置されている正規メモリ
セルと、半導体メモリデバイスに印加されるワード線ア
ドレス信号に関係してワード線を選択するためのワード
線デコーダと、半導体メモリデバイスに印加されるビッ
ト線アドレス信号に関係してビット線を選択するための
ビット線デコーダと、正規メモリセルのビット線に付設
され、出力側で正規メモリセルから読出すべきデータ内
容を出力すべきデータ線と接続されている外部の読出し
または評価器回路と、少なくとも１つのプログラム可能
な冗長デコーダを用いて故障したメモリセルの代用とし
てアドレス指定可能である冗長メモリセルとを有する集
積半導体メモリに関する。
【０００２】
【従来の技術】最近の集積半導体メモリではメモリセル
は多数のメモリ領域ブロックユニット内に配置されてい
る。作動中、電流および時間節減の理由からアドレス信
号に関係してただ１つのメモリ領域ブロックユニットが
能動化される。この半導体メモリの製造の際の収率を高
めるため、冗長メモリセルを有する冗長導線を冗長導線
に沿って設けることは知られている。冗長導線は作動の
際に必要な場合には、すなわち冗長メモリセルが故障し
た正規のメモリセルを置換すべきとき（“冗長の場
合”）に、正規の導線の代わりに駆動される。これは、
置換すべき故障したメモリセルを有するそのつどの正規
の導線のアドレス上でプログラム可能であるいわゆる冗
長デコーダを介して行われる。
【０００３】図５には、冗長装置を有するこれまでに使
用された集積半導体メモリ１の概要図が示されている。
メモリ１はマトリックス状に（ここには詳細には示され
ていない）ワード線およびビット線３、４の交叉位置に
配置されている正規メモリセルを有し、その際にビット
線は対としてそれ自体は公知の仕方でビット線３および
相補性のビット線４に編成されており、図５には詳細に
は示されていないが対としてメモリセルのセルグリッド
に配置されている内部の読出し回路を有しており、また
各ビット線３、４は通常２つの半部を含んでおり、その
一方は図５中で右側に、また他方は左側に配置されてい
る。ここには詳細には示されていないが半導体メモリに
印加されるワード線アドレス信号に関係してワード線を
選択するためのワード線デコーダと、半導体メモリに印
加されるビット線アドレス信号に関係してビット線を選
択するためのビット線デコーダ５とが設けられており、
その際にビット線デコーダ５の前に公知の仕方でビット
線予充電装置６が接続されており、このビット線予充電
装置６を用いてビット線３、４がデータの読出しの前に
予充電電位に充電される。ビット線予充電装置６の一方
の入力端に信号ＡＩＣ（＝Ａｄｄｒｅｓｓ ＩＮＰＵＴ
Ｃｏｌｕｍｎ）が印加されており、この信号からビッ
ト線デコーダ５を駆動するための列アドレス信号が導出
される。ビット線デコーダ５の出力端に列選択信号ＣＳ
ＬＳ（＝Ｃｏｌｕｍｎ ＳｅｌｅｃｔＳｉｇｎａｌｓ）
が与えられており、これらの信号はビット線３、４の選
択のためにそれ自体は公知の仕方でスイッチ７の能動化
のために供給される。さらに正規メモリセルのビット線
３、４にはセルグリッドの外側に配置されている外部の
読出しまたは評価器回路８（一般に公知の読出し増幅
器）が付設されており、これらの読出しまたは評価器回
路８は出力側で正規メモリセルから読出すべきデータ内
容が出力されるデータ線ＤＬ０、ＤＬ１、ＤＬ２、ＤＬ
３と接続されており、また入力側でＩ／Ｏ導線としても
知られている外部のビット線ＢＥ０、ＢＥ１、ＢＥ２、
ＢＥ３およびそれらの相補性のビット線と接続されてい
る。メモリはさらに、プログラム可能な冗長デコーダ９
を用いて故障したメモリセルの代用としてアドレス指定
可能である（詳細には示されていない）冗長メモリセル
を有する。そのために冗長デコーダ９に冗長メモリセル
の列アドレスをプログラムするための詳細には示されて
いないプログラミング装置が付設されており、このプロ
グラミング装置は光または電流の作用により遮断可能な
それ自体は公知のヒューズ要素を有する。入力側に同じ
く列アドレス信号ＡＩＣを与えられている冗長デコーダ
９は一方ではビット線予充電装置６を制御するための冗
長禁止信号Ｒｅｄｉｎｈを出力し、また他方ではスイッ
チ１０を駆動するための冗長選択信号ＲＥＤを出力す
る。スイッチ１０は、冗長の場合に正規メモリセルのデ
ータ内容の代わりに詳細には示されていない冗長メモリ
セルのデータ内容をデータ線ＤＬ０ないしＤＬ３に出力
することを可能にするため、選択された冗長ビット線１
１およびそれらに対して相補性の冗長ビット線１２と読
出し回路８との接続を可能にする。
【０００４】図１による概要図により以下にこれまでに
使用された図５による冗長装置の作用の欠点を説明す
る。冗長の場合には、外部の読出しまたは評価器回路８
を用いて一義的な冗長ビット線信号が読出され得るよう
に、正規ビット線３、４のデコーディングが阻止される
ことが必要である。冗長ビット線１１、１２は正規ビッ
ト線３、４と一緒に同一の外部の読出しまたは評価器回
路８に接続されているので、またこの理由から常に正規
メモリセルからのデータもしくは冗長メモリセルからの
データのみが読出され得るので、正規メモリセルからの
データを読出すために、ビット線デコーダ５またはビッ
ト線予充電装置６が冗長デコーダ９によりレリーズされ
なければならない。
【０００５】公知の冗長装置はさらに、各個のメモリ領
域ブロックユニットのなかで最大でもこのようなメモリ
領域ブロックユニットの冗長ビット線の数に相当する数
の正規ビット線しか冗長ビット線により置換可能でない
という欠点を有する。各メモリ領域ブロックユニットは
その際に、それ自体は公知の仕方で互いに無関係に能動
化可能かつ駆動可能であるメモリセルの複数個のそれぞ
れ８つのアレイまたはメモリセルブロックを有するユニ
ットとして理解される。作動中、このような半導体メモ
リではすべてのユニットが同時に作動させられるのでは
なくメモリ領域ブロックユニットの一部分のみが作動さ
せられる。この目的で各メモリ領域ブロックユニットは
そのつどのメモリ領域ブロックユニットに対応付けられ
ているブロック選択信号を用いて選択可能である。選択
は、ワード線アドレス信号（およびそれらに対して相補
性の信号）の第１の部分により制御されてすべてのメモ
リ領域ブロックユニットを同時に能動化する詳細には示
されていない）ブロックデコーダを用いて行われる。こ
のことはいま実際上、メモリ領域ブロックユニット内の
このような半導体メモリが同一のメモリ領域ブロックユ
ニット内に存在している相応の冗長メモリセルを有する
冗長ビット線よりも故障したメモリセルを有する多くの
正規ビット線を含んでいることに通じ得る。このような
メモリは、その場合、考察されているメモリ領域ブロッ
クユニットとは別のメモリブロックユニット内に場合に
よってはこれらの他のメモリ領域ブロックユニット内で
利用されない冗長メモリセルを有する冗長ビット線がな
お十分に存在しているとしても、これまでに公知の冗長
アーキテクチュアによっては修理可能でない。
【０００６】
【発明が解決しようとする課題】本発明の課題は、冗長
装置を有する集積半導体であって、必要な場合には、す
なわち故障したメモリセルが存在する際には、冗長装置
の一層良好な利用を可能にし、またさらに占有面積の最
小化、制御導線の負荷の減少および必要な場合に使用す
べき冗長メモリセルへのアクセスの迅速化を可能にする
集積半導体メモリを提供することにある。
【０００７】
【課題を解決するための手段】この課題を解決するた
め、本発明によれば、冗長メモリセルに、少なくとも１
つのプログラム可能な冗長デコーダにより駆動可能であ
り入力側で冗長メモリセルと、また出力側でデータ線と
接続可能である外部の冗長読出しまたは評価器回路が対
応付けられており、また少なくとも１つのプログラム可
能な冗長デコータにより駆動可能な外部の冗長読出しま
たは評価器回路に、それぞれ付設の外部の冗長読出しま
たは評価器回路とデータ線との間と接続されておりまた
冗長選択信号に関係して外部の冗長読出しまたは評価器
回路の出力端に与えられている冗長メモリセルのデータ
内容を選択されたデータ線上にレリーズするそれぞれ１
つの冗長制御回路が対応付けられている。
【０００８】本発明による集積半導体メモリは、冗長メ
モリセルに、少なくとも１つのプログラム可能な冗長デ
コーダにより駆動可能であり、入力側で冗長メモリセル
と、また出力側でデータ線と接続されている冗長読出し
回路が付設されていることにより優れている。冗長メモ
リセルに対する固有の読出し回路を設けることにより、
ビット線デコーダがもはや冗長デコーダによりレリーズ
される必要がなくなり、このことは有利なことにアドレ
ス伝播時間短縮と結び付けられている。一般に故障した
メモリセルを置換すべき冗長セルの冗長データの出力が
冗長デコーダによる正規の列デコーダのレリーズ後に初
めて行われ、このことがアクセスの時間的遅れと結び付
けられている従来技術と異なり、本発明による冗長回路
の配置は、正規データが出力されるか冗長データが出力
されるかの決定を本来のデータ出力端において初めて行
うことを可能にする。これにより約２ｎｓ（２ナノ秒）
のオーダーでアクセス時間の顕著な短縮が行われる。さ
らに、本発明による配置は種々のデータ線への冗長ビッ
ト線のフレキシブルな対応付けを行い、それによって特
に、同時に選択されたメモリブロックからの冗長ビット
線が相互間で使用され得ることが可能にされる。本発明
による冗長配置により、冗長メモリセルに対して追加的
に設けるべき読出し回路に基づく回路技術的な追加費用
にもかかわらず、冗長メモリセルの一層良好な利用が可
能にされる。なぜならば、他のメモリセルブロックおよ
びユニットからのメモリセルが冗長メモリセルにより置
換され得るので、冗長メモリセルの数を同じとして公知
の冗長配置に比較してはるかに多くの冗長メモリセルが
使用され得るからである。
【０００９】本発明の他の構成では、冗長メモリセルが
冗長ビット線に沿って配置されており、プログラム可能
な冗長デコーダが、プログラミング装置を有する、冗長
メモリセルの冗長ビット線を選択するための冗長ビット
線デコーダであってよい。その際に冗長ビット線は対と
して冗長ビット線および相補性の冗長ビット線に配置さ
れており、その際に少なくとも１つの各々の冗長ビット
線対に固有の外部の冗長読出し回路が付設されていると
よい。
【００１０】本発明の別の構成では、少なくとも１つの
プログラム可能な冗長デコーダにより駆動可能な冗長読
出し回路に、それぞれ付設の外部の冗長読出し回路とデ
ータ線との間と接続されており、また冗長選択信号に関
係して外部の冗長読出し回路の出力端に与えられている
冗長メモリセルのデータ内容を選択されたデータ線上に
レリーズするそれぞれ１つの冗長制御回路が対応付けら
れている。
【００１１】その際に、冗長ビット線に、冗長デコーダ
から出力される冗長選択信号により駆動され、また冗長
ビット線と付設の外部の冗長読出しまたは評価器回路と
の接続を生じさせるスイッチが対応付けられていてよ
い。
【００１２】本発明の別の構成では、メモリセルは複数
個のメモリ領域ブロックユニットに編成されており、そ
の際に各メモリ領域ブロックユニットに複数個のメモリ
セルブロックが配置されている。作動中、すべてのメモ
リ領域ブロックユニットが同時に能動化かつ駆動される
のではなく、それぞれただ１つのメモリ領域ブロックユ
ニットが能動化かつ駆動される。そのために各メモリ領
域ブロックユニットはそのつどのメモリ領域ブロックユ
ニットに対応付けられているブロック選択信号を用いて
選択可能である。冗長装置の本発明による配置はいま有
利なことにメモリ領域ブロックユニット内の冗長メモリ
セルがユニット内の少なくとも２つの相い異なるメモリ
領域ブロックからの故障したメモリセルの置換のために
能動化可能であることを可能にする。こうして、常に特
定のメモリ領域ブロックからの冗長メモリセルしか能動
化可能でない公知の解決策と比較して、冗長メモリセル
のはるかに良好な利用が可能にされる。
【００１３】
【実施例】以下、本発明の実施例を図面により一層詳細
に説明する。
【００１４】図面には、故障したメモリセルを同じく半
導体基板の上に配置されている冗長メモリセルにより置
換するために半導体基板の上に構成された冗長装置を有
する本発明による半導体メモリの好ましい実施例の概要
図が示されている。以下で能動化された信号または能動
化された状態を有する信号と呼ぶ場合、それは論理
“１”の状態を有する信号を意味し、さもなければ信号
は論理“０”状態を有するものとする。これはいわゆる
正論理に相当し、また単に表示を簡単にするのに用いら
れている。他の論理取り決めももちろん可能である。図
示の半導体メモリは１６ビットランダムアクセスメモリ
（“ＤＲＡＭ”）であり、またメモリセルを含んでいる
複数個のたとえば４つのメモリ領域ブロックユニットを
有する。メモリ領域ブロックユニットは回路技術的に等
しく構成されており、メモリ領域ブロックユニット１３
が図４に一層詳細に示されている。各メモリ領域ブロッ
クユニット１３はその際に、それ自体は公知の仕方で互
いに無関係に能動化かつ作動可能である複数個のそれぞ
れ８つのメモリセルのアレイまたはメモリセルブロック
１４を有する１つのユニットである。ブロック１４内で
それぞれ複数個の５１２ｋに配置されているメモリセル
は正規メモリセルと呼ばれ、またそれらのアドレス指定
および作動はなんらの冗長回路手段の助けなしに公知の
仕方で行われる。正規メモリセルは（図面には詳細には
示されていない）正規ワード線に沿って配置されてお
り、またそれらを介してアドレス指定可能であり、また
正規ビット線３、４に沿って配置されており、その際に
各正規ビット線は２つの半部を含んでいる。正規ビット
線３、４にスイッチ７を介して読出し回路８（読出し増
幅器）が接続されている。メモリセルはその際にそれぞ
れ付設の正規ビット線および正規ワード線を介して典型
的に一般に公知のアドレス多重化法で半導体メモリに印
加されるアドレス信号を用いてアドレス指定可能であ
る。その際にそれ自体は公知の仕方で第１の時点でワー
ド線アドレス指定を司るワード線アドレス信号がクロッ
ク信号／ＲＡＳにより制御されてワード線アドレスバッ
ファのなかに一時記憶される。相応して第２の時点でビ
ット線アドレス指定を司るビット線アドレス信号がクロ
ック信号／ＣＡＳにより制御されてビット線アドレスバ
ッファに一時記憶される。アドレスバッファの出力端に
これらのアドレス信号が真の形態および相補性の形態で
現れる。作動中、このような半導体メモリにおいてすべ
てのメモリ領域ブロックユニットが同時に能動化かつ駆
動されるのではなく、それぞれ１つのメモリ領域ブロッ
クユニットしか能動化かつ駆動されない。この目的で各
メモリ領域ブロックユニットはそのつどのメモリ領域ブ
ロックユニットに対応付けられているブロック選択信号
を用いて選択可能である。選択はワード線アドレス信号
（およびそれに対して相補性の信号）の第１の部分によ
り制御される詳細には示されていないブロックデコーダ
を用いて行われる。
【００１５】本発明によれば、冗長メモリセルに、少な
くとも１つのプログラム可能な冗長デコーダ９により駆
動可能であり、入力側で冗長メモリセルと、また出力側
でデータ線ＤＬ０ないしＤＬ３と接続されている固有の
冗長読出し回路１５が付設されている。その際に冗長ビ
ット線１１、１２は対として冗長ビット線１１および相
補性の冗長ビット線１２に配置されており、また少なく
とも各冗長導線対に固有の冗長読出し回路１５が対応付
けられている。正規メモリセルに対応付けられている読
出し回路８と同様に冗長読出し回路１５も、図面中に外
部評価器と呼ばれているそれ自体は公知の読出し増幅器
の構成部分である。特に図３から明らかなように、冗長
読出し回路１５にはさらに、それぞれ付設の冗長読出し
回路１５とデータ線ＤＬ０ないしＤＬ３との間と接続さ
れておりまた冗長デコーダ９から出力される冗長選択信
号ＲＥＤＡ１、ＲＥＤＡ０に関係して外部の冗長読出し
回路１５の出力端に与えられている冗長メモリセルのデ
ータ内容を選択されたデータ線上にレリーズする冗長制
御回路１６が対応付けられている。別の冗長選択信号Ｒ
ＥＤＡは冗長ビット線１１、１２を付設の冗長読出し回
路１５に選択的に接続するためのスイッチ１０を制御
し、また同時に冗長読出し回路１５にそれらを能動化す
るための信号を与える。同じく冗長読出し回路１５にア
ドレス‐過渡‐データ信号と呼ばれる信号ＡＴＤが与え
られている。
【００１６】図３および図４による本発明による冗長装
置の作動方法を図２による概要図により一層詳細に説明
する。アドレスバッファから出力されたアドレス信号Ａ
ＩＣまたはそれらから導出された信号は同時に正規の列
デコーダ５６および冗長デコーダ９に与えられている。
正規ビット線３、４に生じている正規メモリセルのデー
タ内容は通常の仕方で冗長読出し回路１５により読出さ
れる。いま正規メモリセルからのデータ内容が冗長メモ
リセルのデータ内容により置換されるべき場合には、正
規の読出し回路８が遮断され、また冗長読出し回路１５
が相応にデータ線ＤＬ０ないしＤＬ３上にレリーズされ
る。これは、プログラミング装置の状態に従って固定的
にプログラムされており、冗長デコーダ９がスイッチお
よび冗長制御回路１６に出力する冗長選択信号ＲＥＤ
Ａ、ＲＥＤＢに関係して行われる。
【００１７】冗長メモリセルは、エラーを有する正規の
メモリセルを置換するために使用可能であり、その際に
エラーは置換すべきメモリセル自体のなかで生じたもの
であってもよいし、その作動と関連してたとえば対応付
けられているビット線、ワード線、読出し増幅器、アド
レスデコーダに生じたものであってもよい。
【００１８】図１による従来の解決策では正規の列デコ
ーダがあらゆる場合に冗長デコーダによりレリーズされ
なければならないが、図２による本発明の解決策では、
正規のデータが出力されるか冗長データが出力されるか
の決定が本来のデータ出力の際に初めて行われるので、
約２ｎｓのアクセス時間の短縮が可能にされる。
【図面の簡単な説明】
【図１】従来の半導体メモリにおける冗長措置の時間的
順序の概要図である。
【図２】本発明による冗長措置の時間的順序の概要図で
ある。
【図３】本発明の一実施例による冗長装置を有する半導
体メモリの概要図である。
【図４】冗長装置を有する本発明による半導体メモリの
別の詳細図である。
【図５】従来の冗長装置を有する半導体メモリの概要図
である。
【符号の説明】 １ 半導体メモリ ３、４ ビット線 ８ 読出しまたは評価器回路 ９ 冗長デコーダ １１、１２ 冗長ビット線 １３ メモリ領域ブロックユニット １４ メモリ領域ブロック １５ 冗長読出しまたは評価器回路 １６ 冗長制御回路 ＤＬ０〜ＤＬ３ データ線 ＲＥＤＡ、ＲＥＤＢ 冗長選択信号

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 冗長装置を有する集積半導体メモリであ
    って、 マトリックス状にワード線およびビット線（３、４）の
    交叉位置に配置されている正規メモリセルと、 半導体メモリデバイス（１）に印加されるワード線アド
    レス信号に関係してワード線を選択するためのワード線
    デコーダと、 半導体メモリデバイス（１）に印加されるビット線アド
    レス信号に関係してビット線（３、４）を選択するため
    のビット線デコーダ（５）と、 正規メモリセルのビット線（３、４）に対応付けられて
    おり、出力側で正規メモリセルから読出すべきデータ内
    容を出力すべきデータ線（ＤＬ０ないしＤＬ３）と接続
    されている外部の読出しまたは評価器回路（８）と、 少なくとも１つのプログラム可能な冗長デコーダ（９）
    を用いて故障したメモリセルの代用としてアドレス指定
    可能である冗長メモリセルとを有する集積半導体メモリ
    において、 冗長メモリセルに、少なくとも１つのプログラム可能な
    冗長デコーダ（９）により駆動可能であり入力側で冗長
    メモリセルと、また出力側でデータ線（ＤＬ０ないしＤ
    Ｌ３）と接続可能である外部の冗長読出しまたは評価器
    回路（１５）が対応付けられており、 また少なくとも１つのプログラム可能な冗長デコーダ
    （９）により駆動可能な外部の冗長読出しまたは評価器
    回路（１５）に、それぞれ付設の外部の冗長読出しまた
    は評価器回路（１５）とデータ線（ＤＬ０ないしＤＬ
    ３）との間と接続されておりまた冗長選択信号（ＲＥＤ
    Ａ、ＲＥＤＢ）に関係して外部の冗長読出しまたは評価
    器回路（１５）の出力端に与えられている冗長メモリセ
    ルのデータ内容を選択されたデータ線（ＤＬ０ないしＤ
    Ｌ３）上にレリーズするそれぞれ１つの冗長制御回路
    （１６）が対応付けられていることを特徴とする集積半
    導体メモリ。
  2. 【請求項２】 冗長メモリセルが冗長ビット線（１１、
    １２）に沿って配置されており、プログラム可能な冗長
    デコーダ（９）が、プログラミング装置を有する、冗長
    メモリセルの冗長ビット線（１１、１２）を選択するた
    めの冗長ビット線デコーダであることを特徴とする請求
    項１記載の集積半導体メモリ。
  3. 【請求項３】 冗長ビット線（１１、１２）が対として
    冗長ビット線（１１）および相補性の冗長ビット線（１
    ２）に配置されており、また少なくとも各々の冗長ビッ
    ト線対（１１、１２）に固有の外部の冗長読出しまたは
    評価器回路（１５）が対応付けられていることを特徴と
    する請求項１または２記載の集積半導体メモリ。
  4. 【請求項４】 冗長ビット線に、冗長デコーダ（９）か
    ら出力される冗長選択信号により駆動され、また冗長ビ
    ット線と付設の外部の冗長読出しまたは評価器回路との
    接続を生じさせるスイッチ（１０）が対応付けられてい
    ることを特徴とする請求項１ないし３のいずれか１つに
    記載の集積半導体メモリ。
  5. 【請求項５】 正規メモリセルが、付設の能動化装置を
    介して個々に能動化可能な多くのメモリ領域ブロックユ
    ニット（１３）内に配置されており、これらの能動化可
    能な多くのメモリ領域ブロックユニット（１３）がそれ
    らの能動化装置を介してブロック選択信号により能動化
    可能であることを特徴とする請求項１ないし４のいずれ
    か１つに記載の集積半導体メモリ。
  6. 【請求項６】 メモリ領域ブロックユニット内の冗長メ
    モリセルが少なくとも２つの相い異なるメモリ領域ブロ
    ック（１４）からの故障したメモリセルの代用として能
    動化可能であることを特徴とする請求項１ないし５のい
    ずれか１つに記載の集積半導体メモリ。
  7. 【請求項７】 冗長デコーダのプログラミング可能性
    が、光または電流の作用により遮断可能なヒューズ要素
    を有し、プログラミング装置によりプログラム可能な要
    素により与えられていることを特徴とする請求項１ない
    し６のいずれか１つに記載の集積半導体メモリ。
  8. 【請求項８】 半導体メモリ（１）がダイナミックラン
    ダムアクセスメモリ（ＤＲＡＭ）であることを特徴とす
    る請求項１ないし７のいずれか１つに記載の集積半導体
    メモリ。
  9. 【請求項９】 ダイナミックランダムアクセスメモリが
    ４メガ、１６メガまたはそれ以上のメモリセル数を有す
    ることを特徴とする請求項８記載の集積半導体メモリ。
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