KR970012707A - 집적 반도체 메모리 - Google Patents

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KR970012707A
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요한 리거
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알베르트 발도르프, 롤프 옴케
지멘스 악티엔게젤샤프트
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Abstract

워드라인과 비트라인(3,4)의 교차점에 매트릭스 형태로 배치된 정상 메모리 셀, 반도체 메모리(1)에 인가되는 워드라인 어드레스 신호에 따라 워드라인을 선택하기 위한 워드라인 디코더, 반도체 메모리(1)에 인가되는 비트라인 어드레스 신호에 따라 비트라인(3,4)을 선택하기 위한 비트라인 디코더(5), 정상 메모리셀의 비트라인(3,4)에 할당되며, 정상 메모리 셀로부터 독출된 데이타 내용을 출력하는 데이타 라인(DL0 내지 DL3)에 접속된 출력을 가진 판독 및 평가 회로(8), 및 적어도 하나으 프로그래밍 가능한 용장 디코더(9)에 의해 결함있는 메모리 셀을 대체하기 위해 어드레싱될 수 있는 용장 메모리 셀을 포함하는, 용장장치를 갖춘 집적 반도체 메모리에 관한 것이다. 본 발명은 적어도 하나의 프로그래밍 가능한 용장 디코더(9)에 의해 제어가능한 외부용장 판독 및 평가 회로(15)가 용장 메모리 셀에 할당되고, 상기 용장 판독 및 평가 회로의 입력측은 용장 메모리 셀에 접속되며 그것의 출력측은 데이터 라인(DL0 내지 DL3)에 접속되는 것을 특징으로 한다.

Description

집적 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 실시예에 따른 용장장치를 갖춘 반도체 메모리의 개략도.

Claims (9)

  1. 워드라인과 비트라인(3,4)의 교차점에 매트릭스 형태로 배치된 정상 메모리 셀, 반도체 메모리(1)에 인가되는 워드라인 어드레스 신호에 따라 워드라인을 선택하기 위한 워드라인 디코더, 반도체 메모리(1)에 인가되는 비트라인 어드레스 신호에 따라 비트라인(3,4)을 선택하기 위한 비트라인 디코더(5), 정상 메모리 셀의 비트라인(3,4)에 할당되며, 정상 메모리 셀로부터 독출된 데이터 내용을 출력하는 데이터 라인(DL0 내지 DL3)에 접속된 출력을 가진 외부의 판독 및 평가 회로(8), 및 적어도 하나의 프로그래밍 가능한 용장 디코더(9)에 의해 결함있는 메모리 셀을 대체하기 위해 어드레싱될 수 있는 용장 메모리 셀을 포함하는, 용장장치를 갖춘 집적 반도체 메모리에 있어서, 적어도 하나의 프로그래밍 가능한 용장 디코더(9)에 의해 제어가능한 외부 용장 판독 및 평가 회로(15)가 용장 메모리 셀에 할당되고, 상기 용장 판독 회로의 입력측은 용장 메모리 셀에 접속되며 그것의 출력측은 데이터 라인(DL0 내지 DL3)에 접속될 수 있고, 적어도 하나의 프로그래밍 가능한 용장 디코더(9)에 의해 제어가능한 용장 판독 및 평가 회로(15)에 각각 하나의 용장 제어회로(16)가 할당되며, 상기 용장 제어회로는 관련 용장 판독 및 평가 회로(15)와 데이터 라인(DL0 내지 DL3)사이에 접속되고 용장 디코더(9)에 의해 출력되는 용장 선택신호(REDA, REDB)에 따라 용장 판독 및 평가 회로(15)의 출력에 인가되는 용장 메모리 셀의 데이터 내용을 선택된 데이터 라인(DL0 내지 DL3)으로 인에이블 시키는 것을 특징으로 하는 집적 반도체 메모리.
  2. 제1항에 있어서, 용장 메모리 셀이 용장 비트라인(11,12)을 따라 배열되고 프로그래밍 가능한 용장 디코더(9)가 용장 메모리 셀의 용장 비트라인(11,12)을 선택하기 위한, 프로그래밍 장치를 포함하는 용장 비트라인 디코더인 것을 특징으로 하는 집적 반도체 메모리.
  3. 제1항 또는 2항에 있어서, 용장 비트라인(11,12)은 쌍으로 용장 비트라인(11) 및 상보 용장 비트라인(12)으로 배열되고, 적어도 각각의 용장 비트라인 쌍(11,12)에 고유의 외부 용장 판독 및 평가 회로(15)가 할당되는 것을 특징으로 하는 집적 반도체 메모리.
  4. 제1항 내지 3항에 있어서, 용장 디코더(9)에 의해 출력되는 용장 선택신호에 의해 작동되며 용장 비트라인을 관련 용장 판독회로에 연결시키는 스위치(10)가 용장 비트라인에 할당되는 것을 특징으로 하는 집적 반도체 메모리.
  5. 제1항 내지 4항에 있어서, 정상 메모리 셀이 관련 활성화 장치를 통해 개별적으로 활성화 가능한 다수의 메모리 필드 블록 유니트(13)에 배열되고, 활성화 가능한 메모리 필드 블록 유니트(13)는 블록 선택신호에 의해 그것의 활성화 장치를 통해 활성화될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  6. 제1항 내지 5항에 있어서, 하나의 메모리 필드 블록 유니트 내의 용장 메모리 셀이 적어도 2개의 상이한 메모리 필드 블록(14)의 결함있는 메모리 셀을 대체하기 위해 활성화될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  7. 제1항 내지 6항에 있어서, 용장 디코더의 프로그래밍 가능성이 프로그래밍 가능한 소자의 프로그래밍 장치에 의해 주어지며, 상기 프로그래밍 장치는 광 작용 또는 전류 작용에 의해 분리가능한 퓨즈 소자를 갖는 것을 특징으로 하는 집적 반도체 메모리.
  8. 제1항 내지 7항에 있어서, 반도체 메모리(1)가 DRAM인 것을 특징으로 하는 집적 반도체 메모리.
  9. 제8항에 있어서, DRAM이 4메가, 16메가 또는 그 이상의 메모리 셀 수를 갖는 것을 특징으로 하는 집적 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960033126A 1995-08-09 1996-08-09 집적 반도체 메모리 KR100424535B1 (ko)

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EP95112548A EP0766175B1 (de) 1995-08-09 1995-08-09 Integrierter Halbleiterspeicher mit Redundanzspeicherzellen
EP95112548.3 1995-08-09

Publications (2)

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KR100424535B1 KR100424535B1 (ko) 2004-08-12

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