KR100409114B1 - 집적반도체메모리장치 - Google Patents

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Abstract

본 발명은 집적 반도체 메모리 장치의 결함 있는 메모리 셀(5)을 마찬가지로 반도체 기판(1)상에 배치된 용장 메모리 셀(6)로 대체시키기 위한, 반도체 메모리 장치의 반도체 기판(1)상에 형성된 용장 회로(2)를 갖춘 집적 반도체 메모리 장치에 관한 것이다. 이 경우 집적 반도체 메모리 장치의 메모리 셀(5)은 블록별로 형성되고 어드레싱 가능하다. 본 발명은, 용장 메모리 셀(6)이 용장 회로(2)에 의해 어드레싱 가능한 용장 메모리 셀 필드(7)로 통합되어 배치되고, 용장 회로(2)가 임의의 메모리 셀 블록(4)내에 있는 결함있는 메모리 셀(5)을 대체하기 위해서 용장 메모리 셀 필드(7)로부터 용장 메모리 셀(6)을 선택하기 위한 용장 선택 회로(13, 14, 15, 20)를 포함하는 것을 특징으로 한다. 이 경우 용장 선택 회로(13, 14, 15, 20)는 집적 반도체 메모리 장치의 임의의 장소에 배치되고, 각 메모리 셀 블록(4) 및 정상 메모리 셀(5)로부터 공간적으로 떨어져서 배치된다.

Description

집적 반도체 메모리 장치
본 발명은 집적 반도체 메모리 장치의 결함 있는 메모리 셀을 마찬가지로 반도체 기판상에 배치된 용장 메모리 셀로 대체시키기 위한, 반도체 메모리 장치의 반도체 기판상에 형성된 용장 회로를 갖춘 집적 반도체 메모리 장치에 관한 것이고, 이 경우 집적 반도체 메모리 장치의 메모리 셀은 블록별로 형성되며 어드레싱 가능하다.
반도체 메모리의 메모리 셀은 소수의 메모리 필드 블록 유닛내에 배치된다. 작동 시에 전기 및 시간을 절약하기 위해 통상적으로 어드레스 신호에 따라서 하나의 메모리 필드 블록 유닛만이 활성화된다. 상기 반도체 메모리를 제조할 때 수율을 높이기 위해 용장 메모리 셀을 갖춘 용장 라인이 용장 라인을 따라 제공되는 방식이 공지된다. 그에 따라서, 소수의 메모리 필드 블록 유닛을 갖춘 메모리는 메모리 필드 블록 유닛내에 정상 메모리 셀을 갖춘 정상 비트 라인 이외에 용장 메모리 셀을 갖춘 8개 또는 16개까지의 용장 라인을 포함한다. 필요한 경우, 즉 용장 메모리 셀이 결함 있는 정상 메모리 셀을 대체해야 하는 경우("용장의 경우")에는, 작동 시에 정상 라인 대신 용장 라인이 제어되어야 한다. 이것은 대체될 결함있는 메모리 셀을 가진 정상 각 라인의 어드레스로 프로그램밍 가능한 소위 용장 디코더를 통해 이루어진다. 이 때 프로그래밍은 공지된 방식으로, 전류 또는 레이저 빔에 의해 차단 가능한 소위 휴즈-소자를 통해 이루어진다.
본 발명의 목적은, 필요한 경우, 즉 결함 있는 메모리 셀이 있는 경우에 용장 회로를 좀 더 양호하게 사용할 수 있도록, 또한 요구되는 표면적을 최소화 시키고, 용장의 경우 뿐만 아니라 그렇지 않은 경우에도 메모리 액세스 시간을 줄일 수 있도록 구성된 용장 회로를 갖춘 반도체 메모리를 제공하는 것이다.
상기 목적은, 집적 반도체 메모리 장치의 결함 있는 메모리 셀을 마찬가지로 반도체 기판상에 배치된 용장 메모리 셀로 대체시키기 위한, 반도체 메모리 장치의 반도체 기판상에 형성된 용장 회로를 포함하고, 집적 반도체 메모리 장치의 메모리 셀이 블록별로 형성되고 어드레싱 가능하며, 용장 메모리 셀이 용장 회로에 의해어드레싱 가능한 용장 메모리 셀 필드에 통합되어 배치되며, 용장 회로가 임의의 메모리 셀 블록내에 있는 결함있는 메모리 셀을 대체하기 위해서 용장 메모리 셀 필드로부터 용장 메모리 셀을 선택하기 위한 용장 선택 회로를 포함하도록 구성된 집적 반도체 메모리 장치에 의해 달성된다.
본 발명에 따른 집적 반도체 메모리 장치는, 용장 메모리 셀이 용장 회로에 의해 어드레싱 가능한 용장 메모리 셀 필드에 통합되어 배치되고, 용장 회로가 임의의 메모리 셀 블록내에 있는 결함 있는 메모리 셀을 대체하기 위해서 일체의 용장 메모리 셀 필드로부터 용장 메모리 셀을 선택하기 위한 용장 선택 회로를 포함하는 것을 특징으로 한다. 이 경우 용장 선택 회로는 바람직한 방식으로 집적 반도체 메모리 장치의 정해진 장소에 배치되고, 각 메모리 블록 및 정상 메모리 셀로부터 공간적으로 떨어져서 배치 및 형성될 수 있다.
본 발명은 우선, 용장 조치를 위해 제공된 회로를 메모리 셀 블록으로부터 공간적으로 떨어뜨려 집적 반도체 메모리 장치의 미리 정해진 장소에 통합 배치하려는 생각에 기초한다. 본 발명은 블록별로 배치된 용장 조치 대신에 용장 회로를 (기능적으로) 중앙에 배치하는 것이 바람직하다. 열 용장이 중앙에 배치된 경우에는 워드 디코더 회로가 추가로 요구되지만; 다이내믹 메모리에서는 상기 회로 기술적 추가 비용에도 불구하고, 특히 대략 16 M DRAM 이상의 큰 반도체 메모리에서의 표면/이용 비율이 선행 기술에 공지된 분할된 용장 조치에서 보다 더 바람직하다. 본 발명에 따른 용장 장치에 의해 용장 메모리 셀의 보다 양호한 이용이 가능하다. 왜냐하면, 임의의 메모리 셀 블록 유닛내에 있는 메모리 셀이 용장 메모리 셀로 대체됨으로써, 용장 메모리 셀의 수가 동일할 때 공지된 용장 장치에 비해 훨씬 더 많은 용장 메모리 셀이 사용될 수 있기 때문이다.
본 발명의 다른 실시예에서 용장 회로는 하나의 용장 제어 회로를 포함하고, 상기 회로는 프로그램밍된 용장 선택 신호에 따라서 정상 메모리 셀의 데이터 내용, 또는 정상 메모리 셀이 결함이 있는 경우에 상응하게 대치된 용장 메모리 셀 필드의 용장 메모리 셀의 데이터 내용을 인에이블시킨다.
이 경우 용장 평가 회로는 용장 메모리 셀 필드의 열 어드레스를 확실하게 프로그래밍하기 위한 프로그래밍 장치를 포함한다. 상기 프로그래밍 장치는 용장 메모리 셀 필드의 열 어드레스를 확실하게 프로그래밍하기 위해 빛 또는 전기의 영향에 의해 분리 가능한 공지된 휴즈 소자를 포함한다.
본 발명에 따른 장치의 또 다른 장점은 반도체 메모리의 액세스 시간에 관련된다. 결함 있는 메모리 셀을 대체할 하나의 용장 셀의 용장 데이터가 통상적으로 액세스의 시간적 지연과 연관된 정상 열 디코더의 인에이블후에야 비로소 용장 디코더에 의해 이루어지는 선행 기술과는 반대로, 본 발명에 따른 용장 회로의 중심 배치는 정상 데이터 또는 용장 데이터가 출력되는지의 결정을 원래의 데이터 출력 때에 이루어질 수 있게 한다. 이를 통해 대략 2 ns(Nanosec.)로 액세스 시간이 현저하게 줄어든다. 이를 위해 용장 제어 회로는 정상 메모리 셀로부터 판독되는 데이터용 판독 증폭 회로뿐 아니라, 용장 메모리 셀로부터 판독되는 용장 데이터용 판독 증폭 회로뒤에 장치된다. 이 경우 용장 제어 회로는, 프로그래밍 장치로부터 출력된 용장 선택 신호에 따라서 활성화될 수 있는 적어도 하나의 다중 회로를 갖춘 하나의 비교 회로를 포함할 수 있다.
본 발명의 바람직한 실시예에서는, 공간적인 이유에서 용장 회로가 집적 반도체 메모리 장치의 주변 영역에 배치되는 것이 바람직하다. 이 경우 용장 회로는 다중 신호의 전파 시간을 줄이기 위하여 반도체 메모리 장치의 데이터 입/출력 회로의 근처에 배치될 수 있다.
본 발명의 특히 바람직한 실시예는 열 용장에 관한 것이다. 이 경우 용장 회로에 의해 통합적으로 어드레싱 가능한 용장 메모리 셀 필드의 용장 메모리 셀은 용장 열 및 용장 행의 교차점에 매트릭스 형태로 배치되고, 용장 회로는 용장 행을 선택하기 위한 워드 라인 디코더에 상응하는 것이 바람직하다. 또한 용장 선택 회로는 용장 열을 선택하기 위한, 통상적으로 개수를 자유롭게 선택할 수 있는 용장 열 디코더를 포함한다. 예를 들어 본 발명에 따른 중앙의 열 용장에는 통상적으로 각 4 열로 구성된 32 또는 64 열 용장 디코더가 보편적인 사용을 위해 제공될 수 있다. 상기 배열은 전체적으로 128 또는 256 열에 상응할 것이다. 16 M DRAM에서 이것은 256 k 메모리 블록 당 0.5 내지 1의 열 용장 디코더, 또는 256 k 메모리 블록 당 2 내지 4의 용장 열이 될 것이다. 선행 기술에서와 같이 분할된 용장 조치에서 이것은 대체 가능성이 매우 적다. 4 M DRAM에서는 오늘날 칩 당 대략 1.8 열 대체를 고려하는데, 이것은 16 M DRAM에서는 대략 7.2로 높게 산정될 것이다. 따라서 본 발명에 따른 중앙 열 용장에서 32 또는 64 열 용장 디코더는 통상적인 열 대체 빈도수의 4.5배 또는 9배에 상응하기 때문에 충분할 것이다.
그 다음에 본 발명의 실시예가 도면을 참조하여 하기에 자세히 설명된다:
도면은, 결함있는 메모리 셀을 마찬가지로 반도체 기판(1)상에 배열된 용장 메모리 셀로 대체하기 위한, 반도체 기판(1)상에 형성된 용장 회로(2)를 갖춘 본 발명에 따른 반도체 메모리 장치의 바람직한 실시예를 개략적으로 도시한 것이다. 활성화된 신호 및 활성 상태에 있는 신호가 출력되면, 상기 신호는 "로그 1"의 상태를 갖고, 그 외에는 "로그 0"을 갖는다. 이것은 소위 양의 논리에 적합하고, 단지 좀 더 간단히 설명하기 위해 사용된다. 다른 방식의 논리 진술은 물론 가능하다. 도시된 반도체 메모리는 랜덤 액세스 16 M 다이내믹 반도체 메모리(DRAM)로서, 메모리 셀을 포함하는 4개의 메모리 필드 블록 유닛(3)을 포함한다. 이 경우 각 메모리 필드 블록 유닛(3)은 각각 8개의 어레이 및 메모리 셀의 메모리 셀 블록(4)을 갖는 하나의 유닛이며, 상기 어레이 및 메모리 셀 블록은 공지된 방식으로 서로에게 의존하지 않고 독립적으로 활성 및 작동될 수 있다. 블록(4)내에 각각 512 k로 배치된 메모리 셀(5)은 정상 메모리 셀로서 표기되고, 상기 메모리 셀의 어드레싱 및 작동은 용장 회로 수단의 도움 없이 공지된 방식으로 이루어질 수 있다. 정상 메모리 셀(5)은 도시되지 않은 정상 워드 라인을 따라 (또한 그를 통해 어드레싱 가능하다), 및 도시되지 않은 정상 비트 라인을 따라 배치되며, 각 정상 비트 라인은 통상적으로 2개의 반을 포함한다. 정상 비트 라인에는 통상적으로 공지된 판독 증폭기가 연결된다. 메모리 셀(5)은 반도체 메모리(1)에 인가될 수 있는 어드레스 신호에 의해, 통상적으로 공지된 어드레스 다중 방식에 따라, 해당 정상 비트 라인 및 정상 워드 라인을 통해 어드레싱 가능하다. 이 경우 워드 라인 어드레싱용 워드 라인 어드레스 신호는 제 1시점에서 클락 신호 /RAS에 의해 제어되어 워드 라인 어드레스 버퍼내에 중간 저장된다. 상응하게, 비트 라인 어드레싱용 비트 라인 어드레스 신호는 제 2시점에서 클락 신호 /CAS에 의해 제어되어 비트 라인 어드레스 버퍼 내에 중간 저장된다. 상기 어드레스 신호들은 어드레스 버퍼의 출력에서 트루 및 보수 형태로 나타난다.
동작시에 상기 반도체 메모리의 전체 메모리 필드 블록 유닛은 동시에 활성 및 작동되지 않고, 하나의 메모리 필드 블록 유닛만이 각각 활성 및 작동된다. 이를 위해 각 메모리 필드 블록 유닛은 각 메모리 필드 블록 유닛에 할당된 블록 선택 신호에 의해 선택될 수 있다. 상기 선택은 워드 라인 어드레스 신호(및 그것에 대한 상보 신호)의 제 1 부분에 의해 제어된, 도시되지 않은 블록 디코더에 의해 이루어진다.
본 발명에 따라 메모리 셀 블록(4)의 외부에 있는 용장 메모리 셀(6)은 용장 회로(2)에 의해 어드레싱 가능한 용장 메모리 셀 필드(7)에 통합적으로, 제 2도에 따라 매트릭스 형태로 배치되며, 워드 라인 디코더(8) 및 32 열 용장 디코더(11)를 통해 어드레싱 가능하다. 용장 메모리 셀(6)은 에러를 갖는 정상 메모리 셀을 대체하기 위해 사용되며, 이 경우 에러는 예컨대 할당된 비트 라인, 판독 증폭기, 어드레스 디코더에서 나타나는 에러와 같이, 대체될 메모리 셀 자체 또는 그의 작동과의 관련하에서 나타날 수 있다.
도시된 경우에 용장 메모리 셀 필드(7)의 용장 메모리 셀(6)은 128개의 용장 열(9) 및 256개의 워드 라인(10)으로 매트릭스 형태로 구성되고, 워드 라인 디코더(8) 및 용장 회로(2)내에 제공된 용장 열 선택 회로(12)에 할당된 32 용장열 디코더(11)에 의해 선택된다. 각 32 용장 열 디코더는 회로 기술적으로 동일하게 제조되고, 제 3도에 자세하게 도시된 구성 부품을 포함한다. 용장 메모리 셀(6)을 어드레싱하기 위해, 프로그래밍 가능한 휴즈 뱅크(13)에는 레이저 분리 가능한 휴즈 유닛이 제어 가능한 용장 메모리 셀(6)의 개수에 상응하는 개수로 제공되고, 상기 휴즈 유닛은 인가된 어드레스 신호(A2C 내지 A11C 및 /A2C 내지 /A11C)에 할당되며, 데이터 라인(DL0 내지 DL3) 또는 데이터 라인(DL4 내지 DL7)내에 있는 데이터 비트가 대체되어야 되는지를 식별하기 위한 용장 선택 신호(REDXC11)를 발생시킨다. 이때 상기 신호(REDX11)는 어드레스(A11R)에 할당된 하나의 휴즈 유닛이 활성화되었는지 아닌지에 따라서 출력된다. 프로그래밍 가능한 휴즈 뱅크(13)의 뒤에는, 휴즈 뱅크(13)에 의해 프로그래밍된 용장 선택 신호에 따라서, 각 용장 열 디코더(11)를 제어하기 위해 필요한 열 선택 신호(CSL10, CSL00, CSL11, CSL01)를 발생시키는 용장 디코더 논리 회로(14)가 배치된다. 또한 여기에서 블록 선택 어드레스(A1C) 및 어드레스 인에이블 신호(ATD = adress transient data : 어드레스 과도 데이터)에 따라서 RED1을 갖는 512k 블록의 좌측 반 블록 또는 RED2를 갖는 우측 반 블록이 선택되고, 이 경우 RED1 및 RED2는 동시에 접할 수 있으며, 선택된 용장 디코더의 휴즈 유닛(A9R)에 의해 검출 가능하다. 따라서, 2개의 용장 디코더까지는 동시에 선택될 수 있다. 제 4도에 도시된 표는 휴즈 유닛(A9R) 및 어드레스 신호(A1C)의 논리 상태에 의존하는 열 선택 신호(CSL10, CSL00, CSL11, CSL01)의 예이다.
제 5도는 32 용장 열 디코더(11) 및 용장 열 선택 회로(12)에 할당된, 4개의외부 판독 증폭기(16, 17, 18, 19)를 갖는 평가 회로(15)를 상세하게 나타낸 것이고, 상기 평가 회로에는 용장 열 선택 회로(12)로부터 출력된 비트 라인 신호(BE0 내지 BE3) 및 상응하는 상보형 비트 라인 신호(/BE0 내지 /BE3), 그리고 용장 열 디코더(11)로부터 출력된 신호(RED1 및 RED2), 및 ATD가 제공되며, 용장 데이터(RDL0 내지 RDL3) 및 상보형 용장 데이터 (/RDL0 내지 /RDL3)는 용장 데이터 라인(31, 32, 33, 34) 및 상보형 용장 데이터 라인(35, 36, 37, 38)에서 출력된다. 상보형 용장 데이터 라인(35, 36, 37, 38) 및 정상 데이터 라인(DL0 내지 DL7)은 멀티플렉서(MUX, 23 내지 30)에 접속되는 논리 신호(20)를 다중 송신한다. 멀티플렉서는 RED1, RED2에 따라서 용장 데이터 라인 또는 정상 데이터 라인을 데이터 게이트(I/O)에 접속시킨다.
제 7도에는 또한, 열 선택 신호(CSL10, CSL00, CSL11, CSL01)에 따라서 비트 라인(BL0 내지 BL3), 및 상보형 비트 라인(/BL0 내지 /BL3)에 있는 용장 메모리 셀 필드(7)의 비트 라인 신호를 판독 증폭기 회로(15)에 제공되는 신호(BE0 내지 BE3) 및 상보형 신호(/BE0 내지 /BE3)로 변환하기 위해, 용장 열 선택 회로(12)에 할당될 수 있는 스위칭 매트릭스가 도시된다.
제 8도 및 9도에 따른 개략도를 참조하여 좀 더 짧은 액세스 시간에 관련된, 본 발명에 따른 장점이 설명된다. 제 8도 및 9도에 사용된 약어는 하기의 부품을 축약한 것이다: AIC = Adress Input Column(입력 열 어드레스), REDDEC = Redundanzdekoder(용장 디코더), BITDEC = Bitleitungsdekoder(비트 라인 디코더), CSL = Columnselect(열 선택), EXT BEW = Externer Bewerter, ExternerLeseverstarker(외부 평가 장치, 외부 판독 증폭기), DL = Datenleitung(데이터 라인), I/O = In/Out- Schaltung (Ein/Ausgabeschaltung, 입/출력 회로), RCSL = Redundanz Column Select(Redundanzspaltenauswahl, 용장 열 선택), MUX = Multiplexer(멀티플렉서). 제 8도에 따른 지금까지의 해결에서는 정상 열 디코더는 어떤 경우에도 용장 디코더에 의해 인에이블 되어야 하는 반면에, 제 9도에 따른 본 발명의 해결에서는, 정상 또는 용장 데이터가 출력되는지의 결정이 원래의 데이터 출력시에 이루어짐으로써, 대략 2 ns의 속도의 장점을 얻을 수 있다.
제 1도는 블록 형태로 배치된 512k의 메모리 셀을 갖춘 16M DRAM의 평면도 및 메모리 장치의 주변 영역에 배치된 용장 회로의 개략적인 평면도.
제 2도는 반도체 메모리 장치에서 제 1도에 따라 메모리 셀 블록의 외부에 통합 배치된 용장 회로의 상세도.
제 3도는 본 발명에 따른 반도체 메모리 장치에서 열 용장 디코더를 도시한 개략도.
제 4도는 휴즈 소자의 프로그램화된 상태에 의존하여 열 용장 디코더로부터 산출된 신호표.
제 5도는 본 발명에 따른 반도체 메모리 장치의 데이터 관리를 설명하기 위한 개략도.
제 6도는 본 발명에 따른 용장 회로에서 용장 평가 회로를 도시한 개략도.
제 7도는 용장 열의 선택을 나타낸 개략도.
제 8도는 선행 기술에서 용장 조치의 시간적 순서를 나타낸 개략도.
제 9도는 본 발명에 따른 용장 조치의 시간적 순서를 나타낸 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 (메모리) 2 : 용장 회로
3 : 메모리 필드 블록 유닛 4 : 블록
5 : 메모리 셀 6 : 용장 메모리 셀
7 : 용장 메모리 셀 필드 8 : 워드 라인 디코더
9 : 용장 열 10 : 워드 라인
11 : 용장 디코더 12 : 용장 행 선택 회로
13 : 휴즈 뱅크 14 : 용장 디코더 논리 회로
15,16,17,18,19 : 외부 평가 회로 20 : 논리 신호
21,22 : 입/출력 회로 23∼30 : 용장 제어 회로
BEO : 바트 라인 신호 /BEO : 상보형 비트 라인 신호
CSL : 행 선택 신호 DL : 정상 데이터 라인
RDL : 용장 데이터 라인 /RDL : 상보형 용장 데이터 라인
REDX : 용장 선택 신호

Claims (11)

  1. 집적 반도체 메모리 장치의 결함 있는 메모리 셀(5)을 마찬가지로 반도체 기판(1)상에 배치된 용장 메모리 셀(6)로 대체시키기 위한, 반도체 메모리 장치의 반도체 기판(1)상에 형성된 용장 회로(2)를 포함하고, 집적 반도체 메모리 장치의 메모리 셀(5)은 블록별로 형성되고 어드레싱 가능하며, 용장 메모리 셀(6)은 용장 회로(2)에 의해 어드레싱 가능한 용장 메모리 셀 필드(7)에 통합되어 배치되며, 용장 회로(2)가 임의의 메모리 셀 블록(4)내에 있는 결함있는 메모리 셀(5)을 대체하기 위해서 용장 메모리 셀 필드(7)로부터 용장 메모리 셀(6)을 선택하기 위한 용장 선택 회로(13, 14, 15, 20)를 포함하도록 구성된 집적 반도체 메모리 장치에 있어서,
    용장 회로(2)는, 프로그래밍된 용장 선택 신호(REDX)에 따라서 정상 메모리 셀(5)의 데이터 내용, 또는 결함이 있는 경우에 정상 메모리 셀에 상응하게 대치된 용장 메모리 셀 필드(7)의 용장 메모리 셀(6)의 데이터 내용을 인에이블 하는 용장 제어 회로(15, 23 내지 30)를 포함하고, 용장 제어 회로(15, 20, 23 내지 30)는 정상 메모리 셀로부터 판독될 데이터용 판독 증폭 회로뿐만 아니라, 용장 메모리 셀로부터 판독될 용장 데이터용 판독 증폭 회로(16, 17, 18, 19) 뒤에 장치되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  2. 제 1항에 있어서, 용장 선택 회로(13, 14, 15, 20)는 집적 반도체 메모리 장치의 정해진 장소에, 각 메모리 셀 블록(4) 또는 각 정상 메모리 셀(5)로부터 공간적으로 떨어져서 배치 또는 형성되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  3. 제 1항 또는 2항에 있어서, 용장 회로(2)는 집적 반도체 메모리 장치의 주변 영역에 배치되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  4. 제 1항에 있어서, 용장 회로(2)는 집적 반도체 메모리 장치의 데이터 입/출력 회로(21, 22)의 근처에 배치되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  5. 제 1항에 있어서, 용장 회로(2)에 의해 통합적으로 어드레싱 가능한 용장 메모리 셀 필드(7)의 용장 메모리 셀(6)은 용장 열(9) 및 용장 행(10)의 교차점에서 매트릭스 형태로 배치되고, 용장 회로(2)는 용장 행(10)을 선택하기 위한 하나의 워드 라인 디코더(8)를 포함하고, 용장 선택 회로는 용장 열(9)을 선택하기 위한 용장 열 디코더(11)를 포함하는 것을 특징으로 하는 집적 반도체 메모리 장치.
  6. 제 5항에 있어서, 용장 열 디코더(11)는 메모리 셀 블록(4)의 열을 액세스 하는 것과 동시에, 정상 메모리 셀을 위한 비트 라인의 선택을 통해 용장 회로에 의해 통합적으로 어드레스 가능한 용장 메모리 셀 필드(7)를 액세스 하는 것을 특징으로 하는 집적 반도체 메모리 장치.
  7. 제 1항에 있어서, 용장 메모리 셀 필드(7)의 어드레스를 영구 프로그래밍 하기 위한 프로그래밍 장치(13)가 용장 제어 회로(15, 23 내지 30)에 배치되는 것을 특징으로 하는 집적 반도체 메모리 장치.
  8. 제 7항에 있어서, 용장 메모리 셀 필드(7)의 열 어드레스를 영구 프로그래밍 하기 위한 프로그래밍 장치(13)가 빛 또는 전류의 영향에 의해 분리 가능한 휴즈 소자를 포함하는 것을 특징으로 하는 집적 반도체 메모리 장치.
  9. 제 7항 또는 8항에 있어서, 용장 제어 회로(15, 20, 23 내지 30)는 프로그래밍 장치(13)에 의해 출력된 용장 선택 신호(REDX)에 따라서 활성화 될 수 있는 적어도 하나의 다중 회로를 갖춘 논리 회로(20)를 포함하는 것을 특징으로 하는 집적 반도체 메모리 장치.
  10. 제 1항에 있어서, 반도체 메모리 장치는 랜덤 액세스 다이내믹 반도체 메모리(DRAM)인 것을 특징으로 하는 집적 반도체 메모리 장치.
  11. 제 10항에 있어서, 랜덤 액세스 다이내믹 메모리 장치는 16 메가, 64 메가 또는 그 이상의 메모리 셀의 수를 나타내고, 용장 메모리 셀 필드(7)는 256 워드 라인 및 64-1k 용장 비트 라인을 포함하는 것을 특징으로 하는 집적 반도체 메모리 장치.
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