KR100196312B1 - Dram 용장 메모리 및 이의 대체 방법 - Google Patents

Dram 용장 메모리 및 이의 대체 방법

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Abstract

본 발명의 집적 회로 메모리 구조는 용장 어레이의 메모리 셀들이 일련의 셋트들로 분할되는 것을 특징으로 한다. 각 셋트는 메인 메모리 어레이내의 한 위치에 대응하는 어드레스 부분에 의해 어드레스되고 메인 메모리 어레이의 다중 블럭들로부터의 셀들을 대체할 수 있다.

Description

DRAM 용장 메모리 및 이의 대체 방법
제1도는 종래 기술의 동적 등속 호출 메모리(DRAM) 용장 구조를 개략적으로 도시한 도면.
제2도는 본 발명의 DRAM 용장 구조의 제1의 양호한 실시예를 개략적으로 도시한 도면.
제3도는 선택된 부품의 분해도와 64메가 DRAM으로 실시하는 본 발명의 제1의 양호한 배치 상태를 도시한 도면.
제4도는 본 발명을 64메가 DRAM으로 실시하기 위해 제3도에 도시된 제1의 양호한 실시예를 변형한 제2의 양호한 배치 상태를 도시한 도면.
제5도는 리프레시용 워드라인을 선택할 때 신호 비트들을 사용하는 것을 나타내는 하나의 구조를 도시한 도면.
제6도는 행 용장 구조를 도시한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1 내지 8 : 레이저 링크 디코더 9 : 프로그램
본 발명은 집적 회로에 관한 것으로, 특히 메모리에 관한 것이다. 제1도는 식별 첨자와 함께 MB로 표시되는 각 메모리 블럭과, 각 메모리 블럭과 연관되어 상기 첨자와 같은 첨자를 가지는 다수의 메모리 용장 블럭(redundant blocks) RB를 포함하는 종래 기술의 동적 램(dynamic random access memory; DRAM)의 개략도이다. 메모리의 각각의 용장 블럭(RB) 및 이와 관련된 메모리 블럭(MB)는 비트 라인등을 공유한다(각 비트라인은 BL로 표시한다). 또한, 다수의 감지 증폭기들은 이와 관련된 메모리 블럭과 동일한 첨자를 붙이고 인접 배치되는 각 감지 증폭기(S메모리)(본 명세서에서 센스 앰프라고도 함)가 제1도에 도시된다. 메모리의 용장 블럭들은 대체 메모리 서비스를 제공한다. 예를 들면, 메모리 블럭(MB1)내의 워드라인(WL1) 또는 이 워드라인(WL1)은 따라 존재하는 메모리 셀이 결함이 있다면, 용장 메모리 블럭(RB1)내의 워드라인(WL1R)은 메모리 셀(각 별표는 메모리 셀을 나타냄)들의 (수직 열들로서 도시된)행과 함께 사용된다.
본 발명의 목적은 새롭고 개량된 메모리 용장 구조를 제공하는 것이다.
본 발명의 다른 목적은 메모리 어레이의 다중 블럭들로부터 셀들을 대체할 수 있는 용장 어레이를 사용하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 메인 메모리 어레이의 각각의 블럭과 1 대 1 대응하는 용장 어레이를 필요로 하는 것은 방지하는 용장 방법을 제공하는 것이다.
본 발명의 특징 및 유익한 점과 더불어 상기 목적과 다른 목적들이 참조 번호가 명기된 첨부 도면과 함께 이후의 상세한 설명으로부터 명확해질 것이다.
본 발명의 상기 목적들은 용장 어레이의 메모리 셀들이 일련의 셋트들로 분할되는 용장 구조에 의해 달성된다. 각 셋트는 메인 메모리내의 위치에 대응하는 어드레스(address) 부분에 의해 어드레스된다. 일단의 디코더들의 각 디코더는 판독되거나 기입될 선택된 어드레스를 수신한다. 대체를 필요로 하는 메모리 소자들을 결정하는 것과 관련하여, 한 개 이상의 디코더들은 관련된 용장 셋트들로부터 셀들을 인에이블(enable)시킨다.
한 블럭의 용장 메모리는 공통의 국부 입·출력 라인을 사용하여 메인 메모리로부터의 다수의 메모리 블럭에 대한 대용으로 작용한다. 양호하게는 용장 블럭의 크기는 각각의 메인 메모리 블럭보다는 상대적으로 더 작다.
대체할 특정 어드레스를 플래그하도록 세트된 각 디코더는 현재의 어드레스부에 따라 용장 어레이의 한 세트로부터 한 개나 그 이상의 메모리 용장 행을 선택한다. 각 디코더는 용장 어레이로부터의 지정 셋트들을 경유하여 메모리 대체를 할당받는다.
제2도는 본 발명의 DRAM 용장 구조의 제1의 양호한 실시예를 개략적으로 도시한 것이다. 도시된 바와 같이, 다수의 메모리 블럭에 대하여 단지 하나의 용장 메모리 블럭(RB)만이 필요하다. 용장 메모리 블럭(RB)은 용장 블럭 및 이와 관련된 메모리 블럭의 비트라인들이 공유되는 종래 기술의 것과는 달리 자체의 독립 비트라인 (각각 BL로 표시된)들을 갖는다. 여기에서, 용장 메모리 블럭(RB)와 다수의 메모리 블럭(MB)들은 국부 입·출력 (L I/O) 데이타 라인을 공유한다. 메모리 블럭(MB1)내의 워드라인(WL1)과 관련하여 결함이 있다면, 용장 블럭으로부터의 워드라인(WL1R)은 용장 블럭(RB)내의 관련된 메모리 셀들과 함께 사용된다. 선택적으로 소정의 다른 블럭들로부터의 소정의 워드라인 및 메모리 셀들이 용장 블럭(RB)를 사용함으로써 대체될 수 있다. 교정될 수 있는 워드라인들 및 관련된 회로(즉, 메모리 셀들)의 수는 용장 블럭내의 워드라인들 및 관련된 회로의 수에 좌우된다. 따라서, 용장 블럭이 5개 행의 메모리 셀들을 포함하는 경우, 5개의 워드라인들 및 이와 관련된 셀들이 상기 메모리 블럭들로부터 교정될 수 있다.
제3도는 선택된 부품들의 분해도와 64메가비트 DRAM으로 실시하는 본 발명의 제1의 양호한 배치 상태를 도시한 것이다. 제3도의 64메가 DRAM내에는 8,000(8K) 메모리 셀, 16,000(16K) 워드 라인, 및 2,000(2K) 감지 증폭기(S.A)가 있다. 도시된 바와 같이, 점선을 따라 절취하여 도시한 분해도의 한 단면에는 1개의 16메가 비트 사문구간(2)가 상세하게 도시되어 있다. 각 16 메가비트 사분 구간내에는 4,000(4K) 메모리 셀과 8,000(8K) 워드라인이 있다. 용장 행들의 블럭(4)에 각 16메가비트 사분구간의 메모리가 존재한다는 것을 주지해야 한다. 이 예에 있어서, 용장 행들의 각 블럭(4)내에는 64개의 용장 행들의 메모리가 있다. 각 16메가비트 사분구간(2)는 각 블럭이 4개의 512킬로비트(512K) 메모리 어레이들을 포함하는 4개의 4메가비트(4meg) 메모리 블럭들로 분할된다. 도시된 바와 같이, 점선을 따라 절취하여 도시한 메모리의 다른 분해도에는 4메가 블럭의 메모리가 상세하게 도시되어 있다. 설명은 좀 더 용이하게 하기 위해서, 1개의 512K 어레이만이 감지 증폭기(S메모리)의 단면과 함께 레이블된다. 감지 증폭기들의 구획은 각 어레이에 인접한다. 각 4메가 블럭내에는 1,000(1K) 메모리 셀들과 2,000(2K) 워드라인들이 있다. 4메가 블럭내의 비트라인들의 수는 약 2,000이다. 레이블된 512K 어레이 및 이와 관련된 감지 증폭기(S메모리)는 더 상세한 도면으로 분해되어 비트라인(BL)들이 다양하게 꼬여져 있는 것이 도시된다. 각 512K 어레이내에는 128개의 메모리 셀들과 256개의 워드라인들이 있다. 워드라인(WLINE)와 비트라인(YSELECT)는 각각의 행 디코더와 열 디코더(YDEC)에 의해 선택된 워드라인의 비트라인을 각각 나타낸다. 도시된 바와 같이, 비트라인과 워드라인과의 교차는 선택된 메모리의 위치를 나타낸다. REDUN BITLINES로 레이블된 매우 조밀한 수직 라인들의 작은 구획은 용장 메모리 셀용의 비트라인등을 나타낸다. 어드레스 제어, 및 입·출력(I/O)용의 본드 패드들은 칩(2)의 중간 아래에 있는 작은 직사각형으로 도시되어 있다. 넓은 데이타 경로 회로의 위치는 도시된 바와 같다.
64메가비트 DRAM을 실시하는 본 발명의 제3도에 도시된 것에 대한 대안으로서 제2의 양호한 배치도가 제4도에 도시되어 있다. 용장 블럭들의 위치는 제3도에서 도시된 것과는 다르다. 용장 블럭들은 열 디코더(YDEC)들과 인접하여 있다는 것을 주지해야 한다. 열 디코더들과 인접한 용장 블럭들의 위치 선정은 메모리의 동작 속도를 증진시킬 수 있다.
DRAM의 메모리 셀들은 데이타의 손실을 방지하도록 리프레시(refresh)되어야 한다. 일반적으로, 이러한 것은 셀의 비트라인이 데이타를 감지 증폭기를 경유하여 셀에 재삽입할 수 있도록 셀의 워드 라인을 활성화(energize)시킴으로써, 달성된다. 메모리 셀의 리프레시는 셀의 데이타를 판독한 후에 필요하다. 또한, 리프레시는 캐패시터 누설로 인한 메모리 저장 손실을 방지하기 위해 일상적으로 필요하다. 64메가 DRAM의 양호한 실시예의 리프레시 동작은 8K의 메모리 셀들이 일시에 리프레시되는 방식이다. 이것은 곧 64메가 침상의 4개의 워드라인(각 워드 라인당 2K의 메모리 셀)이 동시에 리프레시됨을 의미한다. 열 어드레스 프로그램(CA PROG)는, 관련된 셀의 데이타가 있는 소정의 워드라인들을 포함하는 리프레시용의 4개의 워드라인들을 선택할 수 있는 신호 비트(CA 또 CA_)를 제공한다. 제5도에는 리프레시를 위해 워드라인을 선택할 때 신호 비트들을 사용하는 것을 보여주는 하나의 가능한 구조가 도시되어 있다. 한 쌍의 대각선으로 배치된 16메가의 사분구간들로부터의 2개의 워드라인들의 메모리 셀들은 리프레시된다. 예를 들면, 신호 비트(CA)가 논리 하이 상태일 경우, 이의 보수인 신호 비트(CA_)는 논리 로우 상태이다. 따라서, 제5도에서 도시된 구조에 있어서, 16메가 사분구간(1)내의 2개의 워드라인들은 16메가 사분구간(4)내의 2개의 워드라인들과 함께 리프레시된다. 선택적으로, 신호 비트(CA_)가 논리 하이 상태일 경우, 이의 보수인 신호 비트(CA)는 논리 로우 상태로 되므로, 16메가 사분구간(2와 3)들내의 2개의 워드 라인들이 리프레시된다. 신호 비트(CA와 CA_)들의 논리 상대들과 관련하여 상술한 두가지 경우에, 리프레시용으로 선택된 셀에 대한 워드라인들중 하나가 정보를 판독하기 위해 선택된 셀의 워드라인일 수 있다. 선택된 셀의 정보가 판독된 후에 선택된 워드라인의 셀들이 리프레시된다. 선택된 셀의 행 어드레스가 회로(도시 생략)에 의해 결함이 있는 워드라인을 갖는 것으로 확인된 어드레스에 해당하면, 상기 결함있는 셀을 용장 워드라인의 셀로 대체하는 것은 아래 설명을 따라 발생한다.
제6도에는 행 용장 구조가 도시되어 있다. 도시된 바와 같이 좌·우측 여분의 행 어레들로서 참조된 용장 행 어레이(4)들은 8 워드라인(WLs)들의 2개의 그룹으로 각각 나뉘어지는데, 한 그룹은 16 WLs이고, 다른 그룹은 32WLs이다.
1,2,3 및 4로 레이블된 디코더들을 포함하는 인에이블 회로는 다수의 레이저 링크 디코더들로부터 수신된 신호들에 기초해서 4메가 블럭들내의 메모리 워드라인 행들을 대체하기 위해 1,2,3 및 4로 레이블된 용장 워드라인 블럭들을 인에이블한다. 대안으로, 디코더들 대신에, 인에이블 회로는 드라이버들을 포함할 수 있다. 여기서 여분의 행 배열에서의 용장 행의 선택은 복수의 레이저 링크 디코더에 의해 결정된다. 비록 8개의 레이저 링크 디코더들만이 제6도에서 도시되었지만, 더 적거나 더 많은 레이저 링크 디코더들이 사용될 수 있다. 워드라인들의 용장 메모리는 비용장 또는 메인 메모리 어레이로부터의 어드레스의 일부분에 의해 어드레스될 수 있다. 따라서, 메인 메모리로부터의 현재 어드레스의 길이가 예를 들어 12비트일지라도 용장 메모리는 메인 메모리로부터의 현재 길이가 예를 들어 12비트 길이라 해도, 12비트 길이의 현재 어드레스 내의 최상위 2~4비트들에 의해 어드레스될 수 있다. 워드라인 블럭(1)은 행 어드레스(RA0 내지 RA1)들에 의해 어드레스 가능한 32 워드라인들을 포함한다. 워드라인 블럭(2)는 행 어드레스(RA0 내지 RA3)등에 의해 어드레스가능한 16 워드라인들을 포함한다. 워드라인 블럭(3)은 행 어드레스(RA0 내지 RA2)들에 의해 어드레스 가능한 8 워드라인들을 포함한다. 워드라인 블럭(4)는 행 어드레스(RA0 내지 RA2)들에 의해 어드레스가능한 8 워드라인들을 포함한다. 상기 언급한 어드레스 가능성의 결과로써, 예를 들어 제1의 4메가 블럭의 행(3 내지 10)들이 결함이 있다면, 레이저 링크 디코더(1 내지 4)들중 하나가 이러한 결함 행들을 행 어드레스(RA0 내지 RA4)로 어드레스된 용장 블럭(1)내의 용장 메모리의 이용가능한 32개의 워드라인 행들로 대체해야 한다. 예를 들어, 제1의 블럭의 결함 행(3 내지 10)들 이외에도, 제2의 4메가 블럭의 행(3 내지10)들이 결함이 있다면, 디코더(5 또는 6)은 제2의 블럭내의 결함 행들을 RA0 내지 RA3로 어드레스된 용장 블럭(2)내의 이용가능한 16개의 용장 메모리 워드라인 행들로 대체한다. 더욱이, 제3의 4메가 블럭의 행(3 내지 10)들이 추가적으로 결함이 있다면, 디코더(7)은 제3의 블럭내의 결함 행들을 행 어드레스(RA0 내지 RA2)로 어드레스된 용장 블럭(3)내의 용장 메모리의 이용가능한 8개의 워드라인 행들로 대체할 수 있다. 제1, 제2 및 제3의 블럭들내의 결함 행(3 내지 10)들 이외에도, 메모리의 제4의 4메가 블럭내의 행(3 내지 10)들이 결함이 있다면, 디코더(8)은 메모리의 제4의 블럭내의 결함 행들을 어드레스(RA0 내지 RA2)로 어드레스된 용장 블럭(4)내의 용장 메모리의 이용가능한 8개의 워드라인 행들로 대체할 수 있다. 도시된 바와 같이, 용장 워드라인 블럭들은 좌·우측 여분의 행 어레이내에 있다. 어드레스 비트상의 하이 신호가 대응 여분 행 어레이의 선택을 표시하는 방식으로 우측 또는 좌측 여분의 행 선택은 행 어드레스(RA11) 및 이의 보수(RA11_)에 의해 결정된다. 메모리에 대한 최적 대체 구조는 선형 프로그래밍 또는 다른 기술을 사용하는 컴퓨터 프로그램(9)[제6도에 PROG로 도시됨]에 의해 결정될 수 있다. 대안으로, 컴퓨터 프로그램은 본 발명의 이러한 형태를 실시하는데는 불필요한 것이다. 따라서, 조작자는 대체 순서를 결정할 수 있다.
본 발명의 양호한 실시예를 참조하면서 본 명세서에 본 발명에 대해 상세하게 기술하였지만, 이러한 설명은 단지 예에 불과할 뿐 본 발명을 제한하는 것은 아니다. 또한 본 발명의 실시예들 및 부수적인 실시예들의 상세한 설명을 다양하게 변형시킬 수 있는 것은 본 분야에 통상의 기술을 가진 사람이라면 명확하게 이해하고 있다. 예를 들면, 상술한 본 발명이 DRAM과 관련하여 설명되었지만, 판독 전용 메모리 및 스태틱 램들을 포함하는 소정의 메모리용의 용장 구조로서 사용될 수 있다.
이러한 모든 변형들과 부수적인 실시예들은 첨부된 특허 청구 범위로서 본 발명의 진정한 영역과 개념 내에 있다.

Claims (10)

  1. 메모리 셀들의 메인 메모리 어레이를 포함하는 다수의 메모리의 블럭; 어레이를 포함하고, 각각이 상기 메인 메모리내의 한 위치에 대응하는 어드레스 부문에 의해 어드레스되는 다수 셋트의 용장 메모리 셀; 선택된 메모리 셀 어드레서를 상기 메인 메모리 어레이로부터 수신할 수 있고, 선정된 어드레스와 상기 선택된 어드레스 사이의 어드레스 정합을 신호로서 알릴 수 있는 다수의 디코더; 및 정합 신호의 수신과 연계하여 관련된 셀들을 인에이블시킬 수 있는 인에이블링 회로를 포함하는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 상기 용장 메모리 셀들의 어레이가 상기 다수의 메인 메모리 어레이 메모리 셀들의 블럭들과 공통 입·출력 라인을 공유하는 것을 특징으로 하는 메모리.
  3. 제1항에 있어서, 각 디코더가 메모리 셀 대체용의 특정 어드레스를 신호로서 알리도록 셋트되고, 지정된 셋트의 용장 셀들로부터 상기 메인 어레이에 대한 대체용 메모리 셀들을 선택할 수 있는 것을 특징으로 하는 메모리.
  4. 제1항에 있어서, 상기 용장 어레이내의 상기 모든 메모리 셀들이 상기 메인 메모리 어레이의 한 블럭의 메모리 또는 다수 블럭들의 메모리를 대체할 수 있는 것을 특징으로 하는 메모리.
  5. 제4항에 있어서, 상기 메인 메모리의 각 블럭을 대체할 수 있는 용장 셋트 내의 소자들의 수가 최소한 하나의 다른 셋트들과 관련하여 일정하지 않는 것을 특징으로 하는 메모리.
  6. 제3항에 있어서, 각 상기 디코더가 용장 메모리 셀들을 인에이블시키기 위해서 하나의 상기 선정된 어드레스 상태와 상기 선택된 어드레스 사이의 정합에 응답하는 것을 특징으로 하는 메모리.
  7. 메인 메모리 다중 블럭들내의 메모리 셀들을 단일 용장 어레이로부터의 메모리로 대체하는 단계를 포함하되, 각각의 상기 블럭들이 106메모리 위치보다 큰 것을 특징으로 하는 메모리 대체 방법.
  8. 제7항에 있어서, 크기가 균일하지 않으며 공통 어드레스들을 사용하여 각 용장 셋트를 독립적으로 어드레싱하는 셋트를 일단 갖는 다수의 세트로 용장 어레이를 분할하는 단계를 더 포함하는 것을 특징으로 하는 메모리 대체 방법.
  9. 제8항에 있어서, 상기 공통 어드레스들은, 대체용으로 지정된 한 메인 메모리의 각 블럭내에 있는 어드레스들과 동일한 어드레스인 것을 특징으로 하는 메모리 대체 방법.
  10. 제9항에 있어서, 각 용장 셋트가 단일 디코더를 사용하여 메모리의 한 블럭내에 있는 선정된 소자 갯수까지 대체할 수 있는 것을 특징으로 하는 메모리 대체 방법.
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