JPS59135700A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関する。

従来より、半導体記憶装置においては、その製品歩留Ｄ
ｋ内向上ぜるために、欠陥ビット救済方式を利用するこ
とが考えられている。

欠陥ビット救済方式を採用するために、例オば×１ビッ
ト構成（１ビ・トのデータｋｍ込み又は読み出す）の半
導体記憶装置には、メモリアレイ内の不良アドレスを記
憶する適当な記憶手段及びそのアドレス比較回路、並ひ
に冗長回路（予備メモリアレイ）のような付加回路が設
けられる。

ところが、バイト（×８ビット）構成の半導体記憶装置
においては、８個（マット）のメモリアレイから構成さ
れ、カラムアドレスデコーダがデータ線方向に対して密
集して形成づれるので、不良データ紳を冗長用データ線
に切シ替える場合、冗長用デコーダを設けることが非覗
実的となる。

したがって、このようなレイアウト方式の下ではレーザ
ー光線による倣細加工技術により、不良データ線から冗
長データ線へ配線そのものを切り替えるようにしている
。

このように、レーザー光線による配線の切ね替えには、
そのための高価な設′備が必要となって、半導体記憶装
置のコストヲ高くするとともに、テスト動車が悪くなる
。

そこで、本願発明者等は、同じメモリアレイ（マット）
内で互いに隣合うり数のデータ線に同じアドレス會割当
てることによって、カラムアドレスデコーダを形成する
空間′に硲保するとともに、上記データ線群ごとに冗長
用データ線群へ切り捗えることを考えた。

この場合、例えば２５６にビット（８Ｘ３２にピント）
のように大記憶容量の半導体記憶装置？形成する場合、
ワード線長及びデータ線長を短くしてその高速動作等７
図るため、複数のメモリマントに分割する必要がある。

本願発明者は、このようなレイアウトの下で、同じメモ
リマット内での不良データｉｌｌ冗長用データ線に切り
換えることの他、異なるメモリマット間においても相互
に冗長用メモリアレイを使用することにより冗長用デー
タ線の使用動電、言い換えれば、不良ビ、ソトの救済塞
を高めることを考えた。

この発明の目的は、コストの低減及び不良ビットの高救
済家全図った半導体記憶装＃を提供することにある。

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。

以下、この発明？実施例とともに群細に説明する。

第１図には、この発明の一実施例のダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）の概略ブロック図が
示これている。

同図は、特に制限されないが、入出力が８ビ・ントのタ
イナミック型ＲＡＭ集積回路（以下、ＩＣと称する）の
内部構成を示している。

同図に示されている各ブロックは、周知の半導体集積回
路技術により、１つの半導体基板、例えばシリコン基板
に形成きれている。

この実施岬；では、特に制限はれないが、メモリアレイ
は、Ｍ−ＡＲＹＩ　、Ｍ−ＡＲＹ２のように左右２つに
分けて配置はれている。

そして、各メモリアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２に
おいて、８対の相補データ線対が一組とばれ、巨）図に
おいては組方向に自力・うよう形成これている。

すなわち、従来のようにメモリアレイを８ブロツク（マ
・ソト）に分けて構成するのではなく、８ビツトのデー
タは、同一のメモリアレイ内の互いに隣合う８本の相補
データ線対に苅して、１つのアドレスが割り当てられ、
同図では横方向に順に配置ばれる。

一方、ロウ系アドレス選択線（ワード線）は、上記各メ
モリアレイＭ−Ａ　ＲＹ　１　、　Ｍ−Ａ　ＲＹ　２に
対して共通に横方向に向かうよう形成され、同図では縦
方向に１１１に配置される。

上記相補データ線対は、カラムスイッチＯ−８Ｗｌ、０
−ＢＮ２に介して８対の共通相補データ線列ＯＤ１．Ｏ
Ｄ２に選択的に接続これる。同図においては、上記共通
相補データ線内は横方向に走っている。この共通相補デ
ータ線内ＯＤ１．ＯＤ２け、メインアンプＭＡＩ、ＭＡ
２の入力端子にそれぞれ接続でれる。

センスアンプＳＡＩ　、ＳＡ２は、上記メモリアレイの
相補データ線対の徽少読み出し宵、圧を受け、そのタイ
ミング信号φ、ａにより動作状態とこれ、ロウテコーダ
Ｒ−ＤＯＨの出力信号によって選択されたメモリセルか
らの読み出し電圧に従って相補データ線対をハイレベル
／ロウレベルに増幅するものである。

ロウアドレスバッファＲ−ＡＤＨは、外部端子からのｍ
ビットのアドレス信号ＲＡＤｉ受け、内部相補アドレス
信号ａＯ〜ａｍ−１’ｒ形成して、ロウアドレスデコー
ダＲ−ＤＯＨに送出する。

ロウアドレスデコーダＲ−ＤＯＲは、上記アドレス信号
ａｏ−ａｍ−１に従って１本のワード線全ワード線選択
タイミング信号φＸに同期して選択する。

カラムアドレスバッファ０−ＡＤＢは、外部端子からの
ｎピントのアドレス信号０ＡＤｉ受け、内部相補アドレ
ス信号ａｏ−ａｎ−１ｉ形成して、カラムアドレスデコ
ーダ０−ＤＯＨに送出する。

カラムアドレスデコーダ゛０−ＤＯＲは、上記アドレス
ａＯ〜ａｎ−１に従った８対の相補データ線対を選択す
るために、上記アドレス信号且０〜ａ　ｎ　−１ｋデコ
ードし、これによって得られたデコード信号とデータ線
選択タイミング信号φｙとにもとすいて選択信号を形成
する。特に制限これないが、上記選択信号は、上記デコ
ード信号と」二記タイミング信号φｙとの論理積によｐ
形成これる。

カラムスイッチｏ−５ｗ１．ｃ−日Ｗ２は、上記選択信
号會受け、上記８対の相補データ線対？対応する８対の
共通相補データ附に接続する。

なお、同図では、上記相補データＩｗ苅及び共通相補デ
ータ線対は、１本の線により表している。

上記タイミング信号φｙは、特に制限芒れないが後で述
べる内部制御信号発生回路ＴＧにおいて形成されたタイ
ミング信号φｙｍとアドレスコンベアで形成これたキラ
ー信号φＫＬ（φＫＦＩ）とを受けるＮＯＲ回路Ｇｓ（
Ｇ４１によって形成される。

後で第３図を用いて詳しく駅１明するが、冗長メモリア
レイＲ−ＡＲＹ會使用する場合、キラー信号φＫＴ、（
φにヨ）は・・イレペル（論理”１”）になる。このた
めタイミング信号φｙは、タイミング信号φｙｍとは無
関係にロウレベル（論理”０″）になり、選択信号も、
デコード信号とは無関係にロウレベルになる。この結果
として、カラムスイッチ會介して、メモリアレイＭ−Ａ
ＲＹ内の相補データ線対と共通相補データ線とが接続さ
れることは々くなる。これに対して、メモリアレイＭ−
ＡＲＹを選択する場合には、上記キラー信号φＫＬ（φ
ＲＲ）がロウレベル（論理”０″）になる。このためタ
イミング信号φｙｍがロウレベルになることによりタイ
ミング信号φｙがハイレベル（論理’ｌ”）とな９、デ
コード信号に従って選択信号が形成場れる。

この結果として、アドレス信号ａＯ−ａｎ−１に介し７
て、対応する共通相補データＪ従接続されるようになる
。

入出力回路工１０は、読み出しのためのデータ出力バッ
ファと、喘込みのためのデータ入力バッファとにより構
成され、訟み出し時には、動作状態にされた一方のメイ
ンアンプＭＡＩ又はＭＡ２の出力信号が、データ出力バ
ゾファにより増幅はね外部端子ＤＡに送出される。着た
、書込み動作時には、外部端子ＤＡに与えられた書込み
データが、データ人カバッファ？介して上記共通相補デ
ータ線対ＣＤＩ　、ＯＤ２に供給これる。同図では、と
の甫込み用の信月経路は省略して描かれている。

内部制御信号発生回路ＴＧは、２つの外部制御信号ａＳ
（チップセレクト信号）、ｗｇ（ライトイネーブル信号
）と、次に詳しく述べるエンヂトリガ回路ＥＧの出力信
号（変化検出信号）φと會受けて、メモリ動作に必すな
各（ｌタイミング信号を形成して送出する。

第５図に、カラムアドレス信号ＯＡＤ用の工・）ヂ）　
ＩＪガ回路の一実施しｌの回路図を示す。

エッヂトリガ回路は、特に制限され々いが、上記アドレ
ス信号ａ（１−’ｎｔと、遅延回路り。〜Ｄ、、？通し
て形成された上記アドレス信号の遅延信号とを受ける排
他的論理和回路ＥＸｏ−ＥＸｎ。

と、これらの排他的論理和回路の出力信号を受けるＯＲ
（オア）回路０Ｆ１１とによ！ｌｌ構成づれている。

エッヂ）　ＩＪガ回路は、上記アドレス信号のいずれか
が変化した場合、すなわちアドレス信号の重付が変化し
た場合、この変化全検出して、アドレス信号の変化検出
信号音形成する。

特に制限され方いが、本実施例においては、上記カラム
アドレス信号ＯＡＤ用のエッヂトリガ回路と同様な構成
のロウアドレス信号ＲＡＤ用のアンプ）　ＩＪガ回路が
設けられている。そして、カラムアドレス信号ＣＡＤ用
のエッヂトリガ回路の出力信号と、ロウアドレス信号Ｒ
ＡＤ用のエッヂトリガ回路の出力信号との論理和が求め
られて、エッヂ）　ＩＪガ回路ＥＧの出力信号φが形成
きれる。

従って、エッヂトリガ回路ＥＧは、十記アドレス係号ａ
。−’ｎ−１及びａ。−ａｍ□Ｉ　のいずれかのアドレ
ス信号が変化した場合、この変化全検出して、アドレス
信号の変化検出信号φ全出力する。

この実施し１］では、上記メモリアレイＭ−ＡＲＹ１、
Ｍ−ＡＲＹ２に冗長用のメモリアレイＲ−ＡＲＹ１．．
Ｒ−ＡＲＹ２がそれぞれ設けられている。

そして、不艮アドレス信号を記憶するアドレス記憶手段
と、この不艮アドレス信号とカラムアドレスバッファ牟
−ＡＤＢから出力されたデータ線遺折アドレス個号とを
比較して記憶された不艮アドレスがＩＯに入力さね、た
かどうか全検出するカラムアドレス比較回路とからなる
アドレスコンベアＡＯが設けられている。

このアドレスコンベアＡＯは、アドレス信号ＣＡＤが不
艮アドレスを指定した場合、不艮アドレス全選択したこ
と全検出して、メモリアレイＭ−ＡＲＹ１及びＭ−ＡＲ
Ｙ２の不艮データ線の選択動作ケ禁止するためのキラー
信号を出力するとともに、不艮アドレス検出信号をゲー
ト回路Ｇに出力する。

ゲート回路Ｇは、アドレスコンベアＡＯからの不良アド
レス検出信号、アドレス信号及び冗長用選択タイミング
信号φｙＲ？！７受けて、上記不良データ線の選択動作
が禁止されるかわりに、上記冗長用メモリアレイＲ−Ａ
ＲＹＩ又はＲ−ＡＲＹ２のいずれかのデータ線選択動作
を行なわせるための選択信号り、Ｒ全出力する。またゲ
ート回路Ｇは、さらにメインアンプ活性化信号φｍａ’
に受けて、左側のメモリアレイＭ−ＡＲＹ１又は左側の
冗長アレイＲ−ＡＲＹＩが選択された場合、左側のメイ
ンアンプＭＡ　１會活性化するための活性化信号φｍａ
Ｌｋ出力し、反動に右側のメモリアレイＭ　−ＡＲＹ２
又は右側の冗長アレイＲ−ＡＲＹ２が選択された場合、
右側のメインアンプＭＡ２ｉ活性化するための活性化信
号φｍａｐｋ出力する。

上記アドレスコンベアＡＯ及びゲート回路Ｇについては
、後で第３図及び第一−（２）−音用いて詳しく一−ｍ
− 説明する。　−−ｍ一 方お、上記冗長用選択タイミング信号φ７Ｒは、冗長用
メモリアレイを使う場合のみ、例えばハイレベルになり
、ゲート回路Ｇが、冗長メモリアレイを選択することが
可能な状態にされる。このタイミング信号φ７Ｆ＋は、
特に制限されないが、後で第８図を用いて詳しく説明す
るように上記アドレスコンベアＡＯの出力信号である不
艮アドレス検出信号にもとづいて形成される。

なお、後述するようにワード線に対しても同様な冗長用
メモリアレイを設けるものであるが、同図では省略され
ている。

第６図には、上記第１図における一方（左（ｉｌｌ　）
のメモリアレイＭ−ＡＲＹＩ、冗長アレイＲ−ＡＲＹＩ
及びその選択回路等の一実施例の回路図が示されている
。

以下の説明において、特に説明しない場合、絶縁ゲート
型電界効果トランジスタ（以下ＭＯ８ＦＥＴと称する）
はｎチャンネル型のＭＯＳＦＥＴである。捷だ、図面を
見やすくするためＭ０８ＦＦｉＴの回路記号の数字全小
文字で示している。

本実施例においては、８ビット単位で書込み、および読
み出しができるようにするたぬに、特に制限されないが
８Ｉｆｌの共通相補データ線内ＯＤＬ。

冗長メモリアレイＲ−ＡＲＹＩけ、８却の相補データ線
対り。−Ｄ７及びり。−Ｄ７　と、相補データ線と交差
するように形成され、ロウデコーダＲ−ＤＯＲに結合さ
れた複数のワード線と、これらの交点に所定の規則に従
って配位性された複数のメモリセルと？含んでいる。

メモリアレイＭ−ＡＲＹＩは、特に制限されないが、互
いに同一構成の複数の単位メモリセルブロックＭ−Ｇ、
　−Ｍ　’−Ｇｎによって構成されている。単位メモリ
セルブロックは、特に制限されないが、上記冗長メモリ
アレイＲ−ＡＲＹ１と同様な構成にされている。すなわ
ち、１つの単位メモリセルブロックは、８対の相補デー
タ線と、これらと交差する複数のワード線と、これらの
交点に所定の規則に従って配位性された複数のメモリセ
ルを含んでいる。

各相補データ線内には、それぞれセンスアンプＳＡ１が
接続されている。

カラムスイッチｏ−５ｗ１は、複数の単位スイッチブロ
ック０−８ＷＬｏ〜Ｏ−ＥＩＷＬｎによって構成されて
いる。単位スイッチブロンクロ、特ニ制限され々いが、
互いに同じ構成にされており、冗長メモリアレイＲ−Ａ
ＲＹＩ及び単位メモリセルブロックにおけるデータ線の
数に対応するだけのＭＯＳＦＥＴを含んでいる。すなわ
ち、本実施例では、１つの単位ヌイノチブロノクは、１
６個のＭＯ８ＦＥＴｉ含んでいる。単位スイッチブロッ
クを構成する１６個のＭＯＳＦＥＴのゲートは互いに共
通接続されている。

冗長メモリアレイＲ−ＡＲＹＩ及び単位メモリアレイＯ
ツクＭ−Ｇ、〜Ｍ−Ｇｎにおける各相補データ線は対応
する単位スイッチブロック０−８ＷＬ、及び０−８ＷＬ
、　〜０−８ＷＬｎ内のＭＯＥＩＦＥＴｋ介して、対応
した共通相補データ線に接続されている。同図では、代
宍列として、冗長メモリアレイＲ−，−ＡＲＹ１と、そ
れに対応した単位スイッチブロック０−８ＷＬｏのみが
詳しく１かれている。特に制限されないが、本実施し１
１では、各単位メモリセルブロックＭ−Ｇ、〜Ｍ−Ｇｏ
及び各単位スイッチプロ・ツクｃ−ｓｗｂ、　〜ｏ−８
ＷＬｎも上記冗長メモリアレイＲ−ＡＲＹＩ及び単位ス
イ・ソチブロックａ−ｓｗｒ、ｏと同様な構成にされて
いる。但し、冗長メモリアレイＲ−ＡＲＹＩに対応した
単−Ｃ，，イ、ｙ　ｆ制御あれ、、Ｄ、苅。□、単ヤ７
ｉ　％　＋７−にルブロック（メモリセルブロック）に
対応した単位スイッチブロック全構成する１６個のＭＯ
８ＦＥＴｉｉ：、カラムデコーダ０−ＤＯＨの出力信号
によってスイッチ制御されるようにされている。

なお、同図においてＭＡｌはメインアンプ會示している
。またメモリセル等の詳しい構成は後で第２図を用いて
説明する。

以上述べた構成によれば、アドレス信号ＲＡＤ及び０Ａ
Ｄｉ工０に与えることにより、所望の１つのメモリセル
ブロックから所望の８ビツトのメモリセル全選択するこ
とができる。すなわち、ロウデコーダＲ−ＤＯＨによっ
て選択されたワード線に結合された複数のメモリセルで
あって、カラムデコーダ０−ＤＯＲ又はゲート回路によ
って選択された単位スイッチブ０．７りの相補データ線
に結合されたメモリセルを選択することができる。

なお、単位スイッチブロックを選沢するとは、カラムデ
コーダ０−ＤＯＨの出力信号又は、ゲート回路Ｇの出力
信号によって、スイッチブロック會構成するＭＯ８ＦＥ
Ｔ’ｉオン状態にすることを言う。

以上第１図の左側について述べたが、右側についても同
様な構成にされている。　　　　　′後で詳しく説明す
るが、例えばメモリセルブロックＭ−Ｇ、に欠陥メモリ
セルなどがあった場合、このメモリセルブロックＭ−Ｇ
、に対応したスインチフ゛ロック〇−日ＷＬ、ハカラム
スイソチ０−ＤＯＲｌによって選択されなくなシ、その
がわりに、スイッチブロンクａ−ｓｗＬｏ又は、右側の
冗長メモリアレイＲ−ＡＲＹ２に対応したスインチブロ
ツクＣ−日ＷＲｏ（図示ゼず）が選択されるようになる
。すなわち、メモリセル等に欠陥があった場合、メモリ
セルプロ・ンクの単位でメモリアレイＭ−ＡＲＹＩから
、冗長メモリアレイＲ−ＡＲＹ１又はＲ−ＡＲＹ２に切
！ｌｌ拗えられる。

次に第２図を用いて本発明？更に詳しく説明するが、図
面を見やすくするために、１対の共通相補データ線につ
いてのみメモリアレイＭ−ＡＲＹ１及び冗長メモリアレ
イＲ−ＡＲＹ１等會示す。

第２図には、上記第１図における一方（左側）のメモリ
アレイ（冗長用アレイを含む）Ｍ−ＡＲＹｌ側及びその
選択回路の具体的一実施例の回路図が示されている。

メモリアレイＭ−ＡＲＹは、その一対の行が代表として
示されており、−Ｎの平行に配置された相補データ線り
、Ｄに、スイッチＭＯ８ＦＢＴＱ１５ないしＱ、１９と
ＭＯ８ｇ量とで構成されたメモリセルの入出力ノードが
同図に示すように所定の規則性ケもって配分されて結合
されている。

プリチャージ回路ｐａ１は、代表として示されたＭＯ８
ＦＦ！Ｔ、Ｑ、ｉ４のように、相補データ線り。

９間に設けられたスイッチＭＯＥＩＦＥＴＱ１４により
構成される。

センスアンプ８Ａは、代表として示されたｐチーｗ７ネ
ルＭ　ＯＳ　Ｆ　ＥＴ　Ｑ、　７　、　Ｑ、　９と、ｎ
チャンネルＭＯ８ＦＦｉＴＱ６　、Ｑ８とからなるａＭ
ｏＳ（相補型ＭＯ８）ラッチ回路で構成され、その一対
の入出力ノードが上記相補データｉＤ、Ｄに結合されて
いる。上記ラッチ回路には、特に制限されないが、並列
形態のｐチャンネルＭＯ８Ｆ’　Ｋ　Ｔ　Ｑ。

１２　、　Ｑ、　１．３を迫して笛源市、圧■。０が供
給され、並列形態のｎチーｖ７；ｔルＭＯ８ＦＫＴＱ、
１０　、Ｑ。

１１全通し、て回路の接地電圧■ｓｓが伊−給される。

こわらのパワースイッチＭＯ８ＦＥＴＱＩＯ，Ｑ。

１１及びＭＯ日Ｆ　Ｅ　Ｔ　Ｑ、　１．２　、　Ｑ、　
１３は、他の同様な行に設けられたセンスアンプＳＡに
対しても共通に用いられる。

上記ＭＯ８ＦＥＴＱ、１０．Ｑ、１２のケートには、セ
ンスアンプＳＡｉ活性化させる相補タイミングパルスφ
ｐａ１．φｐａ１が印加され、Ｍ　ＯＢ　Ｆ　Ｅ　ＴＱ
、１１．Ｑ、１３のゲートには、上記タイミングパルス
φｐａｌ＋φ、ａｌより遅れた、相補タイミングパルス
φ、８２．φｐａ２が印加される。この理由は、メモリ
セルからの彼小読み出し電圧でセンスアンプＦＡ全動作
さゼたとき、データ線のレベル靴ち込み全比較的小さ々
コンタクタンスのＨＯ８ＦＥＴＱ、　１０　、　Ｑ、　
１２により電流制限ケ行うことにより防止する。上記セ
ンスアンプＳＡでの増幅動作によって相補データ絢市位
の差を太きくした後、比較的大きなコンダクタンスのＭ
Ｏ８ＦＫＴＱ、１１゜Ｑ、１３ａ＝オンさせて、その増
幅動作？速くする。

このような２段階に分けて、センスアンプＳＡの増幅動
作を行わせるごとによって、相補データ線の・・イレペ
ル側の落ち込み全防止しつつ、高速断み出しを行わゼる
。

ロウテコーダＲ−Ｔ）ＯＲは、その１回路分（ワード線
４本分）が代表として示されており、例えはアドレス佃
号ａ２〜ａ６ｉ受けるｎチャンネルＭ　ＯＳ　Ｆ　Ｆｉ
　Ｔ　Ｑ、　３２〜Ｑ３６及びｐチャンネルＭＯ８ＰＥ
ＴＱ３７〜Ｑ４１で構成された０ＭＯ８回路によるＨＡ
ＮＤ（ナンド）回路で上記４本分のワード糾遺析信号が
形成される。

とのＮＡＮＤ回路の出力は、０Ｍ０ＳインバータＩ’Ｖ
１で反転され、力・ノドＭ　ＯＳ　Ｆ　ＥＴ　Ｑ、　２
８〜Ｑ、３１全通して、Ｍ　ＯＳ　Ｆ　Ｂ　Ｔ　Ｑ、　
２４〜Ｑ５２７のゲートに伝えらねる。

１女、アドレス信号ａｏ　、ａｌで形成されたデコード
信号と、タイミングパルスφＸとの糸目合ゼで形成され
た４通りのワード線速択タイミング信号φｘ　（１０’
ｌいしφｘ１．１が上記Ｍ　ＯＳ　’Ｆ　Ｆ！　Ｔ　Ｑ
、　２４〜Ｑ、　２７　ｋ介して各ワード線に伝えらね
る。

捷た、各ワード線と接地官１位との間には、ＭＯＳ　Ｆ
　Ｋ　Ｔ　Ｑ、　２０〜Ｑ、２３が設けられ、そのゲー
トに上記ＮＡＮＤ回路の出力が印加さすることによって
、非遺折時のワード線を接地電位に固定さぐるものであ
る。

上記ワード線には、リセット用のＭＯ８ＦＦｉＴＱＯな
いしＱ、　５が設けられており、リセットパルスφｐｗ
ｋ受けてこれらのＭＯ日ＦＦ１ＴＱ、０−Ｑ５がオンす
ることによって、選択されたワード線が接地レベルにリ
セノトサセル。

カラムスイッチａ−ＳＷは、代表として示されているＭ
　Ｉ’ｌ　Ｓ　Ｆ　ＥＴ　Ｑ、　４２　、　Ｑ、　４３
のように、相補データ線り、Ｄと共通相補データ線ＣＤ
、０〒會タ枦的に結合さゼる。こねらのＭＯ８ＦＥＴＱ
４２、Ｑ、４３のゲートには、カラムデコーダ〇−ＤＯ
Ｒからの選歌信号が供給される。々お、同図では、１つ
の１１．ｊ補データ線対が代表として示されている。上
述のように８ビラトラ並列的に壱込み／計み出しするた
ぬに、［＋ｌＪえは第５図のように隣接する８文・」の
相補データ線に対して上記１つの連部信号が少通に供給
される。

上記共通相補データ紳Ｏｒｌ　、ＣＤ間には、上記同様
なプリチャージＭｏ５ＦＥＴＱ４４７５Ｅｉけられてい
る。この共通相補データＮＯＤ、δには、上記センスア
ンプＳＡと同様々回路構成のメインアンプＭＡの一対の
入出力ノードが結合さゎている。入出力ノード１０は、
データ人カバソファＤよりとデータ出力バッファＤＯＢ
とによって構成されている。

この実施例においては、冗長メモリアレイとして、特に
制限され寿いが、Ｙ系とじて２本のワード線（Ｒ−ＡＲ
Ｙ’）が、Ｙ系として８対のデータ線（Ｒ−ＡＲＹＩ）
がそわぞれ用意されている。

ＭＯ８ＦＦｊＴＱ４７カいしＱ、５０は、上記２本のワ
ード線を遣択するためのものであり、ＭＯ８ＦＫ　Ｔ　
Ｑ、　４５　、　Ｑ、　４６は、上記８対の相補データ
線の内代表として示されている一対のデータ線ケ選択す
るたぬのものである。

上記同様な回路構成によって他方（右側）のメモリアレ
イ（冗長用アレイを含む）Ｍ−ＡＲＹＺ側及びその選択
回路が構成されている。

この実施例において、特に制限されないが、Ｙ系のアド
レスコンベアＡＯは、全体で２絹（ＡＯｌ、Ａ（３２）
用意されている。この２個のアドレスコンベアＡＯＩ、
ＡＯ２の不良アドレス検出信号ＡＯＬ　、　ＡＣＨによ
り上記いずわかの冗長用メモリアレイＲ−ＡＲＹＩ又は
Ｒ−ＡＲＹ２會相互に透析するため、ゲート回路Ｇが設
けられている。

このゲート回路Ｇは、上記冗長用メモリアレイＲ−ＡＲ
ＹＩ　、Ｒ−ＡＲＹ２の連歌信号り、Ｒの他に、メイン
アンプＭＡ１又はＭＡ２’ｉ上記選択される冗長用メモ
リアレイＲ−ＡＲＹＩ　、　Ｒ−Ａ　ＲＹ２に対応して
選択的に動作状態とするタイミング信号φｍａＬ、φｍ
ａＲを形成する。

第３図には、上記アドレスコンベアの一実施例の回路図
が示されている。

上記１絹のアドレスコンベアは、アドレス信号のビット
数に応じた数だけの不艮アドレスの記憶回路及びアドレ
ス比較回路と、１つのイネーブル回路とにより構成され
ている。

同図には、代表として示された１つの不艮アドレスの記
憶回路及びアドレス比較回路と、１つのイネーブル回路
とが示されている。

端子Ｐ１〜Ｐ４は、不良アドレスを書込むためのプログ
ラム用電圧供給端子であり、所定の不艮アドレスを１込
むときに、端子ｐ　１．　、　ｐ　ａには電源電圧■Ｃ
ｃが与えられ、端子Ｐ２．Ｐ４には回路の接地電位が与
えられる。

上記イネーブル回路は、次の各回路素子により構成され
る。負荷ＭＯ８ＦＢＴＱ４７と駆動ＭＯ８ＦＦ！ＴＱ４
８とはインバータを構成し、狛荷ＭＯ８ＦＦｉＴＱ４７
のドレイン、ゲートは、端子Ｐ３に接続される。このイ
ンバータの出力は、ヒユーズＦｌ全溶断させる駆動ＭＯ
８ＦＫＴＱ４９のゲートに接続される。このＭＯ８１＋
’ＥＴＱ４９のドレインと端子Ｐ１との間にヒユーズＦ
１が設けられ、そのソースは端子Ｐ２に接続される。ま
た、上記ＭＯ日ＦＫＴＱ４８のゲートは、端子Ｐ４に接
続される。上記端子Ｐ４と電源電圧Ｖ。０の間には担抗
Ｒ２が設けられている。上記ヒユーズＦ１は、特に制限
されないが、ポリシリコンによって構成されている。所
定の不良アドレスを省込むときに、端子ｐｔ、ｐａには
電源電圧■。０が与えられ、端子Ｐ２　、Ｐ４には回路
の接地電位が与えられるのでヒユーズＦｌｉ溶断させる
駆動ＭＯ８ＦＥＴ　Ｑ、　４９がオンして、自動的にヒ
ユーズＦｌ？溶断させる。

このヒーーズＦ１が溶断しているか否かを判別するため
に、次の０Ｍ０Ｓインバータ及びラツチ回路が設けられ
ている。

ｐチャンネルＭＯ８ＦＥＴＱ、５３　、Ｑ５４と、ｎチ
ャンネルＭＯ８ＦＫＴＱ、５５　、　Ｑ、　５６とはＣ
ＭＯＳナントゲート回路を構成する。ｐチャンネルＭＯ
８ＦＥＴＱ５７．Ｑ５８と、ｎチャンネルＭｏｓＦｇＴ
Ｑ、５９　、Ｑ６０とはＣＭＯＳナントゲート回路を構
成する。こわら２つのナンドケート回路の出力と一方の
入力とが互いに交差結線されることによりラッチ回路が
構成される。

上記Ｍ　ＯＳ　’Ｆ　Ｉｎ　Ｔ　Ｑ、　４９のドレイン
出力は、ｐチャンネルＭＯ８ＦＦ）ＴＱ、５１とｎチャ
ンネルＭＯ８ＦＥＴＩＪ５２とで構成された０Ｍ０Ｓイ
ンバータの入力ノードと上記う・ソチ回路を構成する一
方のナントゲートの他方の入力であるＭＯ８ＦＥＴＱ５
３．Ｑ、５５のゲートに伝えられる。そして、上記ＯＭ
Ｏ日イ／バータの出力は、上記ラッチ回路ケ構成する他
方のナントゲートの他方の入力であるＭＯ８ＦＦ！ＴＱ
５８．Ｑ、６０のゲートと上記駆動ＭＯ８ＦＦｉＴＧＬ
４９に並列形態とされたＭｏ５ＦＫＴＱ８３のゲートに
伝えられる。

そして、上記他方のナントゲートの出力がｐチャンネル
ＭＯＥＩＦＦｉＴＱ、６１とｎチャンネルＭＯ８Ｆ　Ｅ
　Ｔ　Ｑ、　６２とで構成された０Ｍｎ５インバータを
通してイネーブル個分φＫが出力さね、る。

不艮アドレスの記憶回路及びアドレス比較回路は、次の
各回路素子によって構成される。

不艮アドレスの記憶回路は、上記イネーブル回路と同様
なＭＯ８Ｆ’ＥＴＱ、６３ないしＱ６５及びヒユーズＦ
２と、例えばアドレス信号ａＯケ受け、上記駆動ＭＯＳ
ＦＦ１ＴＱ６４に並列形態とされたＭＯ８ＦＥＴＱ６６
とにより構成される。

所定の不艮アドレス全書込むときに、上記同様に端子Ｐ
１．Ｐ３には電源電圧Ｖ。０が与えられ、端子Ｐ２　、
Ｆ４には回路の接地１位が与えられる。

そして、不艮アドレス信号ａＯを受けるＭＯ８ＦＥＴＱ
、６６が設けられており、書込むべき不良アドレス信号
ａＯがハイレベルならＭＯＥ＋ＦＦ１ＴＱ。

６６がオンするので、上記駆動ＭＯＥＩＦＫＴＱ６５全
オフさせてヒユーズＦ２ｉ浴断させない、ロウレベルな
らＭＯ日Ｆ　Ｆｌｉ　Ｔ　Ｑ、　６６がオフするので、
上記駆動ＭＯ８ＦＦｔＴＱ、６５’にオンさせてヒユー
ズＦ２ゲ溶断さゼる。

上記ヒユーズＦ２が溶断しているか否か全判別するため
に、上記同様な０Ｍｎ５インバータ及びラッチ回路が設
けられている。ｐチャンネルＭＯｓｔｒａＴＱ６８．ｎ
チャンネルＱ、　６９がＣＭＯＳインバータ？構成し、
ｐチャンネルＭ　ＯＥＩ　ＦＥＴＱ、７０．Ｑ７１及び
Ｑ７４　、Ｑ７５と、ｎチーｗ７ネルＭ０８ＦＫＴＱ７
２．Ｑ、７３及びＱ７６　、　Ｑ。

７７が０Ｍ０Ｓラツチ回路を構成する。

アドレス比較回路は、直列形態とされたｐチャンネルＭ
ｏ　ＳＦ’ＥＴＱ７８　、Ｑ、７９とｎチャンネルＭＯ
８ＦＩ！！Ｔ　Ｑ、８０　、　Ｑ、８１及びｐチャンネ
ルＭＯ８ＦＩ！ｊＴＱ８２．Ｑ、８３とｎチャンネルＭ
Ｏ８ＦＥＴＱ８４　、Ｑ８５と、ＣＭＯＢインバータエ
ｖ２とにより構成される。

上記ＭＯ８Ｆ１！１ＴＱ７９　、Ｑ８０のゲートには、
上記アドレス信号ａＯが印加され、これと対応するＭｏ
５ＦＫＴＱ８３　、Ｑ、８４のゲートには、上記アドレ
ス信号ａＯがインパータエ■２により反転されて印加さ
れる。また、ＣＭＯＳラッチ回路により判別された不艮
アドレス信号ａＯ，ａｎが上記ＭＯ８ＦＥＴＱ７８．Ｑ
８５及びＱ、　８１　、　Ｑ。

８２のように、ｐチャンネルＭＯＥＩＦＦｌｔＴとｎチ
ャンネルＭ　ＯＳ　Ｆ　Ｆｉ　Ｔに対して交差して印加
される。

今、不艮アドレスとして、アドレス信号ａＯ會ハイレベ
ル（論理”１”）を記憶させｆｃ場合、ヒー−／ｌ’ｌ
ｌ’２は溶断されないので、０Ｍ０Ｓラツチ回路の出力
ａＯはノ・イレベル、、ａｏｉｉ：ロウレベルトなって
いる。したがって、ｎチャンネルＭＯ８ＦＥ　Ｔ　Ｑ、
　８５とｐチャンネルＭｏ５ｐＦｉＴＱ８２とがオンし
ている。

そして、メモリアクセスにより入力さ′Ｉ″Ｉたアドレ
ス信号ａＯがロウレベルならｐチャンネルＭＯｓｈｇＴ
Ｑ７９をオンさせ、インバータエｖ２で反転されｆｔ−
ａ　ＯのハイレベルによシロチャンネルＭＯ８ＦＦｉＴ
Ｑ８４をオンさせる。

このように、両アドレス信号が不一致のときには、上記
オンしているｎチャンネルＭＯ日ＦＦｉＴＧ８４．Ｇ８
５とにより出力ａｃＯｋロウレベル（論理°′０”）に
する。

一方、メモリアクセスにより入力されたアドレス４０　
号ａ　ＯカハイレペルならｎチセンネルＭＯＢＦＦｔＴ
Ｑ８０にオンさせ、インバータエｖ２で反転されｆｃ　
ａ　ＯのロウレベルによりｐチャンネルＭ０８Ｆ丘’１
’　Ｑ、　８３ケオンさせる。

このように、両アドレス信号が一致しているときには、
上記オンしているｐチャンネルＭＯ８ＦＦ！ＴＱ８２．
Ｇ８３とにより出力ａ　ＱＱ　ｋ　ハイレベル（論理“
”１”）にする。

アドレス信号の全ビットについて、上記ハイレベル（論
理″１”）の一致出力ａｃｏ−ａｃｎ（Ｙ系）と、イネ
ーブル信号φにの論理”１”とが祷られたとき、論理和
回路（図示せず）の出力により、不艮アドレスの検出信
号ＡＯＬ　（ＡＯＲ）が形成される。

ガお、この不艮アドレスの検出信号ＡＯＬ（ＡＯＲ）は
、特に制限されないが、欠陥全層するメモリ群の選択を
禁止するためのキラー信号φＫＬ（φＫＲ）として、第
１図に示さねているＮ　ＯＲゲートＧ４（Ｇｓ’）にも
供給される。上述したように、不良アドレスがＩＣに入
力された場合、検出信号ＡＯＬ（ＡＯＲ）はハイレベル
（論ＦＪＩ！’Ｊ”）となるため、ＮＯＲゲートヲ介し
てタイミング信号φｙｍがタイミング信号φｙとしてカ
ラムデコータ０−ＤＯＲ１（０−ＤＯＲ２）に供給され
なくなる。この結果、カラムアドレスデコーダ０−ＤＯ
ＲＩ（０−ＤＯＲ２）が、カラムスイッチａ−ｓｗ１（
ａ−ｓｗ２）ｙ選択するような選択信号音出力しなくな
る。また、イネーブル信号φには、その論理″Ｏ″゛出
力により上記冗長メモリアレイへの切り換え信号を禁止
する。これは、不良メモリアレイが無いと含でも、ａｃ
Ｏ〜ａｃｎ（Ｙ系）を全て論理パ１”とするアドレス指
定に対して上記冗長メモリアレイへの切シ換えを禁止す
る。

他のアドレスコンベアも上記同様な回路によって構成さ
れる。

第４図には、上記左右のメモリアレイ間で相互に不艮デ
ータ線の切多換え？行うためのゲート回路Ｇの一実施例
の回路図が示されている。

Ｙ系のアドレス信号のうち、例えば最上位ピット（左右
のメモリアレイを選択するアドレス信号：論理“′１′
″カらは左側メモリアレイが選択され、論理パ０′″々
らば右側メモリアレイが選択される。）のアドレス信号
ａｌｌと、左側の冗長用メモリアレイＲ−ＡＲＹＩ用と
して設けられたアドレスコンベアＡＯＩの出力信号ＡＯ
ＬとがＮ０Ｒ（ノア）ゲートＧ１に入力される。このＮ
ＯＲゲートＧ１の出力と右側の冗長用メモリアレイＲ−
ＡＲＹ２用として設けられたアドレスコンベアＡＯ２の
出力信号ＡＯＲとがＮＯＲゲートＧ２に入力される。

このＮＯＲゲー）Ｇ２の出力はマルチプレクサＭｐｘの
切り換え制御信号として用いられる。

このマルチプレクサＭＰＸは、データ線選択タイミング
信号φｙＲ’ｉ受け、左右の冗長用データ線選択信号Ｌ
　、ＲＱ択一的に送出することによって上記左右の冗長
用メモリアレイＲ−ＡＲＹＩ又はＲ−ＡＲＹ２全選択す
る。

特に制限されないが、ＮＯＲゲー）Ｇ２の出力信号がハ
イレベルのとき、マルチプレクサＭＰＸは、タイミング
信号φｙＲ’に選択信号りとして送出するようにさねて
いる。反動にＮＯＲゲートＧ２の出力信号がロウレベル
のとき、マルチプレクサＭＰＸは、タイミング信号φｌ
を選択信号Ｒとして送出するようにされている。

上記データ線選択タイミング信号φｙＲは、例えば、第
８図に示されているように、上記不良検出信号ＡＯＬと
ＡＯＲとを受けるＯＲ（オア）回路ＯＲ２によって形成
される。上記不良検出信号は、不艮アドレス信号が入力
されたときのみ、形成されるので、このＯＲ回路からな
るタイミング信号φ７Ｒ発生回路は、不艮アドレス信号
が入力されたときしか、タイミング信号φｙｐｋ形成し
ない。このため、不所望なときに冗長用メモリアレイを
選択することがなくなる。

同様なマルチプレクサによって上記メインアンプＭＡ１
．ＭＡ２の動作タイミング信号φＩＴｌＩＬＬ＋φｍａ
Ｒが形成される（図示せず）。

次に、この実施例回路の動作全説明する。

左（ｆｉｌｌ用のアドレスコンベアＡＯＩに同じく左側
の不良アドレス信号全１込んだ場合、その不艮アドレス
信号が入力されると、その出力信号ＡＯＬがハイレベル
になる。また、この時アドレス信号ａｎ−１はハイレベ
ルであるので、ＮＯＲゲートＧ］の出力信号はロウレベ
ルになる。この時、当然、アドレスコンベアＡＯ２の出
力信号ＡＯＲはロウレベルであるので、ＮＯＲゲートＧ
２の出力信号がハイレベルになって、左側の冗長用メモ
リアレイＲ−ＡＲＹＩの選択信号りが形成される。

したがって、左側のメモリアレイＭ−ＡＲＹＩの不艮デ
ータ線は、同じく左側の冗長用データ線に切り換えられ
る。右側用のアドレスコンベアＡＯ２に同じく右側の不
艮アドレス信号全書込んだ場合、その不艮アドレス信号
が入力されると、その出力信号ＡＯＲがハイレベルに々
る。また、この時アドレス信号ａｎ−１はロウレベルで
あるので、ＮＯＲゲートＧ１の出力信号は、ハイレベル
になる。このため、ＮＯＲゲートＧ２の出力信号がロウ
レベルになって、右側の冗長用メモリアレイＲ−ＡＲＹ
２の選択信号Ｒが形成される。したがって、右側のメモ
リアレイＭ−ＡＲＹ２の不良データ線は、同じく右側の
冗長用データ線に切り換えられる。

次に、左側用のアドレスコンベアＡＯＩに右側ｊの不艮
アドレス信号を書込んだ場合、その不良アドレス化分が
入力されると、その出力信号ＡＯＬがハイレベルに々る
。また、この時アドレス信号ａｒ］−１はロウレベルで
あるので、ＮＯＲゲートＧ１の出力信号はロウレベルに
々る。この時、当然、アドレスコンベアＡＯ２の出力係
号ＡＯＲはロウレベルであるので、ＮＯＲゲー）Ｇ２の
出力信号がハイレベルになって、左側の冗長用メモリア
レイＲ−ＡＲＹＩの選択信号りが形成される。したがっ
て、右側のメモリアレイＭ−ＡＲＹ２の不艮データ線は
、左側の冗長用データ線に切り換えられる。

さらに、右側用のアドレスコンベアＡＯ２に左側の不艮
アドレス信号を書込んだ場合、その不艮アドレス信号が
入力されると、その出力信号Ａ０Ｒがハイレベルになる
。なお、この時アドレス信号ａｎ−１はハイレベルであ
り、当然、アドレスコンベアＡＯ１の出力信号ＡＯＬは
ロウレベルであるので、ＮＯＲゲー）Ｇｌの出力信号は
ロウレベルになる。従って、ＮＯＲゲー）Ｇ２の出力信
号はロウレベルになる。これにより右側の冗長用メモリ
アレイＲ−ＡＲＹ２の選択信号Ｒが形成される。したが
って、左側のメモリアレイＭ−ＡＲＹ２の不艮データ線
は、右側の冗長用データ線に切ｐ換えられる。このよう
に、２つのアドレスコンベアＡＯＩ、ＡＯ２と２つの冗
長用メモリアレイＲ−ＡＲＹＩ　、Ｒ−ＡＲＹ２により
、相互においてその切り換えを行うことができる。

したがって、同じメモリアレイＭ−ＡＲＹＩ又はＭ−Ａ
ＲＹ２に２つの不良データ線があっても、左右の冗長用
データ線に振り分けて救済できるので、救済率を高める
ことができる。言い換えるならば、同じメモリアレイに
欠陥ｒ有する２つのメモリセルブロックがあっても、１
つづつ左右の冗長用メモリアレイに振り分けて救済する
ことができる。このたぬ救済率を高めることができ、製
品歩留りを大幅に向上さゼることかできる。

また、そのための切り換え回路は、上述のように極めて
簡単なゲート回路の組合せにより実現することができる
ものでちる。

なお、上記実施ｆｌＪにおいて、ハイレベルを論理゛１
”とする正論理を採る場合、ゲート回路を０Ｍ０Ｂ回路
によるＮＯＲケートで構成すると、比較的駆動能力の小
さい直列形態のｐチャンネルＭＯ８ＦＦｌｉＴによって
出力信号のハイレベルが形成されることにガってしまう
。したがって、上記各入力信号を反転したものを用いる
ことにより、ＨＡＮＤ（ナンド）ゲート’に利用するこ
とが望ましい。

この場合には、出力信号のハイレベルを形成するｐチャ
ンネルＭＯ８ＦＥＴが並列形態に構成できるので、比較
的小さいＭＯＳＦＥＴにより、大きな駆動能力？もつゲ
ート回路を構成することができる。

この実施例では、冗長用メモリアレイへの切り替えケヒ
ューズ手段ケ用いて行うことができるので、テスト効藁
及びコスト低減を図ることができる。捷た、互いに隣接
する複数のワード線を１つの論理ゲート回路で構成され
たアドレスデコーダ回路で選択するので複数のワード線
の配列ビ・ノチと、上記比較的大きな面８１ｉ’に有す
る横方向の配列間隔（ピッチ）とを２段に分割すること
なく合わ？ることかでき、ＩＣチップ内で無駄な空白部
分が生じない。

この実施例のメモリアレイは、共通相補データ１ｆＭｗ
単に知略させることにより、約Ｖ。ｏ／２の中間レベル
にするものであるので、従来のダイナミック型ＲＡＭの
ように、０ボルトからＶ。。レベルまでチャージアップ
するものに片べ、そのレベル変化量が小さく、プリチャ
ージＭＯＳ　ＦＥ　Ｔのゲート電圧全通常の論理レベル
（Ｖ、ｏ）ｋ用いても十分に非飽和状態でオンさせるこ
とが出来るからプリチャージ動作を高速に、しかも低消
費電力の下に行うことができる。

そして、上記のように、プリチャージレベル？約■。。

／２の中間レベルにするものであるので、メモリセルの
Ｐみ出し時においても、メモリセルのスイッチＭＯＥＩ
ＦＥＴのゲート電圧（ワード線選択電圧）として通常の
論理レベル（ｖｏ。）′（Ｉ７用いても十分に非飽和状
態でオンさせることが出来るから、従来のダイナミック
型ＲＡＭのようにブートスドラ、ツブ電圧ケ用いること
なく、情報記憶キャパシタの全電荷読み出しが可能とな
る。

また、読み出し基準電圧は、メモリセルが選択され々い
一方のデータ線のプリチャージレベルを利用しているの
で、従来のダイナミック型ＲＡ　Ｍのように読み出し基
準電圧全形成するダミーセルが不要になる。

第７図には、本発明の他の実施例の具体的回路図が示さ
れている。

ｈお、以下に述べるカラムスイッチ、カラムアドレスデ
コーダは、特に制限されないが、第１図の実施例におけ
るそれと同様な構成とされている。

同図において、ａ、−５ｗ１及び０−８Ｗ２は、それぞ
れカラムスイッチであり、冗長用メモリアレイ用のカラ
ムスイッチ０−８ＷＬ０及びａ−ｓｙＲ＋＋　ｋ含んで
いる。同図には、示されていないが、上記カラムスイッ
チｃ−ｓｗｉ及びその内のＯ−８ＷＬｏは、例えば、第
１図に示されている左側のメモリアレイ及び冗長メモリ
アレイに対するカラムスイッチであり、カラムスイッチ
ｏ−５ｗ２及びその内の０−８ＷＲｏは、第１図の右側
のメモリアレイ及び冗長メモリアレイに苅するカラムス
イッチである。

上記カラムスイッチａ−ｓｗｌ（ａ−ｓｗ２）のうちカ
ラムスイッチ０−８ＷＬｏ（ａ−ｓｗＲｏ）全除くカラ
ムスイッチは、対応するカラムアドレスデコーダＣ−Ｄ
ＯＲＩ（０−ＤＯＲ’２）からの選択信号によって制御
される。すなわち、カラムスイッチは、選択信号に従っ
たメモリアレイの８組の相補データ線対を、対応する８
組の共通相補データ線対に接続する。

カラムアドレスデコーダ０−ＤＯＲＩ　（０−ＤＯＲ２
）は、相補アドレス信号ユ。−：ｎ−ａ及び後で述べる
ゲート回路Ｇからの選択信号ＬＬ（ＲＲ）を受け、上記
相補アドレス信号及び選択信号に従った上記カラムスイ
ッチへの連部信号會形成する。す々わち、カラムアドレ
スデコーダハ、上記相補アドレス信号及び選択信号をデ
コードして、アドレス信号ＯＡＤに従った上記カラムス
イッチへの選択信号を形成する。なお、カラムアドレス
デコーダ０−ＤＣ！Ｒ１（０−ＤＯＲ２）は、前記第１
図の実施例と同様に、特に制限されないが、タイミング
信号φｙｍとキラー信号φＫＬ（φＫＲ）とにもとづい
て形成されたタイミング信号φアによって、その動作が
制御される。

０−ＡＤＢは、カラムアドレスバッファーｒ６って、ア
ドレス信号０ＡＤｉ受けて、特に制限されないが上記相
補アドレス信号−〇−”−ｎ、とアドレス信号ａｒＩ、
に形成して、上記カラムアドレスデコーダ０−ＤＯＲＩ
及び０−ＤＯＲ２に上記相補アドレス信号ａ（１−ａｎ
　、に送出する。

上記ゲート回路Ｇは、ＮＯＲゲートＧｌ　　＋　０２　
　＋ＡＮＤ　（アンド）ゲートＡ１〜Ａ４及びインバー
タエｖ３によって構成されている。

上記Ｎ（’ＪゲートＧＩ　　＋　Ｇ２は、上記第４図で
述べたＮＯＲゲー”　ＧＩ　　＋　０１と同様に、アド
レス信号ａｒ１．□Ｉ　、アドレスコンベアの出力信号
ＡＯＬ、　Ａ　ＯＲを受ける。上記ＡＮＤゲートＡＩは
、上記ＮＯＲゲートＧ２の出力信号（選択信号ＬＬ、）
と、メインアンプに活性化させるためのタイミング信号
φｍａと？受けて、左側の共通相補データ線に接続され
たメインアンプＭＡ　１？ｌｌ’活性化するためのタイ
ミング信号φｍ　ａＬ　’に形成する３、上記ＡＮＤゲ
ー１−　Ａ　、は、上記選択信号ＬＬと例えは第８図で
述べた冗長用メモリアレイの選択タイミング信号φｙ□
とを受けて、左側の冗長メモリアレイ用のカラムスイッ
チ０−８ＷＬｏへの選択信号Ｉ４−形成する。

上記ＮＯＲゲートＧ２の出力信号がインバータエＶ３に
介して形成された選択信号ＲＲと上記タイミング信号φ
ｍａとを受けて、右側の共通相補データ糾に接続された
メインアンプＭＡｉ活性化するためのタイミング信号φ
ｍａＲ’！ｆ″上記ＡＮＤゲートＡ３が形成する。上記
ＡＮＤゲートＡ４は、上記選択信号ＲＲと上記選択タイ
ミング信号φｙＢと會受けて、右側１の冗長メモリアレ
イ用のカラムスイッチ０−８ＷＲｏへの選択信号Ｂケ形
成する。

上記構成によれば、比較的少ない素子数で、左右の冗長
用メモリアレイを切り換えて使うことができるようにな
るとともに、左右のメモリアレイの選択も上記ゲート回
路Ｇにより行なうことができる。

左右の冗長用メモリアレイが使われないとき、アドレス
コンベアの出力信号゛ＡＯＬ、ＡＯＲばともに上述した
ようにロウレベル（論理パ０”）となる。従って、ＮＯ
ＲゲートＧ２の出力信号である選択信号ＬＬの論理価は
、左右いずれのメモリアレイ全選択するか紮決めるアド
レス信号ａ。−４の論理値と同じになる。このため、左
側のメモリアレイ全選択するようにアドレス信号”　ｎ
−１の論理値が１１１１＋となったとき、上記選択信号
ＬＬの論理値も１″と々シ、左側のカラムアドレスデコ
ーダ０−ＤＯＲＩが動作する。すなわち、カラムアドレ
スデコーダ０−ＤＯＲｌが、相補アドレス信号二〇〜巴
ｎ−２に従った選択信号をカラムスイッチａ−ｓｗｉに
出力する。これに灼して、右側ｊのメモリアレイを選択
するように上記アドレス信号８ｎ−６の論理値が”　ｏ
　”となったときには、インバータ１ｖ、が設けである
ため、選択信号ＲＲの論理価が１″′となり、右側のカ
ラムアドレスデコーダａ。−ａｎ−Ｑに従った選択信号
を右側のカラムスイッチ０−８Ｗ２に出力する。なお、
左側のカラムアドレスデコーダ０−ＤＯＲＩが動作する
ときには、上記選択信号ＲＲの論理値が０＃となってい
るため、右側のカラムアドレスデコーダ０−ＤＯＲ２は
動作しない。このことは、右側のカラムアドレスデコー
ダ０−ＤＯＲ２が、選択信号ＲＲによって動作されると
きの左側のカラムアドレスデコーダ０−ＤＯＦｔｌにつ
いても同じである。

また、不良アドレスがＩＯに入力された場合については
、前記第４図？用いた説明で述べたように、不良検出信
号ＡＯＬ又はＡＯＲがハイレベル（論理“１″）となり
、この結果として、左側の冗長用メモリアレイ全選択す
るときには、ＮＯＲゲー）Ｇ１の出力信号がハイレベル
（論理”１＃）となり、右側の冗長用メモリアレイを選
択するときには、ＮＯＲゲートＧ、の出力信号がロウレ
ベルになる。

一方、不良検出信号ＡＯＬ又はＡＯＲがハイレベル（論
理゛′１”）になることにより、前記第８図を用いた訝
明で述べたように選択タイミング信号φ７Ｒが、このと
きハイレベルになる。このため、左側の冗長用メモリア
レイ全選択するように選択信号ＬＬがハイレベル（論理
”１”）になると、ＡＮＤＮＯゲートの出力信号りがハ
イレベルにカリ、左側の冗長メモリアレイ用のカラムス
イッチＣ−ｓｗＬｏが選択される。これに則して、右側
の冗長用メモリアレイを選択するようにＮＯＲゲート０
１の出力信号がロウレベルになると、インバータエ■３
が設けであるため、選択信号ＲＲがハイレベルになる。

この結果、ＡＮＤＮＯゲートがハイレベルの出力個分Ｒ
ｉ形成して、右側の冗長メモリアレイ用のカラムスイッ
チ０−８ＷＲ，が選択される。

なお、冗長メモリアレイを選択するときには、子連した
ようにキラー信号φＫＴ、（φＫＲ）が出方（ｑ　ｒ＋ されるため、第１図に示したＮＯＲゲート０ｗ（Ｇ３　
）が閉じられ、選択タイミング信号φｙがカラムアドレ
スデコーダに伊給され々くなる。このため、カラムアド
レスデコーダは動作し々い。

また、冗長メモリアレイを選択しかいときには、不良検
出信号ＡＯＬ、ＡＯＲがともにロウレベルであるため、
選択タイミングφ５’Ｆが形成されない。

従って、ＡＮＤゲートＡＩ　、Ａ４を介して、カラムス
イッチ０−ＥＩＷＬｏ、　Ｏ−５ＷＲｏ　にハイレベル
の選択信号り、Ｒが供給されず、冗長メモリアレイは選
択されない。

捷り、左側のメモリアレイ又は左側の冗長メモリアレイ
が選択されるときには、常に選択信号ＬＬがハイレベル
（論理”１”）となるため、ＡＮＤケートＡ２が開かれ
、上記タイミング信号φＩｎａが上記タイミング信号φ
ｍａＬとして、左側のメインアンプＭＡＩに供給される
ようになる。これに苅［、て、右側のメモリアレイ′５
／は右側の冗長メモリアレイが選択されるときには、常
に選択信号ＲＲがハイレベル（論理パ１′″）となるた
め、ＡＮＤゲートＡ、が開かれ、上記タイミング信号φ
ｎ１ａが上記タイミング信号φｍａＲとして、右側のメ
インアンプＭＡ２に供給されるようになる。−ｒ寿わち
、左側のメモリアレイ又は冗長メモリアレイが選択され
るときには、常に左側のメインアンプＭＡＩだけが動作
１〜、右側のメモリアレイ又は冗長メモリアレイが選択
されるときには、常に右側のメインアンプＭＡ２だけが
動作するようになる。

このように、本実施例によれば、比較的少ない緊子数で
構成されたケート回路Ｇにより、左右の冗長メモリアレ
イの切り換え及び左右メモリアレイの選択全行なうこと
ができる。　゛ さらに、本実施例に従えは左右のメインアンプのうち、
動作させる必要のあるメインアンプのみ全動作さゼるよ
うにできるため、低消費甫カ化を図ることができる。

この発明に、前記実施レリに限定されない。

アドレスコンベアの数及び冗長メモリアレイの数は、２
組以上にするものであってもよい。捷た、Ｘ系のアドレ
スコンベア及び冗長用メモリアレイについても、上記同
様に相互において切り換えるようにすることもできる。

また、その切り換え回路の具体的回路構成は、種々の変
形を行うことができるものである。

さらに、第１図の実施例においてメモリマット構成は、
上記メモリアレイＭ−ＡＲＹ　１　（Ｍ−ＡＲＹ：２）
において、その横方向の中央に共通データＩｖｉ！を配
置し、縦方向の中央にａウデコータ゛Ｒ−ＤＯＲを配置
して、それぞれ４マツト（合計８マツト）とするもので
を）ってもよい。この場合には、ワード線長及ｒトデー
タ線長が短くできるので、高速動作化を図ることができ
る。

また、冗長用メモリアレイを構成するデータ紳の数は、
メモリセルブロックケ構成するデータ紳の数より多くて
もよい。例えば、第１図の実施例において、冗長用メモ
リアレイの相補データ線対は、９組であってもよい。こ
の場合、冗長用メモリアレイに対応したスイッチプロ・
りを構成するＭＯ８ＦＦｉＴの数も、データ紳が増オた
ことに応じて、１８個にしてもよい。

この発明は、前記実施ダ］に限定されない。

上記冗長用メモリアレイは、ワード線方向にっ抜数ビッ
トのデータ？読み出し又は書込み／読み出しを行うＲＯ
Ｍ、ＲＡＭに広く利用することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロック図、 第２図は、その具体的一実施例？示す回路図、第３図は
、そのアドレスコンベアの一実施例？示す回路図、 第４図は、その切り換えゲート回路の一実施例上水す回
路図、 第５図は、エツジ）　ＩＪガーの具体的一実施例を示す
回路図、 第６図は、上記第１図の具体的−実施９’ｌ　？ｌ−示
す回路図、 第７図は、この発明の他の一実施し１］ヲ示す回路一実
施例を示す回路図である。 Ｍ−ＡＲＹ・・・メモリアレイ、Ｐｏｌ・・・プリチャ
ージ回路、ＢＡＩ　、ＳＡ２・・・センスアンプ、Ｒ−
ＡＤＢ・・・ロウアドレスバッファ、ａ−ｓｗｌ、ａ−
ｓｗ２・・・カラムスイッチ、０−ＡＤＢ・・・カラム
アドレスバッファ、Ｒ−ＤＯＲ・・・ロウアドレスデコ
ーダ、０−ＤＯＲＩ　、０−ＤＯＢ２・・・カラムアド
レスデコーダ、ＭＡＩ、ＭＡ２・・・メインアンプ、Ｔ
Ｇ・・・タイミング発生回路、１ｒ！Ｇ・・・エツジト
リガ回路、ＤＯＢ・・・データ出力バッファ、Ｄより・
・・データ人カハッファ、ＡＯ・・・アドレスコンベア
、Ｇ・・・ゲート回路、Ｒ−ＡＲＹｌ、Ｒ−ＡＲＹ２・
・・冗長用メモリアレイ。

Claims (1)

1. 【特許請求の範囲】 １１のアドレスが卯１当てられ、互いに隣接する複数の
   データ線と、上記複数のデータ線全同時に対応する共通
   データ線に結合さぜるカラムスイッチと、上記カラムス
   イッチを選択するカラムアドレスデコーダと？含む少な
   くとも２糾のメモリ回路全具備し、並列形態に複数ビッ
   トのデータの読み出し又はこれとともに書込みを行う半
   導体記憶装置において、上記同様な構成の冗長用データ
   線ケ含む冗長用メモリアレイと、このデータＨ’を上記
   同様に共通データ線に結合させる冗長データ線選択回路
   と、不良アドレス信号音記憶するアドレス記憶手段と、
   この不良アドレス信号とデータ線選択アドレス信号と全
   比較して記憶きれた不良アドレスが選択されたことを検
   出するカラムアドレス比較回路と、上記一方のメモリ回
   路の不良データ線全相互に他方の冗長用データ線に選択
   的に切り換える回路とを設け、上記アドレス比較回路の
   検出出力により、上記不良データ線の選択動作を禁止し
   て、同じメモリ回路又は異なるメモリ回路間において選
   択的に上記冗長データ線選択回路ケ動作づぜることを％
   徴とする半導体記憶装置。 ２、上記不良アドレス信号音記憶するアドレス記憶手段
   は、半導体集積回路に形成はれたヒユーズ手段を溶断ζ
   ゼるか否かにより、不良アドレス信号の１込み及び記憶
   ７行うものであることに％徴とする特許請求の範囲第１
   項記軟の半導体記憶装置。 ３、上記メモリ回路は、カラムアドレスに関シて２組の
   メモリアレイ及び冗長用メモリアレイと、これに対応し
   た選択回路とにより構成寧れ、上記冗長用データ線ヲ相
   互に切り換える回路は、上記２つのメモリアレイのいず
   れか全選択するアドレス信号と、一方のアドレス比較回
   路の検出出力と？受ける第１のゲート回路と、この第１
   のゲート回路の出力と、他方のアドレス比較回路の検出
   出力とを受ける第２のゲート回路と？含み、この第２の
   ゲート回路の出力により上記いずれかのメモリアレイに
   おける冗長用メモリアレイに切り換える信号を形成する
   ものであることを特徴とする特許請求のＷ！囲第１又は
   第２項記載の半導体記憶装置。