JPH06242925A - ソート処理装置 - Google Patents
ソート処理装置Info
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- JPH06242925A JPH06242925A JP5025330A JP2533093A JPH06242925A JP H06242925 A JPH06242925 A JP H06242925A JP 5025330 A JP5025330 A JP 5025330A JP 2533093 A JP2533093 A JP 2533093A JP H06242925 A JPH06242925 A JP H06242925A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
Abstract
(57)【要約】
【目的】 高速で信頼性の高いソート処理装置を提供す
る。 【構成】 ソート処理装置は、ソートプロセッサ６がパ
イプライン状に接続されて構成されている。ソートプロ
セッサ６はソートコア部２、３と、ソートコア部２、３
に対応する内部記憶装置４、５を備えている。また、ソ
ートプロセッサ６の外部には、ソートコア部２、３に対
応して外付けメモリ７、８が付加されている。ソートコ
ア部２、３は、これら対応する内部記憶装置４、５と外
付けメモリ７、８とをローカルメモリとして使用する。
また、ソートコア部２、３は、ローカルメモリ内に故障
箇所が発見された場合、内部記憶装置４、５の一部を代
替メモリとして使用することにより、ソート処理を続行
することが可能である。
る。 【構成】 ソート処理装置は、ソートプロセッサ６がパ
イプライン状に接続されて構成されている。ソートプロ
セッサ６はソートコア部２、３と、ソートコア部２、３
に対応する内部記憶装置４、５を備えている。また、ソ
ートプロセッサ６の外部には、ソートコア部２、３に対
応して外付けメモリ７、８が付加されている。ソートコ
ア部２、３は、これら対応する内部記憶装置４、５と外
付けメモリ７、８とをローカルメモリとして使用する。
また、ソートコア部２、３は、ローカルメモリ内に故障
箇所が発見された場合、内部記憶装置４、５の一部を代
替メモリとして使用することにより、ソート処理を続行
することが可能である。
Description
【０００１】
【産業上の利用分野】本発明は、大量のデータを高速に
ソート（並べ変え）するソート処理装置に間する。特
に、ソート専用プロセッサをパイプライン状に接続し、
大量のデータを連続してソートするソート処理装置の構
成に間する。
ソート（並べ変え）するソート処理装置に間する。特
に、ソート専用プロセッサをパイプライン状に接続し、
大量のデータを連続してソートするソート処理装置の構
成に間する。
【０００２】
【従来の技術】従来、複数のソートプロセッサをパイプ
ライン状に接続し、大量のデータを高速にソートするソ
ート処理装置が知られている。図３にこのようなソート
処理装置の構成ブロック図が示されている。
ライン状に接続し、大量のデータを高速にソートするソ
ート処理装置が知られている。図３にこのようなソート
処理装置の構成ブロック図が示されている。
【０００３】図３に示されているように、まず、入出力
パス１からソートされるデータがシリアルに入力され
る。入出力パス１を通じてソートプロセッサ６に入力さ
れた１件のデータは、ソートプロセッサ６内の前段ソー
トコア部２において、この前段のソートコア部２に対し
て設けられている内部記憶装置４に格納される。次に入
出力パス１から１件のデータが入力されると、上記前段
のソートコア部２は、この新たに入力された１件のデー
タと、前述したように内部記憶装置４に記憶された１件
のデータとをマージソートし、ソートされたストリング
を出力する。すなわち、このストリングは２件のデータ
を含んでいる。このように、前段ソートコア部２は、２
件のデータを含むソートされたストリングを次々に出力
する。なお、このように、各段に対応して設けられてい
る記憶装置はローカルメモリと呼ばれる。
パス１からソートされるデータがシリアルに入力され
る。入出力パス１を通じてソートプロセッサ６に入力さ
れた１件のデータは、ソートプロセッサ６内の前段ソー
トコア部２において、この前段のソートコア部２に対し
て設けられている内部記憶装置４に格納される。次に入
出力パス１から１件のデータが入力されると、上記前段
のソートコア部２は、この新たに入力された１件のデー
タと、前述したように内部記憶装置４に記憶された１件
のデータとをマージソートし、ソートされたストリング
を出力する。すなわち、このストリングは２件のデータ
を含んでいる。このように、前段ソートコア部２は、２
件のデータを含むソートされたストリングを次々に出力
する。なお、このように、各段に対応して設けられてい
る記憶装置はローカルメモリと呼ばれる。
【０００４】この２件のデータを含んでいるストリング
は、後段のソートコア部３に送出される。後段のソート
コア部３は、前段ソートコア部２から出力されるストリ
ングを、まず、後段のソートコア部３に対して設けられ
ている内部記憶装置５に格納する。そして、次に前段の
ソートコア部２から別のストリングが出力されると、上
記格納したストリングと新たに後段のソートコア部に入
力されるストリングとがマージソートされ、４件のデー
タを含むソートされたストリングが出力される。このよ
うに、後段のソートコア部３は、前段のソートコア部２
から出力されるストリング、すなわち２件のデータを含
むストリングをマージソートし、４件のデータを含むス
トリングを次々に出力する。なお、図３に示されている
ように、内部記憶装置５は、内部記憶装置４に比べて２
倍の容量となっている。これは、前段のソートコア部２
より後段のソートコア部３の方が長いストリングを扱う
ため、内部記憶装置５のほうが容量が大きい必要がある
からである。
は、後段のソートコア部３に送出される。後段のソート
コア部３は、前段ソートコア部２から出力されるストリ
ングを、まず、後段のソートコア部３に対して設けられ
ている内部記憶装置５に格納する。そして、次に前段の
ソートコア部２から別のストリングが出力されると、上
記格納したストリングと新たに後段のソートコア部に入
力されるストリングとがマージソートされ、４件のデー
タを含むソートされたストリングが出力される。このよ
うに、後段のソートコア部３は、前段のソートコア部２
から出力されるストリング、すなわち２件のデータを含
むストリングをマージソートし、４件のデータを含むス
トリングを次々に出力する。なお、図３に示されている
ように、内部記憶装置５は、内部記憶装置４に比べて２
倍の容量となっている。これは、前段のソートコア部２
より後段のソートコア部３の方が長いストリングを扱う
ため、内部記憶装置５のほうが容量が大きい必要がある
からである。
【０００５】なお、このような従来のソート処理装置に
おけるローカルメモリに対するアクセスタイミングを表
すタイムチャートが図４に示されている。
おけるローカルメモリに対するアクセスタイミングを表
すタイムチャートが図４に示されている。
【０００６】このように、各ソートコア部２、３におい
て、２ウェイマージソートが行われ、２ｎ個のソートさ
れたデータを含むストリングが、各段において次々に出
力される。なお、本従来例においては、２個の接続され
たソートコア部、すなわち前段及び後段ソートコア部
２、３が、一つのソートプロセッサ６内に格納されてい
る。そして、このソートプロセッサ６が複数個直列に接
続されることにより、パイプラインを構成している。
て、２ウェイマージソートが行われ、２ｎ個のソートさ
れたデータを含むストリングが、各段において次々に出
力される。なお、本従来例においては、２個の接続され
たソートコア部、すなわち前段及び後段ソートコア部
２、３が、一つのソートプロセッサ６内に格納されてい
る。そして、このソートプロセッサ６が複数個直列に接
続されることにより、パイプラインを構成している。
【０００７】図３に示されている従来例では４個目のソ
ートプロセッサ６の前段ソートコア部２から後段のソー
トコア部においては、ソートプロセッサ６の外部にロー
カルメモリとして外付けメモリ７、８、９が設けられて
いる。これは、マージソートを繰り返すことによって、
後段になればなるほど扱うストリングの長さが長くな
り、ソートプロセッサ６内に設けられている内部記憶装
置４、５だけではローカルメモリが足りなくなるからで
ある。なお、一般にソートプロセッサ６内に設けられて
いる内部記憶装置４、５は、高速のＳＲＡＭが使用され
ることが多い。また、外部の外付けメモリ（７、８、
９）は容量が大きいため、ＤＲＡＭが使用されることが
多い。また、図３においては、設けられている記憶装置
のうちローカルメモリとして使用されている部分がハッ
チングで示されている。すなわち、ローカルメモリとし
て外部の外付けメモリ（７、８、９）を使用する段にお
いては、内部記憶装置（４、５）は全く使用されていな
い。
ートプロセッサ６の前段ソートコア部２から後段のソー
トコア部においては、ソートプロセッサ６の外部にロー
カルメモリとして外付けメモリ７、８、９が設けられて
いる。これは、マージソートを繰り返すことによって、
後段になればなるほど扱うストリングの長さが長くな
り、ソートプロセッサ６内に設けられている内部記憶装
置４、５だけではローカルメモリが足りなくなるからで
ある。なお、一般にソートプロセッサ６内に設けられて
いる内部記憶装置４、５は、高速のＳＲＡＭが使用され
ることが多い。また、外部の外付けメモリ（７、８、
９）は容量が大きいため、ＤＲＡＭが使用されることが
多い。また、図３においては、設けられている記憶装置
のうちローカルメモリとして使用されている部分がハッ
チングで示されている。すなわち、ローカルメモリとし
て外部の外付けメモリ（７、８、９）を使用する段にお
いては、内部記憶装置（４、５）は全く使用されていな
い。
【０００８】図３に示されている従来例においては、ソ
ートプロセッサ６が１０段用いられ、１９段のソートコ
ア部がパイプライン状に接続されている。したがって、
２１ ９件のデータをソートした結果が、最終出力として
得られる。
ートプロセッサ６が１０段用いられ、１９段のソートコ
ア部がパイプライン状に接続されている。したがって、
２１ ９件のデータをソートした結果が、最終出力として
得られる。
【０００９】
【発明が解決しようとする課題】従来のソート処理装置
は以上のように構成されていたので、ローカルメモリと
して外付けメモリを使用する段においては、内蔵の内部
記憶装置は使用されていない。また、内部記憶装置のみ
が使用されている段においても、ローカルメモリとして
必要とされる容量は各段ごとに全て異なっているため、
一般に必ず未使用部分が生じている。例えば、図３に示
されているように、第１段及び第２段目のソートコア部
２、３を含むソートプロセッサ６では、第３段及び第４
段目のソートコア部２、３を含むソートプロセッサ６と
比べて未使用部分が大きくなっている。これを避けるに
は、各段ごとに専用のプロセッサを用いれば良いのであ
るが、各段毎の専用のプロセッサを製造する必要があ
り、装置のコストが膨大なものとなってしまう。
は以上のように構成されていたので、ローカルメモリと
して外付けメモリを使用する段においては、内蔵の内部
記憶装置は使用されていない。また、内部記憶装置のみ
が使用されている段においても、ローカルメモリとして
必要とされる容量は各段ごとに全て異なっているため、
一般に必ず未使用部分が生じている。例えば、図３に示
されているように、第１段及び第２段目のソートコア部
２、３を含むソートプロセッサ６では、第３段及び第４
段目のソートコア部２、３を含むソートプロセッサ６と
比べて未使用部分が大きくなっている。これを避けるに
は、各段ごとに専用のプロセッサを用いれば良いのであ
るが、各段毎の専用のプロセッサを製造する必要があ
り、装置のコストが膨大なものとなってしまう。
【００１０】また、従来のソート処理装置においては、
全体としてパイプラインを構成しているので、各段は同
期して動作を行う必要がある。そのため、一般には共通
のクロック信号を各段（のプロセッサ）に供給するわけ
であるが、このクロック信号は最も速度の遅いプロセッ
サに会わせて設定する必要がある。上述した従来例にお
いては、ローカルメモリとして外部に設けられたＤＲＡ
Ｍを使用する段が最も遅くなるので、際終段の動作速度
で全体の動作速度が律速されてしまう。これは、内部の
ＳＲＡＭより、ＤＲＡＭの方が一般にアクセス速度が遅
いためである。さらに、ローカルメモリに故障が発生し
た場合、一般にはソート処理装置の運用を停止し、故障
箇所を特定してから、部品の交換をしなければならな
い。したがって、故障から復帰するまでに一定の時間が
必要であった。
全体としてパイプラインを構成しているので、各段は同
期して動作を行う必要がある。そのため、一般には共通
のクロック信号を各段（のプロセッサ）に供給するわけ
であるが、このクロック信号は最も速度の遅いプロセッ
サに会わせて設定する必要がある。上述した従来例にお
いては、ローカルメモリとして外部に設けられたＤＲＡ
Ｍを使用する段が最も遅くなるので、際終段の動作速度
で全体の動作速度が律速されてしまう。これは、内部の
ＳＲＡＭより、ＤＲＡＭの方が一般にアクセス速度が遅
いためである。さらに、ローカルメモリに故障が発生し
た場合、一般にはソート処理装置の運用を停止し、故障
箇所を特定してから、部品の交換をしなければならな
い。したがって、故障から復帰するまでに一定の時間が
必要であった。
【００１１】本発明は上記課題に鑑みなされたものであ
り、その目的は、小型化が可能なソート処理装置を提供
することである。
り、その目的は、小型化が可能なソート処理装置を提供
することである。
【００１２】また、他の目的は、高速化を図ることの可
能なソート処理装置を提供することである。
能なソート処理装置を提供することである。
【００１３】また、他の目的は、装置全体としてＲＡＳ
を向上させることが可能なソート処理装置を提供するこ
とである。
を向上させることが可能なソート処理装置を提供するこ
とである。
【００１４】
【課題を解決するための手段】第一の本発明は、上述の
課題を解決するために、パイプライン状に接続され、入
力されるデータをソートするソートプロセッサ郡を有す
るソート処理装置であって、２つまたはそれ以上のデー
タを所定の順序で出力するソート処理装置において、前
記各ソートプロセッサは、入力される第一のデータのス
トリングを保持するローカルメモリと、前記ローカルメ
モリに保持されている第一のデータのストリングと、入
力される第二のデータのストリングとを比較し、前記第
一及び第二のストリングをマージソートした結果である
出力ストリングを出力するソートコア部と、を備え、前
記ローカルメモリは、前記ソートコア部と同一パッケー
ジに含まれる内部記憶装置を含み、前記ソートコア部
は、前記ローカルメモリ内で、故障箇所を検出した場合
に、前記内部記憶装置内の未使用領域を、前記故障箇所
の代替メモリとして使用することを特徴とするソート処
理装置である。
課題を解決するために、パイプライン状に接続され、入
力されるデータをソートするソートプロセッサ郡を有す
るソート処理装置であって、２つまたはそれ以上のデー
タを所定の順序で出力するソート処理装置において、前
記各ソートプロセッサは、入力される第一のデータのス
トリングを保持するローカルメモリと、前記ローカルメ
モリに保持されている第一のデータのストリングと、入
力される第二のデータのストリングとを比較し、前記第
一及び第二のストリングをマージソートした結果である
出力ストリングを出力するソートコア部と、を備え、前
記ローカルメモリは、前記ソートコア部と同一パッケー
ジに含まれる内部記憶装置を含み、前記ソートコア部
は、前記ローカルメモリ内で、故障箇所を検出した場合
に、前記内部記憶装置内の未使用領域を、前記故障箇所
の代替メモリとして使用することを特徴とするソート処
理装置である。
【００１５】第二の本発明は、上述の課題を解決するた
めに、パイプライン状に接続され、入力されるデータを
ソートするソートプロセッサ郡を有するソート処理装置
であって、２つまたはそれ以上のデータを所定の順序で
出力するソート処理装置において、前記各ソートプロセ
ッサは、入力される第一のデータのストリングを保持す
るローカルメモリと、前記ローカルメモリに保持されて
いる第一のデータのストリングと、入力される第二のデ
ータのストリングとを比較し、前記第一及び第二のデー
タのストリングをマージソートした結果である出力スト
リングを出力するソートコア部と、を備え、前記ローカ
ルメモリは、前記ソートコア部と同一パッケージに含ま
れる内部記憶装置と、前記ソートコア部と異なるパッケ
ージに含まれる外付けメモリと、を含み、前記ソートコ
ア部は、前記内部記憶装置を、前記外付けメモリの高速
緩衝記憶装置として使用することを特徴とするソート処
理装置である。
めに、パイプライン状に接続され、入力されるデータを
ソートするソートプロセッサ郡を有するソート処理装置
であって、２つまたはそれ以上のデータを所定の順序で
出力するソート処理装置において、前記各ソートプロセ
ッサは、入力される第一のデータのストリングを保持す
るローカルメモリと、前記ローカルメモリに保持されて
いる第一のデータのストリングと、入力される第二のデ
ータのストリングとを比較し、前記第一及び第二のデー
タのストリングをマージソートした結果である出力スト
リングを出力するソートコア部と、を備え、前記ローカ
ルメモリは、前記ソートコア部と同一パッケージに含ま
れる内部記憶装置と、前記ソートコア部と異なるパッケ
ージに含まれる外付けメモリと、を含み、前記ソートコ
ア部は、前記内部記憶装置を、前記外付けメモリの高速
緩衝記憶装置として使用することを特徴とするソート処
理装置である。
【００１６】第三の本発明は、上述の課題を解決するた
めに、パイプライン状に接続され、入力されるデータを
ソートするソートプロセッサ郡を有するソート処理装置
であって、２つまたはそれ以上のデータを所定の順序で
出力するソート処理装置において、前記各ソートプロセ
ッサは、入力される第一のデータのストリングを保持す
るローカルメモリと、前記ローカルメモリに保持されて
いる第一のデータのストリングと、入力される第二のデ
ータのストリングとを比較し、前記第一及び第二のデー
タのストリングをマージソートした結果である出力スト
リングを出力するソートコア部と、を備え、前記ローカ
ルメモリは、複数の前記ソートプロセッサ間で共有され
ていることを特徴とするソート処理装置である。
めに、パイプライン状に接続され、入力されるデータを
ソートするソートプロセッサ郡を有するソート処理装置
であって、２つまたはそれ以上のデータを所定の順序で
出力するソート処理装置において、前記各ソートプロセ
ッサは、入力される第一のデータのストリングを保持す
るローカルメモリと、前記ローカルメモリに保持されて
いる第一のデータのストリングと、入力される第二のデ
ータのストリングとを比較し、前記第一及び第二のデー
タのストリングをマージソートした結果である出力スト
リングを出力するソートコア部と、を備え、前記ローカ
ルメモリは、複数の前記ソートプロセッサ間で共有され
ていることを特徴とするソート処理装置である。
【００１７】
【作用】第一の本発明における内部記憶装置の未使用領
域は、故障箇所の代替メモリとして使用されるので、故
障が発生した場合でも部品の交換等をする必要がなく、
そのまま動作を続行することが可能である。
域は、故障箇所の代替メモリとして使用されるので、故
障が発生した場合でも部品の交換等をする必要がなく、
そのまま動作を続行することが可能である。
【００１８】第二の本発明における内部記憶装置は、外
付けメモリの緩衝記憶装置として動作するため、外付け
メモリに対するアクセス速度を一般に向上させることが
可能である。
付けメモリの緩衝記憶装置として動作するため、外付け
メモリに対するアクセス速度を一般に向上させることが
可能である。
【００１９】第三の本発明におけるローカルメモリは、
複数のソートプロセッサ間で共有されているため、未使
用部分を少なくすることができ、ローカルメモリの効率
的な利用が可能となる。
複数のソートプロセッサ間で共有されているため、未使
用部分を少なくすることができ、ローカルメモリの効率
的な利用が可能となる。
【００２０】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００２１】実施例１ 図１は、本実施例１に係るソート処理装置の構成ブロッ
ク図である。本実施例に係るソート処理装置を構成する
ソートプロセッサ６は、図１に示されているように、前
段ソートコア部２と、後段ソートコア部３とを含んでい
る。そして、この前段ソートコア部２と後段ソートコア
部３とに対して、内部記憶装置４及び５と外部の外付け
メモリ７及び８及び９とを切り替えるアクセス切り替え
ビットを指定するデコーダ３０を含んでいる。デコーダ
３０は、外部からの設定信号ＳＥＬ（１）〜（４）によ
って上記アクセス切り替えビットを指定する。
ク図である。本実施例に係るソート処理装置を構成する
ソートプロセッサ６は、図１に示されているように、前
段ソートコア部２と、後段ソートコア部３とを含んでい
る。そして、この前段ソートコア部２と後段ソートコア
部３とに対して、内部記憶装置４及び５と外部の外付け
メモリ７及び８及び９とを切り替えるアクセス切り替え
ビットを指定するデコーダ３０を含んでいる。デコーダ
３０は、外部からの設定信号ＳＥＬ（１）〜（４）によ
って上記アクセス切り替えビットを指定する。
【００２２】本実施例において特徴的なことは、デコー
ダ３０によって、内部記憶装置（４、５）と外付けメモ
リ（７、８、９）との切り替えアドレスビットを指定し
たことである。このような構成により、該アドレスビッ
トが「０」である場合には内部記憶装置をアクセスさ
せ、該アドレスビットが「１」である場合には外付けメ
モリをアクセスさせることを外部から指定することがで
きる。これによって、内部記憶装置（４、５）と、外付
けメモリ（７、８、９）とを連続的にアクセスすること
ができる。
ダ３０によって、内部記憶装置（４、５）と外付けメモ
リ（７、８、９）との切り替えアドレスビットを指定し
たことである。このような構成により、該アドレスビッ
トが「０」である場合には内部記憶装置をアクセスさ
せ、該アドレスビットが「１」である場合には外付けメ
モリをアクセスさせることを外部から指定することがで
きる。これによって、内部記憶装置（４、５）と、外付
けメモリ（７、８、９）とを連続的にアクセスすること
ができる。
【００２３】図１に示されているソートコア部（２、
３）の詳細ブロック図が図７に示されている。図７に示
されているように、ソートコア部（２、３）は、ローカ
ルメモリアドレス生成ブロック０を含んでいる。さら
に、エラーアドレスレジスタ７０と、比較器７１と、２
ｔｏ１セレクタ７２と、アドレス変換機構７３とを含ん
でいる。
３）の詳細ブロック図が図７に示されている。図７に示
されているように、ソートコア部（２、３）は、ローカ
ルメモリアドレス生成ブロック０を含んでいる。さら
に、エラーアドレスレジスタ７０と、比較器７１と、２
ｔｏ１セレクタ７２と、アドレス変換機構７３とを含ん
でいる。
【００２４】次に動作を説明する。
【００２５】本実施例１に係るソート処理装置は、診断
プログラムによって、自己診断を行えるようになってい
る。このようなシステム起動時における診断プログラム
によって、もしくは、実動作時におけるメモリリードサ
イクルにおいて、ＥＣＣ２ビットエラーが検出された場
合、ソート演算継続処理不能エラーが上位機構に報告さ
れる。上位機構とは、図示されてはいないが、ホストコ
ンピュータとソート処理装置との間に接続されており、
それらの間のインタフェスを行うソータ駆動装置であ
る。
プログラムによって、自己診断を行えるようになってい
る。このようなシステム起動時における診断プログラム
によって、もしくは、実動作時におけるメモリリードサ
イクルにおいて、ＥＣＣ２ビットエラーが検出された場
合、ソート演算継続処理不能エラーが上位機構に報告さ
れる。上位機構とは、図示されてはいないが、ホストコ
ンピュータとソート処理装置との間に接続されており、
それらの間のインタフェスを行うソータ駆動装置であ
る。
【００２６】このようなエラー処理のフローチャートが
図１１に示されている。図１１に示されているように、
上位機構は、このソート演算継続処理不能エラーが報告
されると、ソート処理装置の全段に対し一時停止信号を
発し、エラーアドレスレジスタ７０に、上記エラーが生
じたアドレスを格納する。
図１１に示されている。図１１に示されているように、
上位機構は、このソート演算継続処理不能エラーが報告
されると、ソート処理装置の全段に対し一時停止信号を
発し、エラーアドレスレジスタ７０に、上記エラーが生
じたアドレスを格納する。
【００２７】次にリトライ起動時に、エラーアドレスレ
ジスタ格納アドレスと同一アドレスをソートコア部
（２、３）が再び発生すると、比較器７１がこれを検出
する。子のとき、比較器７１が発する検知信号によっ
て、図７で示されたアドレス変換機構７３が、内部記憶
装置（４、５）の空き領域を指定する。次に、アドレス
信号がセレクタ７２を介して出力される。比較器７１で
一致が見られなかったならば従来どおりのアドレスバス
１０、２０からセレクタ７２を介して、アドレス信号が
出力される。この際、ソートコア部（２、３）からの書
き込み制御信号は、影響を受けない。
ジスタ格納アドレスと同一アドレスをソートコア部
（２、３）が再び発生すると、比較器７１がこれを検出
する。子のとき、比較器７１が発する検知信号によっ
て、図７で示されたアドレス変換機構７３が、内部記憶
装置（４、５）の空き領域を指定する。次に、アドレス
信号がセレクタ７２を介して出力される。比較器７１で
一致が見られなかったならば従来どおりのアドレスバス
１０、２０からセレクタ７２を介して、アドレス信号が
出力される。この際、ソートコア部（２、３）からの書
き込み制御信号は、影響を受けない。
【００２８】ここで、エラーアドレスレジスタ７０に格
納されるアドレスはエラー処理系による処理が行われる
場合は、リセット信号が入力されるまで値が保持され
る。比較器７１における比較は、リトライ後の毎回のメ
モリアクセス時に実行され、その比較の結果、一致が認
められれば、セレクタ７３から内部記憶装置へアドレス
信号が出力される。
納されるアドレスはエラー処理系による処理が行われる
場合は、リセット信号が入力されるまで値が保持され
る。比較器７１における比較は、リトライ後の毎回のメ
モリアクセス時に実行され、その比較の結果、一致が認
められれば、セレクタ７３から内部記憶装置へアドレス
信号が出力される。
【００２９】このように、本実施例１によれば、内部記
憶装置（４、５）内で未使用であった部分を代替メモリ
として使用したので、ローカルメモリ内に故障箇所が発
見された場合においても、装置が停止し、部品の交換を
するまでは停止していなければならないという状態を回
避することができる。
憶装置（４、５）内で未使用であった部分を代替メモリ
として使用したので、ローカルメモリ内に故障箇所が発
見された場合においても、装置が停止し、部品の交換を
するまでは停止していなければならないという状態を回
避することができる。
【００３０】実施例２ 図２には、本実施例２に係るソート処理装置に用いられ
るソートプロセッサ６の構成ブロック図が示されてい
る。図２に示されているように、本実施例２に係るソー
トプロセッサによれば、ソートコア部２から出力される
アドレス信号は、内部記憶装置４に対する内部バス１０
と、外付けメモリ７に対する外部バス２０とを介してそ
れぞれ送出される。
るソートプロセッサ６の構成ブロック図が示されてい
る。図２に示されているように、本実施例２に係るソー
トプロセッサによれば、ソートコア部２から出力される
アドレス信号は、内部記憶装置４に対する内部バス１０
と、外付けメモリ７に対する外部バス２０とを介してそ
れぞれ送出される。
【００３１】そして、内部記憶装置４から読み出された
データは、内部リードバス１５を介してソートコア部２
に入力する。データの書き込み時には、データと共に次
のアドレスを示すブロックポインタも合わせてローカル
メモリに格納される。しかも、マージソートにおいて
は、アドレスは連続してアクセスされるため、外付けメ
モリに書き込まれたデータはまず内部記憶装置４から読
み出された後に読み出されるのである。この様子が図５
に示されている。図５は、このように、内部記憶装置４
を高速緩衝記憶装置、いわゆるキャッシュ記憶装置とし
て使用した場合のアクセスタイミングを表すタイムチャ
ートである。
データは、内部リードバス１５を介してソートコア部２
に入力する。データの書き込み時には、データと共に次
のアドレスを示すブロックポインタも合わせてローカル
メモリに格納される。しかも、マージソートにおいて
は、アドレスは連続してアクセスされるため、外付けメ
モリに書き込まれたデータはまず内部記憶装置４から読
み出された後に読み出されるのである。この様子が図５
に示されている。図５は、このように、内部記憶装置４
を高速緩衝記憶装置、いわゆるキャッシュ記憶装置とし
て使用した場合のアクセスタイミングを表すタイムチャ
ートである。
【００３２】次に、本実施例２の動作を詳細に説明す
る。
る。
【００３３】図６は、内部記憶装置４と、外付けメモリ
７とのデータのブロック転送の状態を表す説明図であ
る。この図６に示されている動作例は、内部記憶装置４
と、外付けメモリ７とにストリングＡを書き込んだ後、
次のストリングＢが書き込まれるまでに、ストリングＡ
が読み出されて行く様子を表す動作例である。
７とのデータのブロック転送の状態を表す説明図であ
る。この図６に示されている動作例は、内部記憶装置４
と、外付けメモリ７とにストリングＡを書き込んだ後、
次のストリングＢが書き込まれるまでに、ストリングＡ
が読み出されて行く様子を表す動作例である。
【００３４】まずにおいて、内部記憶装置４から１ブ
ロック読みだされる。その後、において、前記で読
み出されたブロックが再度読み出されることのない場
合、外付けメモリ７から内部記憶装置４に１ブロック転
送が行われる。以後、外付けメモリ７からデータが読み
出される場合、上述したようにして内部記憶装置４に転
送されているデータを読み出すことにより、アクセスタ
イムを短縮化することが可能である。
ロック読みだされる。その後、において、前記で読
み出されたブロックが再度読み出されることのない場
合、外付けメモリ７から内部記憶装置４に１ブロック転
送が行われる。以後、外付けメモリ７からデータが読み
出される場合、上述したようにして内部記憶装置４に転
送されているデータを読み出すことにより、アクセスタ
イムを短縮化することが可能である。
【００３５】このように、本実施例においては、高速な
内部記憶装置４と、低速な外付けメモリ７とを共にロー
カルメモリとして使用するソート処理装置において、外
付けメモリ７のデータをあらかじめ内部記憶装置４に転
送しておくことにより、アクセスタイムの高速化を図る
ことができる。
内部記憶装置４と、低速な外付けメモリ７とを共にロー
カルメモリとして使用するソート処理装置において、外
付けメモリ７のデータをあらかじめ内部記憶装置４に転
送しておくことにより、アクセスタイムの高速化を図る
ことができる。
【００３６】なお、本実施例２においては、内部記憶装
置４と、外付けメモリ７とを共にローカルメモリとして
使用する例を示したが、外付けメモリ７のみを使用する
ソート処理装置に適用することも可能である。すなわ
ち、このような場合においては、内部記憶装置４は未使
用であるので、外付けメモリ７の高速緩衝記憶装置とし
て内部記憶装置４の全体を使用することにより、ハード
ウェアの有効利用を図ると共に、性能の向上を図ること
が可能である。
置４と、外付けメモリ７とを共にローカルメモリとして
使用する例を示したが、外付けメモリ７のみを使用する
ソート処理装置に適用することも可能である。すなわ
ち、このような場合においては、内部記憶装置４は未使
用であるので、外付けメモリ７の高速緩衝記憶装置とし
て内部記憶装置４の全体を使用することにより、ハード
ウェアの有効利用を図ると共に、性能の向上を図ること
が可能である。
【００３７】実施例３ 図８には、本実施例３に係るソート処理装置におけるロ
ーカルメモリの使用の様子を表す説明図が示されてい
る。図８において、隣接する一方のソートコア部からの
アドレス信号はバッファ６９を介して出力され、他方の
ソートコア部からのアドレス信号は同一のローカルメモ
リにインバータ１００を介して出力されている。この結
果隣接するソートコア部の間で別個のアドレスが出力さ
れることになり、アドレスが重なってしまうことがな
い。また、隣接するソートコア部が共有するローカルメ
モリにアクセスするタイミングを、それぞれ基本クロッ
クの前半と後半とに割り当てることにより、互いのアク
セスタイミングをずらすことができる。その結果、アク
セスコンフリクトを生じることを防止することができ
る。
ーカルメモリの使用の様子を表す説明図が示されてい
る。図８において、隣接する一方のソートコア部からの
アドレス信号はバッファ６９を介して出力され、他方の
ソートコア部からのアドレス信号は同一のローカルメモ
リにインバータ１００を介して出力されている。この結
果隣接するソートコア部の間で別個のアドレスが出力さ
れることになり、アドレスが重なってしまうことがな
い。また、隣接するソートコア部が共有するローカルメ
モリにアクセスするタイミングを、それぞれ基本クロッ
クの前半と後半とに割り当てることにより、互いのアク
セスタイミングをずらすことができる。その結果、アク
セスコンフリクトを生じることを防止することができ
る。
【００３８】このように、本実施例３によれば、２つの
ソートコア部に対し、一個のローカルメモリを設け、２
つのソートコア部に対し一個のローカルメモリを共有さ
せることが可能である。したがって、ローカルメモリ内
の未使用部分を減少させることが可能である。
ソートコア部に対し、一個のローカルメモリを設け、２
つのソートコア部に対し一個のローカルメモリを共有さ
せることが可能である。したがって、ローカルメモリ内
の未使用部分を減少させることが可能である。
【００３９】実施例４ 図９には、本実施例４に係るソート処理装置の構成ブロ
ック図が示されている。従来、図１０に示されているよ
うに、２つのソート処理装置を逆方向に対向させて並べ
た構成が知られている。本実施例４は、このように２つ
のソート処理装置間で、上述した実施例３のようにロー
カルメモリの共有を図ったソート処理装置である。すな
わち、実施例３においては、一個のソート処理装置内の
複数のソートコア部に対し一個のローカルメモリを共有
したが、本実施例９では異なるソート処理装置間で、一
個のローカルメモリを共有したのである。
ック図が示されている。従来、図１０に示されているよ
うに、２つのソート処理装置を逆方向に対向させて並べ
た構成が知られている。本実施例４は、このように２つ
のソート処理装置間で、上述した実施例３のようにロー
カルメモリの共有を図ったソート処理装置である。すな
わち、実施例３においては、一個のソート処理装置内の
複数のソートコア部に対し一個のローカルメモリを共有
したが、本実施例９では異なるソート処理装置間で、一
個のローカルメモリを共有したのである。
【００４０】図９に示されているように、一方のソート
処理装置に含まれているソートコア部から出力されるア
ドレス信号は、インバータ１００を介してローカルメモ
リ（７９、８０、９０）に供給されている。これら共有
されているローカルメモリ（７９、８０、９０）は、共
有されていない場合の（図１０における）外付けメモリ
７、８、９より２倍以上アクセス速度の早いメモリとす
る。
処理装置に含まれているソートコア部から出力されるア
ドレス信号は、インバータ１００を介してローカルメモ
リ（７９、８０、９０）に供給されている。これら共有
されているローカルメモリ（７９、８０、９０）は、共
有されていない場合の（図１０における）外付けメモリ
７、８、９より２倍以上アクセス速度の早いメモリとす
る。
【００４１】このような構成により、２つのソート処理
装置間でローカルメモリを共有させたので、ローカルメ
モリに含まれていた未使用部分を減少させることができ
る。その結果、ソート処理装置の性能を維持したまま低
コスト化が可能となる。
装置間でローカルメモリを共有させたので、ローカルメ
モリに含まれていた未使用部分を減少させることができ
る。その結果、ソート処理装置の性能を維持したまま低
コスト化が可能となる。
【００４２】
【発明の効果】以上述べたように、第一の本発明によれ
ば、ローカルメモリ内部に故障が発見された場合におい
ても、内部記憶装置の未使用部分を代替メモリとして使
用したので、部品の交換等を施さなくともソート処理を
続行可能なソート処理装置が得られる。
ば、ローカルメモリ内部に故障が発見された場合におい
ても、内部記憶装置の未使用部分を代替メモリとして使
用したので、部品の交換等を施さなくともソート処理を
続行可能なソート処理装置が得られる。
【００４３】その結果、ソート処理装置の稼動率を向上
させることができる。
させることができる。
【００４４】第二の本発明によれば、内部記憶装置を高
速緩衝記憶装置として使用したので、アクセス速度の遅
い外付けメモリにアクセスする場合においても、アクセ
ス時間の短縮化を図ることができる。その結果、低コス
トで性能の向上したソート処理装置が得られる。
速緩衝記憶装置として使用したので、アクセス速度の遅
い外付けメモリにアクセスする場合においても、アクセ
ス時間の短縮化を図ることができる。その結果、低コス
トで性能の向上したソート処理装置が得られる。
【００４５】第三の本発明によれば、ローカルメモリを
複数のソートプロセッサの間で共有したので、ローカル
メモリの未使用部分を減少させることが可能である。そ
の結果、メモリの使用効率を向上させることができ、装
置の小型化を図ることができる。
複数のソートプロセッサの間で共有したので、ローカル
メモリの未使用部分を減少させることが可能である。そ
の結果、メモリの使用効率を向上させることができ、装
置の小型化を図ることができる。
【図１】本発明の実施例１に係るソート処理装置の部分
構成ブロック図である。
構成ブロック図である。
【図２】本発明の実施例２に係るソート処理装置に用い
られるソートプロセッサ６の構成ブロック図である。
られるソートプロセッサ６の構成ブロック図である。
【図３】従来のソート処理装置の構成ブロック図であ
る。
る。
【図４】従来のソート処理装置のメモリアクセスのタイ
ムチャートである。
ムチャートである。
【図５】図２に示されているソート処理装置の動作を表
すタイムチャートである。
すタイムチャートである。
【図６】図２に示されているソート処理装置における内
部記憶装置と外付けメモリとの間でデータ転送が行われ
る様子を説明する説明図である。
部記憶装置と外付けメモリとの間でデータ転送が行われ
る様子を説明する説明図である。
【図７】図１に示されているソートコア部の詳細構成図
である。
である。
【図８】本発明の実施例３に係るソート処理装置におけ
るローカルメモリの使用の様子を表す説明図である。
るローカルメモリの使用の様子を表す説明図である。
【図９】本発明の実施例４に係るソート処理装置の構成
ブロック図である。
ブロック図である。
【図１０】従来の２組のソータによるソート処理装置の
構成ブロック図である。
構成ブロック図である。
【図１１】本発明の実施例１のソート処理装置における
エラー処理のフローチャートである。
エラー処理のフローチャートである。
２、３ ソートコア部 ４、５ 内部記憶装置 ６ ソートプロセッサ ７、８、９ 外付けメモリ １０ 内部バス １５ 内部リードバス ２０ 外部バス ６９ バッファ ７０ エラーアドレスレジスタ７０ ７１ 比較器 ７２ セレクタ ７３ アドレス変換機構 １００ インバータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は、大量のデータを高速に
ソート（並べ変え）するソート処理装置に関する。特
に、ソート専用プロセッサをパイプライン状に接続し、
大量のデータを連続してソートするソート処理装置の構
成に間する。
ソート（並べ変え）するソート処理装置に関する。特
に、ソート専用プロセッサをパイプライン状に接続し、
大量のデータを連続してソートするソート処理装置の構
成に間する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】このように、各ソートコア部２、３におい
て、２ウェイマージソートが行われ、２ ｊ 個のソートさ
れたデータを含むストリングが、各ｊ段において次々に
出力される。なお、本従来例においては、２個の接続さ
れたソートコア部、すなわち前段及び後段ソートコア部
２、３が、一つのソートプロセッサ６内に格納されてい
る。そして、このソートプロセッサ６が複数個直列に接
続されることにより、パイプラインを構成している。
て、２ウェイマージソートが行われ、２ ｊ 個のソートさ
れたデータを含むストリングが、各ｊ段において次々に
出力される。なお、本従来例においては、２個の接続さ
れたソートコア部、すなわち前段及び後段ソートコア部
２、３が、一つのソートプロセッサ６内に格納されてい
る。そして、このソートプロセッサ６が複数個直列に接
続されることにより、パイプラインを構成している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】図３に示されている従来例では４個目のソ
ートプロセッサ６の前段ソートコア部２から後段のソー
トコア部においては、ソートプロセッサ６の外部にロー
カルメモリとして外付けメモリ７、８、９が設けられて
いる。これは、マージソートを繰り返すことによって、
後段になればなるほど扱うストリングの長さが２倍に長
くなり、ソートプロセッサ６内に設けられている内部記
憶装置４、５だけではローカルメモリが足りなくなるか
らである。なお、一般にソートプロセッサ６内に設けら
れている内部記憶装置４、５は、高速のＳＲＡＭが使用
されることが多い。また、外部の外付けメモリ（７、
８、９）は容量が大きいため、ＤＲＡＭが使用されるこ
とが多い。また、図３においては、設けられている記憶
装置のうちローカルメモリとして使用されている部分が
ハッチングで示されている。すなわち、ローカルメモリ
として外部の外付けメモリ（７、８、９）を使用する段
においては、内部記憶装置（４、５）は全く使用されて
いない。
ートプロセッサ６の前段ソートコア部２から後段のソー
トコア部においては、ソートプロセッサ６の外部にロー
カルメモリとして外付けメモリ７、８、９が設けられて
いる。これは、マージソートを繰り返すことによって、
後段になればなるほど扱うストリングの長さが２倍に長
くなり、ソートプロセッサ６内に設けられている内部記
憶装置４、５だけではローカルメモリが足りなくなるか
らである。なお、一般にソートプロセッサ６内に設けら
れている内部記憶装置４、５は、高速のＳＲＡＭが使用
されることが多い。また、外部の外付けメモリ（７、
８、９）は容量が大きいため、ＤＲＡＭが使用されるこ
とが多い。また、図３においては、設けられている記憶
装置のうちローカルメモリとして使用されている部分が
ハッチングで示されている。すなわち、ローカルメモリ
として外部の外付けメモリ（７、８、９）を使用する段
においては、内部記憶装置（４、５）は全く使用されて
いない。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】また、従来のソート処理装置においては、
全体としてパイプラインを構成しているので、各段は同
期して動作を行う必要がある。そのため、一般には共通
のクロック信号を各段（のプロセッサ）に供給するわけ
であるが、このクロック信号は最も速度の遅いプロセッ
サに会わせて設定する必要がある。上述した従来例にお
いては、ローカルメモリとして外部に設けられたＤＲＡ
Ｍを使用する段が最も遅くなるので、最終段の動作速度
で全体の動作速度が律速されてしまう。これは、内部の
ＳＲＡＭより、ＤＲＡＭの方が一般にアクセス速度が遅
いためである。さらに、ローカルメモリに故障が発生し
た場合、一般にはソート処理装置の運用を停止し、故障
箇所を特定してから、部品の交換をしなければならな
い。したがって、故障から復帰するまでに一定の時間が
必要であった。
全体としてパイプラインを構成しているので、各段は同
期して動作を行う必要がある。そのため、一般には共通
のクロック信号を各段（のプロセッサ）に供給するわけ
であるが、このクロック信号は最も速度の遅いプロセッ
サに会わせて設定する必要がある。上述した従来例にお
いては、ローカルメモリとして外部に設けられたＤＲＡ
Ｍを使用する段が最も遅くなるので、最終段の動作速度
で全体の動作速度が律速されてしまう。これは、内部の
ＳＲＡＭより、ＤＲＡＭの方が一般にアクセス速度が遅
いためである。さらに、ローカルメモリに故障が発生し
た場合、一般にはソート処理装置の運用を停止し、故障
箇所を特定してから、部品の交換をしなければならな
い。したがって、故障から復帰するまでに一定の時間が
必要であった。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【課題を解決するための手段】第一の本発明は、上述の
課題を解決するために、パイプライン状に接続され、入
力されるデータをソートするソートプロセッサ群を有す
るソート処理装置であって、２つまたはそれ以上のデー
タを所定の順序で出力するソート処理装置において、前
記各ソートプロセッサは、入力される第一のデータのス
トリングを保持するローカルメモリと、前記ローカルメ
モリに保持されている第一のデータのストリングと、入
力される第二のデータのストリングとを比較し、前記第
一及び第二のストリングをマージソートした結果である
出力ストリングを出力するソートコア部と、を備え、前
記ローカルメモリは、前記ソートコア部と同一パッケー
ジに含まれる内部記憶装置を含み、前記ソートコア部
は、前記ローカルメモリ内で、故障箇所を検出した場合
に、前記内部記憶装置内の未使用領域を、前記故障箇所
の代替メモリとして使用することを特徴とするソート処
理装置である。
課題を解決するために、パイプライン状に接続され、入
力されるデータをソートするソートプロセッサ群を有す
るソート処理装置であって、２つまたはそれ以上のデー
タを所定の順序で出力するソート処理装置において、前
記各ソートプロセッサは、入力される第一のデータのス
トリングを保持するローカルメモリと、前記ローカルメ
モリに保持されている第一のデータのストリングと、入
力される第二のデータのストリングとを比較し、前記第
一及び第二のストリングをマージソートした結果である
出力ストリングを出力するソートコア部と、を備え、前
記ローカルメモリは、前記ソートコア部と同一パッケー
ジに含まれる内部記憶装置を含み、前記ソートコア部
は、前記ローカルメモリ内で、故障箇所を検出した場合
に、前記内部記憶装置内の未使用領域を、前記故障箇所
の代替メモリとして使用することを特徴とするソート処
理装置である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】第二の本発明は、上述の課題を解決するた
めに、パイプライン状に接続され、入力されるデータを
ソートするソートプロセッサ群を有するソート処理装置
であって、２つまたはそれ以上のデータを所定の順序で
出力するソート処理装置において、前記各ソートプロセ
ッサは、入力される第一のデータのストリングを保持す
るローカルメモリと、前記ローカルメモリに保持されて
いる第一のデータのストリングと、入力される第二のデ
ータのストリングとを比較し、前記第一及び第二のデー
タのストリングをマージソートした結果である出力スト
リングを出力するソートコア部と、を備え、前記ローカ
ルメモリは、前記ソートコア部と同一パッケージに含ま
れる内部記憶装置と、前記ソートコア部と異なるパッケ
ージに含まれる外付けメモリと、を含み、前記ソートコ
ア部は、前記内部記憶装置を、前記外付けメモリの高速
緩衝記憶装置として使用することを特徴とするソート処
理装置である。
めに、パイプライン状に接続され、入力されるデータを
ソートするソートプロセッサ群を有するソート処理装置
であって、２つまたはそれ以上のデータを所定の順序で
出力するソート処理装置において、前記各ソートプロセ
ッサは、入力される第一のデータのストリングを保持す
るローカルメモリと、前記ローカルメモリに保持されて
いる第一のデータのストリングと、入力される第二のデ
ータのストリングとを比較し、前記第一及び第二のデー
タのストリングをマージソートした結果である出力スト
リングを出力するソートコア部と、を備え、前記ローカ
ルメモリは、前記ソートコア部と同一パッケージに含ま
れる内部記憶装置と、前記ソートコア部と異なるパッケ
ージに含まれる外付けメモリと、を含み、前記ソートコ
ア部は、前記内部記憶装置を、前記外付けメモリの高速
緩衝記憶装置として使用することを特徴とするソート処
理装置である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】第三の本発明は、上述の課題を解決するた
めに、パイプライン状に接続され、入力されるデータを
ソートするソートプロセッサ群を有するソート処理装置
であって、２つまたはそれ以上のデータを所定の順序で
出力するソート処理装置において、前記各ソートプロセ
ッサは、入力される第一のデータのストリングを保持す
るローカルメモリと、前記ローカルメモリに保持されて
いる第一のデータのストリングと、入力される第二のデ
ータのストリングとを比較し、前記第一及び第二のデー
タのストリングをマージソートした結果である出力スト
リングを出力するソートコア部と、を備え、前記ローカ
ルメモリは、複数の前記ソートプロセッサ間で共有され
ていることを特徴とするソート処理装置である。
めに、パイプライン状に接続され、入力されるデータを
ソートするソートプロセッサ群を有するソート処理装置
であって、２つまたはそれ以上のデータを所定の順序で
出力するソート処理装置において、前記各ソートプロセ
ッサは、入力される第一のデータのストリングを保持す
るローカルメモリと、前記ローカルメモリに保持されて
いる第一のデータのストリングと、入力される第二のデ
ータのストリングとを比較し、前記第一及び第二のデー
タのストリングをマージソートした結果である出力スト
リングを出力するソートコア部と、を備え、前記ローカ
ルメモリは、複数の前記ソートプロセッサ間で共有され
ていることを特徴とするソート処理装置である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】次にリトライ起動時に、エラーアドレスレ
ジスタ格納アドレスと同一アドレスをソートコア部
（２、３）が再び発生すると、比較器７１がこれを検出
する。このとき、比較器７１が発する検知信号によっ
て、図７で示されたアドレス変換機構７３が、内部記憶
装置（４、５）の空き領域を指定する。次に、アドレス
信号がセレクタ７２を介して出力される。比較器７１で
一致が見られなかったならば従来どおりのアドレスバス
１０、２０からセレクタ７２を介して、アドレス信号が
出力される。この際、ソートコア部（２、３）からの書
き込み制御信号は、影響を受けない。
ジスタ格納アドレスと同一アドレスをソートコア部
（２、３）が再び発生すると、比較器７１がこれを検出
する。このとき、比較器７１が発する検知信号によっ
て、図７で示されたアドレス変換機構７３が、内部記憶
装置（４、５）の空き領域を指定する。次に、アドレス
信号がセレクタ７２を介して出力される。比較器７１で
一致が見られなかったならば従来どおりのアドレスバス
１０、２０からセレクタ７２を介して、アドレス信号が
出力される。この際、ソートコア部（２、３）からの書
き込み制御信号は、影響を受けない。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】実施例４ 図９には、本実施例４に係るソート処理装置の構成ブロ
ック図が示されている。従来、図１０に示されているよ
うに、２つのソート処理装置を逆方向に対向させて並べ
た構成が知られている。本実施例４は、このように２つ
のソート処理装置間で、上述した実施例３のようにロー
カルメモリの共有を図ったソート処理装置である。すな
わち、実施例３においては、一個のソート処理装置内の
複数のソートコア部に対し一個のローカルメモリを共有
したが、図９では異なるソート処理装置間で、一個のロ
ーカルメモリを共有したのである。
ック図が示されている。従来、図１０に示されているよ
うに、２つのソート処理装置を逆方向に対向させて並べ
た構成が知られている。本実施例４は、このように２つ
のソート処理装置間で、上述した実施例３のようにロー
カルメモリの共有を図ったソート処理装置である。すな
わち、実施例３においては、一個のソート処理装置内の
複数のソートコア部に対し一個のローカルメモリを共有
したが、図９では異なるソート処理装置間で、一個のロ
ーカルメモリを共有したのである。
【手続補正書】
【提出日】平成６年４月７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (3)
- 【請求項１】 パイプライン状に接続され、入力される
データをソートするソートプロセッサ郡を有するソート
処理装置であって、２つまたはそれ以上のデータを所定
の順序で出力するソート処理装置において、前記各ソー
トプロセッサは、 入力される第一のデータのストリングを保持するローカ
ルメモリと、 前記ローカルメモリに保持されている第一のデータのス
トリングと、入力される第二のデータのストリングとを
比較し、前記第一及び第二のデータのストリングをマー
ジソートした結果である出力ストリングを出力するソー
トコア部と、を備え、 前記ローカルメモリは、前記ソートコア部と同一パッケ
ージに含まれる内部記憶装置を含み、 前記ソートコア部は、前記ローカルメモリ内で、故障箇
所を検出した場合に、前記内部記憶装置内の未使用領域
を、前記故障箇所の代替メモリとして使用することを特
徴とするソート処理装置。 - 【請求項２】 パイプライン状に接続され、入力される
データをソートするソートプロセッサ郡を有するソート
処理装置であって、２つまたはそれ以上のデータを所定
の順序で出力するソート処理装置において、前記各ソー
トプロセッサは、 入力される第一のデータのストリングを保持するローカ
ルメモリと、 前記ローカルメモリに保持されている第一のデータのス
トリングと、入力される第二のデータのストリングとを
比較し、前記第一及び第二のデータのストリングをマー
ジソートした結果である出力ストリングを出力するソー
トコア部と、を備え、 前記ローカルメモリは、 前記ソートコア部と同一パッケージに含まれる内部記憶
装置と、 前記ソートコア部と異なるパッケージに含まれる外付け
メモリと、 を含み、 前記ソートコア部は、前記内部記憶装置を、前記外付け
メモリの高速緩衝記憶装置として使用することを特徴と
するソート処理装置。 - 【請求項３】 パイプライン状に接続され、入力される
データをソートするソートプロセッサ郡を有するソート
処理装置であって、２つまたはそれ以上のデータを所定
の順序で出力するソート処理装置において、前記各ソー
トプロセッサは、 入力される第一のデータのストリングを保持するローカ
ルメモリと、 前記ローカルメモリに保持されている第一のデータのス
トリングと、入力される第二のデータのストリングとを
比較し、前記第一及び第二のデータのストリングをマー
ジソートした結果である出力ストリングを出力するソー
トコア部と、を備え、 前記ローカルメモリは、複数の前記ソートプロセッサ間
で共有されていることを特徴とするソート処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5025330A JPH06242925A (ja) | 1993-02-15 | 1993-02-15 | ソート処理装置 |
| GB9402281A GB2275122B (en) | 1993-02-15 | 1994-02-07 | Sorting apparatus |
| GB9423782A GB2283119B (en) | 1993-02-15 | 1994-02-07 | Sorting apparatus |
| GB9423781A GB2283118B (en) | 1993-02-15 | 1994-02-07 | Sorting apparatus |
| CN94101556A CN1096116A (zh) | 1993-02-15 | 1994-02-15 | 分类装置 |
| US08/517,987 US5710937A (en) | 1993-02-15 | 1995-08-22 | Sorting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5025330A JPH06242925A (ja) | 1993-02-15 | 1993-02-15 | ソート処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06242925A true JPH06242925A (ja) | 1994-09-02 |
Family
ID=12162934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5025330A Pending JPH06242925A (ja) | 1993-02-15 | 1993-02-15 | ソート処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5710937A (ja) |
| JP (1) | JPH06242925A (ja) |
| CN (1) | CN1096116A (ja) |
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- 1993-02-15 JP JP5025330A patent/JPH06242925A/ja active Pending
-
1994
- 1994-02-07 GB GB9402281A patent/GB2275122B/en not_active Expired - Fee Related
- 1994-02-15 CN CN94101556A patent/CN1096116A/zh active Pending
-
1995
- 1995-08-22 US US08/517,987 patent/US5710937A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5710937A (en) | 1998-01-20 |
| CN1096116A (zh) | 1994-12-07 |
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| GB2275122B (en) | 1997-06-18 |
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