JP3344559B2 - マージソート処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データベース処理
におけるマージソート、すなわち大小比較によるデータ
の並び替え処理のハードウェアでの実現方式に関するも
のである。

【０００２】

【従来の技術】一般に、データベースの要素であるレコ
ードは、複数のフィールドから構成される。あるフィー
ルドをキーとして、レコードを昇順あるいは降順に並び
替える処理をソートという。また、ソート済みのレコー
ド列が複数ある場合に、それらをひとつのソートされた
レコード列に再編成する処理をマージという。

【０００３】ソートあるいはマージをソフトウェアで行
なう場合、プロセッサとメモリ、ディスクなどの補助記
憶装置との間で大量のデータが行き交い、処理に時間を
要する。それに対し、ソートを高速に処理するハードウ
ェアとしてパイプラインマージソータなどが存在する。

【０００４】図１０は、例えば「ＶＬＳＩソートプロセ
ッサ」（情報処理、Ｖｏｌ．３１、Ｎｏ．４、１９９０
年）に記載されているパイプラインマージソータの構成
図である。図１０には、１次元接続されるソートプロセ
ッサ１０００，１００１，１００２，１００３と、各ソ
ートプロセッサ１０００〜１００３に接続されるメモリ
１０１０，１０１１，１０１２，１０１３が示されてい
る。

【０００５】パイプラインマージソータでは、ｎ段目の
ソートプロセッサがｎ−１段目のソートプロセッサから
それぞれ２ｎ−１レコードからなる２組のソート済みレ
コード列を入力し、マージして２ｎレコードからなる１
組のソート済みレコード列を出力する。各ソートプロセ
ッサに接続されるメモリには、入力される２組のレコー
ド列のうち第１のレコード列が格納される。パイプライ
ンマージソータを用いたソートのプロセスを図１１に示
す。

【０００６】図１１は２ウェイマージソートされるレコ
ード列の遷移の例を示した図であるが、一般にＫウェイ
マージソートは、ｎ段目のソートプロセッサがｎ−１段
目のソートプロセッサからそれぞれＫｎ−１レコードか
らなるＫ組のソート済みレコード列を入力し、マージし
てＫｎレコードからなる１組のソート済みレコード列を
出力する。

【０００７】図１２は、トーナメントツリー方式による
８ウェイマージソートのソートプロセッサの構成を示し
た図である。図１２には、比較ノード１１００〜１１２
０と、本トーナメント回路に投入するデータを保持する
８個のレジスタ１２００〜１２０７と、比較の勝者を保
持するレジスタ１２１０とが示されている。トーナメン
トの１回戦に相当する比較ノード１１００には、レジス
タ１２００および１２０１のデータが入力され、出力は
２回戦の比較ノード１１１０の一方の入力となる。１１
１０の他方の入力には別の１回戦の比較ノード１１０１
の出力が接続され、１１１０の出力は３回戦すなわち決
勝戦の比較ノード１１２０の一方の入力となる。１１２
０の出力はレジスタ１２１０の入力となる。

【０００８】図１３は、図１２に示した各比較ノードを
詳細に示した構成図である。データＸおよびＹは、とも
に比較器１５００とセレクタ１５１０の入力となる。比
較器１５００における比較結果にもとづいてセレクタ１
５１０において選択が行なわれデータＺが出力される。

【０００９】図１２および図１３の構成による動作につ
いて説明する。入力レジスタ１２００〜１２０７には、
図４に示すようなソート済みのレコード列が１ワードず
つ入力される。レコード列の各レコードはキーとレコー
ド本体から構成される。最初はレコード列０〜７の各先
頭レコードのキーの第１ワードがレジスタ１２００〜１
２０７に設定され、その後必要に応じてそれぞれ順次後
続のワードがレジスタに設定される。

【００１０】しかしながら、従来の８ウェイマージソー
トにおいては、定常的に８本のレコード列を入力レジス
タ１２００〜１２０７に供給する必要がある。一般にレ
コード列は、共通のメモリに格納され共通のデータバス
を介して読み出されるため、この場合は定常的に８本の
レコード列の読み出しが競合し、マージソート処理の性
能を低下させる要因となる。

【００１１】そこで、このような性能低下を防止するた
めに、特開平４−２４７５７１号公報では、交換選択法
を改良し、例えば定常的に５レコードを比較することに
より１６ウェイマージソートを実現するデータ処理装置
が開示されている。これは、８ウェイマージソートを４
レコードの比較で実現することに相当する。

【００１２】

【発明が解決しようとする課題】しかしながら、この従
来例においては、トーナメントツリーを初期化するプロ
セスが必要であり、その際に余計なクロックサイクルを
要する。すなわち、例えば８ウェイマージソートの場
合、パイプラインマージソータの１段目において８レコ
ードごとに余計なクロックサイクルが挿入されることを
意味しており、これはパイプラインマージソータ全体の
性能を低下させる要因となり得る。

【００１３】このように、従来のＫウェイマージソート
においては、メモリからのレコード列の読み出しが競合
し性能を低下させる、あるいはトーナメントツリーの初
期化に余計なクロックサイクルを要し性能を低下させる
という問題があった。

【００１４】本発明は以上のような問題を解決するため
になされたものであり、その目的は、高速なマージソー
ト処理を可能とするマージソート処理装置を提供するこ
とにある。

【００１５】

【課題を解決するための手段】以上のような目的を達成
するために、第１の発明に係るマージソート処理装置
は、複数台を一次元的に接続することによってマージソ
ート対象のレコードに対してマージソート処理を実行す
るパイプラインマージソータを形成する装置であって、
各装置において所定の処理サイクル毎に複数の入力レジ
スタに逐次セットされる各データを比較することによっ
て、１乃至複数のデータで構成されるレコードを昇順あ
るいは降順に並び替えるマージソート処理装置におい
て、２つの入力データの比較処理を行った結果いずれか
一方の入力データを出力するとともにその比較結果を出
力する複数の比較ノードをトーナメントツリー状に接続
することで前記各入力レジスタから始まるウェイを複数
形成するトーナメント比較回路と、前記比較ノードが出
力した比較結果に基づき前記各比較ノードに入力される
各データの有効性を示す有効フラグ情報の設定内容を決
定するとともにその決定した有効フラグ情報を対応する
前記比較ノードへ供給する比較制御回路とを有し、次の
処理サイクルにおいて、前記各比較ノードに、前記比較
制御回路から送られてくる有効フラグ情報が双方の入力
データとも有効とされている場合には入力データの大小
関係により決定した入力データを出力し、有効フラグ情
報が一方の入力データのみ有効とされている場合には当
該入力データを出力し、有効フラグ情報が双方の入力デ
ータとも無効とされている場合には入力データを出力し
ないように動作させ、前記比較制御回路は、データ比較
処理において出力されなかった入力データに対応した有
効フラグ情報を無効にし、レコードの比較処理が終了し
た時点で前記各比較ノードの各入力データに対応した有
効フラグ情報の内容を、当該比較ノードへの入力データ
を出力する下位に接続された比較ノードに対応した有効
フラグ情報に有効が設定されていた場合に有効と設定す
ることでマージソート対象の全レコードの各比較処理の
間に前記トーナメント比較回路を初期化することなくマ
ージソート処理を実行するものである。

【００１６】また、第１の発明において、前記比較ノー
ドは、２つの入力データの大小関係を比較する比較器
と、前記比較器による比較結果及び前記比較制御回路か
ら送られてくる有効フラグ情報に基づきいずれか一方の
入力データを出力するセレクタとを有するものである。

【００１７】また、第１の発明において、前記比較制御
回路は、前記各比較ノードから送られてくる比較結果を
保持する比較結果保持手段を有し、前記各比較ノードか
ら比較結果が送られてくる度にその比較結果を前記比較
結果保持手段に保持し、前記トーナメント比較回路にお
いてあるウェイが勝ち抜けた時にそのウェイの経路上に
位置する前記比較ノードの前記比較結果保持手段に保持
しておいた比較結果を初期化するものである。

【００１８】また、第１の発明において、前記比較制御
回路は、前記トーナメント比較回路において最下位層に
位置するもの以外の前記比較ノードの有効フラグ情報を
保持する有効フラグ情報保持手段を有し、対応する前記
比較ノードの下位に接続されている前記比較ノードに対
応する前記有効フラグ情報保持手段のうち少なくとも一
方がセットされている時に有効と、対応する前記比較ノ
ードの他方の入力データが勝った時あるいは対応する前
記比較ノードの上位の前記比較ノードにおいて他方の入
力データが勝った時に無効と、前記有効フラグ情報保持
手段に設定するものである。

【００１９】更に、第１の発明において、前記比較制御
回路は、各ウェイに対応させた入力レジスタに設定され
たデータが次のデータ比較処理において処理対象とする
か否かを表す情報を保持する処理対象ウェイ保持手段を
有し、直前のデータ比較処理において勝ち抜けたデータ
が通ったウェイあるいは経路上に位置する前記比較ノー
ドのうちただ一つの前記比較ノードのみで負けたウェイ
に対応した入力レジスタに設定されたデータを次のデー
タ比較処理において有効と、経路上に位置する前記比較
ノードにおいて負けが決定した時点で当該ウェイに対応
した入力レジスタに設定されたデータを次のデータ比較
処理において無効と、前記処理対象ウェイ保持手段に設
定するものである。更に、第１の発明において、前記比
較制御回路は、前記各比較ノードから送られてくる比較
結果を保持する比較結果保持手段と、前記トーナメント
比較回路において最下位層に位置するもの以外の前記比
較ノードの有効フラグ情報を保持する有効フラグ情報保
持手段と、各ウェイに対応させた入力レジスタに設定さ
れたデータが次のデータ比較処理において処理対象とす
るか否かを表す情報を保持する処理対象ウェイ保持手段
とを有し、前記各比較ノードから比較結果が送られてく
る度にその比較結果を前記比較結果保持手段に保持し、
前記トーナメント比較回路においてあるウェイが勝ち抜
けた時にそのウェイの経路上に位置する前記比較ノード
の前記比較結果保持手段に保持しておいた比較結果を初
期化し、対応する前記比較ノードの下位に接続されてい
る前記比較ノードに対応する前記有効フラグ情報保持手
段のうち少なくとも一方がセットされている時に有効
と、対応する前記比較ノードの他方の入力データが勝っ
た時あるいは対応する前記比較ノードの上位の前記比較
ノードにおいて他方の入力データが勝った時に無効と、
前記有効フラグ情報保持手段に設定し、直前のデータ比
較処理において勝ち抜けたデータが通ったウェイあるい
は経路上に位置する前記比較ノードのうちただ一つの前
記比較ノードのみで負けたウェイに対応した入力レジス
タに設定されたデータを次のデータ比較処理において有
効と、経路上に位置する前記比較ノードにおいて負けが
決定した時点で当該ウェイに対応した入力レジスタに設
定されたデータを次のデータ比較処理において無効と、
前記処理対象ウェイ保持手段に設定する ものである。

【００２０】

【発明の実施の形態】以下、図面に基づいて、本発明の
好適な実施の形態について説明する。

【００２１】図１は、本発明に係るマージソート処理装
置の一実施の形態を示した構成図であり、８ウェイマー
ジソートを例に示すものである。ここでは、各レコード
を昇順に並べる場合を例にして説明する。図１には、比
較ノード１００〜１０３，１１０〜１１１，１２０、入
力レジスタ２００〜２０７、出力レジスタ２１０及び比
較制御回路３００が示されている。比較ノード１００〜
１２０は、２つの入力データの比較結果及び比較制御回
路３００から送られてくる入力データの有効フラグ情報
に基づきいずれか一方の入力データを出力する。これら
の比較ノード１００〜１２０をトーナメントツリー状に
接続することで入力レジスタ２００〜２０７から始まる
ウェイを有するトーナメント比較回路を形成する。入力
レジスタ２００〜２０７は、このトーナメント比較回路
に投入するデータを保持する。出力レジスタ２１０は、
１回のデータ比較処理における勝者を保持する。図１に
示したトーナメント比較回路によると、トーナメントの
１回戦に相当する比較ノード１００には、レジスタ２０
０および２０１のデータが入力され、その出力は２回戦
の比較ノード１１０の一方の入力となる。比較ノード１
１０の他方の入力には、別の１回戦の比較ノード１０１
の出力が接続される。比較ノード１１０の出力は、３回
戦すなわち決勝戦の比較ノード１２０の一方の入力とな
る。比較ノード１２０の他方の入力には、別の２回戦の
比較ノード１１１の出力が接続され、比較ノード１１１
の各入力には、それぞれ１回戦に相当する比較ノード１
０２，１０３の出力が接続される。そして、比較ノード
１２０の出力は、出力レジスタ２１０の入力となる。比
較制御回路３００は、各比較ノード１００〜１２０と制
御情報のやり取りを行う。すなわち、送られてくる比較
ノード１００〜１２０の比較結果に基づき決定した各比
較ノード１００〜１２０における入力データの有効性を
示す有効フラグ情報を対応する比較ノード１００〜１２
０へ供給する。

【００２２】図２は、本実施の形態における比較ノード
の内部構成を示した図である。図１に示した各比較ノー
ドの基本構成は、この図２に示した比較ノードと同じで
ある。比較器５００は、２つの入力データＸ，Ｙの大小
関係を比較し、その比較結果を信号Ｒとして出力する。
セレクタ５１０は、比較器５００からの信号Ｒ、更に比
較制御回路３００からの有効フラグ情報である信号Ｖに
基づいて選択が行われ、入力データＸ，Ｙのいずれか一
方をデータＺとして出力する。本実施の形態において
は、比較ノードをレジスタではなくセレクタ５１０を用
いて実現したので、トーナメント比較回路において１サ
イクルで勝者を決定することができる。

【００２３】図３は、比較ノード５００の動作を真理値
表で表した図である。信号Ｒは２ビットからなり、それ
ぞれデータＸの勝ち“１０”、データＹの勝ち“０
１”、引き分け“００”を示す。比較制御回路３００か
ら送られてくる信号Ｖも２ビットからなり、各ビットは
それぞれ入力されたデータＸ，Ｙが有効か否かを示す。
データＸ、Ｙがともに有効な場合“１１”は、信号Ｒが
示す勝った方をＺ出力とし、引き分けの場合はいずれを
出力してもよい。データＸ，Ｙのうち一方のみが有効な
場合は有効な方をＺ出力とする。データＸ，Ｙがともに
有効でない場合はいずれを出力してもよい。

【００２４】図４は、本実施の形態において比較されマ
ージソートされるレコード構成の例を示した図である。
各レコード列０〜７は、ソート済みのレコードにより構
成されており、各レコードは、キーとレコード本体から
構成される。各入力レジスタ２００〜２０７には、対応
するそれぞれソート済みのレコード列０〜７が先頭から
１ワードずつ入力される。つまり、入力レジスタ２００
〜２０７には、最初はレコード列０〜７の各先頭レコー
ドのキーの第１ワードが設定され、その後必要に応じて
それぞれ後続の１ワードのデータが順次設定される。例
えば、１レコードが１ワードのキーと３ワードの本体の
計４ワードで構成されている場合、最初にキーが、続い
てレコード本体の１ワード目、２ワード目、３ワード目
と順次設定されることになる。この例の場合の１回の比
較処理において対象となるデータというのは、入力レジ
スタ２００〜２０７の大きさでありトーナメント比較回
路のバスの幅すなわち１ワード長である。なお、本実施
の形態においてデータというときは、レコードそのもの
ではなくレコードを構成する１ワード長のデータのこと
をいい、１サイクルの比較処理において比較されるデー
タのことをいう。この１サイクルにおける比較処理をデ
ータ比較処理ということにする。また、この例の場合、
４サイクルかけて４ワード分のデータ比較処理が行われ
て初めてレコードの比較処理が行われたことになる。こ
の４ワード分のデータ比較処理を含む比較処理をレコー
ド比較処理ということにする。レコードが１ワード長の
ときにレコードとデータは同義となる。

【００２５】図５は、本実施の形態における比較制御回
路３００が保持するレジスタ群の構成を示した図であ
る。比較制御回路３００は、マージメンバーレジスタ６
００〜６０７と、比較結果レジスタ７００〜７２０と、
有効フラグレジスタ８００〜８２０とを有している。比
較結果レジスタ７００〜７２０は、各比較ノード１００
〜１２０から送られてくる比較結果を保持する比較結果
保持手段として設けられており、保持される値は、それ
ぞれ比較ノード１００〜１２０の信号Ｒによって決定さ
れる。マージメンバーレジスタ６００〜６０７は、各ウ
ェイに対応させた入力レジスタ２００〜２０７に設定さ
れたデータが次のデータ比較処理において処理対象とす
るか否かを表す情報を保持する処理対象ウェイ保持手段
である。有効フラグレジスタ８００〜８２０のうちトー
ナメント比較回路において最下位層に位置するもの以外
の比較ノード１１０，１１１，１２０に対応して設けら
れた有効フラグレジスタ８１０，８１１，８２０は、各
比較ノード１１０，１１１，１２０の有効フラグ情報を
保持する有効フラグ情報保持手段である。マージメンバ
ーレジスタ６００〜６０７及び有効フラグレジスタ８１
０，８１１，８２０は、それぞれ比較ノード１００〜１
２０に供給される信号Ｖの値となる。なお、有効フラグ
情報を保持するという点では、マージメンバーレジスタ
６００〜６０７も有効フラグレジスタ８１０，８１１，
８２０と同様なので、図では有効フラグレジスタ８００
〜８０３として表す。換言すると、有効フラグレジスタ
８００〜８０３は、実体としてはマージメンバーレジス
タ６００〜６０７と同一のものである。

【００２６】次に、比較制御回路３００が有する各レジ
スタへのセット、クリアを行う基本動作等をより詳細に
説明する。

【００２７】比較結果レジスタ７００〜７２０は、それ
ぞれ２ビットで構成されており、各ビットは、対応する
比較ノード１００〜１２０の入力に対応されている。例
えば、比較結果レジスタ７００は比較ノード１００に対
応しており、比較ノード１００からの信号Ｒによってデ
ータＸの勝ちあるいはデータＹの勝ちが伝えられた時点
でその情報を保持する。比較対象となるレコードが最後
まで勝敗が決定しない場合（上記例では最後の４ワード
目のデータまで比較しても大小がつかなかった場合）
は、データＸが勝ったものと見なして比較結果レジスタ
７００にその旨を設定する。本実施の形態では“１”が
勝ちを示すことにしている。比較結果レジスタ７０１〜
７２０についても同様である。例えば、１回のレコード
比較処理においてレコード列２が勝ち抜ける場合には、
比較結果レジスタは図６に示すような値となる。そし
て、次のレコードの比較処理を開始するとき直前のレコ
ード比較処理において、例えばレコード列０のレコード
が勝ち抜けた時およびレコード列１のレコードが勝ち抜
けた時には比較結果レジスタ７００，７１０，７２０の
対応する側がクリアされ、レコード列２のレコードが勝
ち抜けた時およびレコード列３のレコードが勝ち抜けた
時には比較結果レジスタ７０１，７１０，７２０の対応
する側がクリアされ、レコード列４のレコードが勝ち抜
けた時およびレコード列５のレコードが勝ち抜けた時に
は比較結果レジスタ７０２，７１１，７２０の対応する
側がクリアされ、レコード列６のレコードが勝ち抜けた
時およびレコード列７のレコードが勝ち抜けた時には比
較結果レジスタ７０３，７１１，７２０の対応する側が
クリアされる。すなわち、レコード比較処理終了直後の
状態を示した図６の後、次回のレコード比較処理開始時
点に比較結果レジスタ７０１，７１０，７２０がクリア
され、比較結果レジスタは図７に示すような値となる。

【００２８】マージメンバーレジスタ６００〜６０７
は、それぞれレコード列０〜７に対応しており、対応す
るレコード列の直前のレコードが勝ち抜けた場合、ある
いは経路上に位置する比較ノードのうちただ一つの比較
ノードのみで負けた場合、具体的にいうと対応する１回
戦から３回戦までの３つの比較ノードのうち２つの比較
ノードで勝った場合に次のレコード比較処理の開始前ま
でにセットされる。図６に示した例に基づくと、図７に
示す通りマージメンバーレジスタ６００，６０２，６０
３、６０５がセットされる。そして、マージメンバーレ
ジスタ６００〜６０７は、次のレコード比較処理におい
て経路上に位置する比較ノードにおいて負けが決定した
時点、具体的には１回戦での負けが決定した時点、ある
いは１回戦での勝ちと２回戦での負けが決定した時点、
あるいは１，２回戦での勝ちと３回戦での負けが決定し
た時点でリセットされる。

【００２９】有効フラグレジスタ８００〜８２０は、そ
れぞれ２ビットで構成されており、各ビットは、対応す
る比較ノード１００〜１２０の入力に対応されている。
有効フラグレジスタの値は、信号Ｖとして比較ノード１
００〜１２０に伝えられる。最下位層に位置する有効フ
ラグレジスタ８００〜８０３の各２ビットは、実体とし
てはマージメンバーレジスタ６００〜６０７と同一のも
のであることは前述したとおりである。有効フラグレジ
スタ８００〜８２０は、レコード比較処理が終了した時
点において、例えば、有効フラグレジスタ８１０の左側
のビットは、その下位に位置する有効フラグレジスタ８
００を構成する２ビットのうち少なくとも一方がセット
されている時にセットされる。そして、次のレコード比
較処理に含まれる各データ比較処理において、比較ノー
ド１１０においてＹ入力が勝った場合、あるいは比較ノ
ード１１０でＸ入力が勝ち比較ノード１２０でＹ入力が
勝った場合にリセットされる。有効フラグレジスタ８１
０の他方のビット、および有効フラグレジスタ８１１の
２ビットに関しても同様である。同様に、有効フラグレ
ジスタ８２０の左側のビットは、レコード比較処理が終
了した時点においてその下位に位置する有効フラグレジ
スタ８１０の２ビットのうち少なくとも一方がセットさ
れている時にセットされ、次のレコード比較処理に含ま
れる各データ比較処理において比較ノード１２０におい
てＹ入力が勝った場合にリセットされる。レコード比較
処理終了直後の状態を示した図６の直後の有効フラグレ
ジスタ８００〜８２０は、図７に示すような値となる。

【００３０】次に、本実施の形態におけるレコード比較
処理の手順に沿って説明する。なお、ここでは、１レコ
ードが４ワードで構成されている場合（キーを含む）を
例にして説明する。

【００３１】まず、マージソート処理装置の動作開始時
において比較制御回路３００の比較結果レジスタ７００
〜７２０は“００”で、有効フラグレジスタ８００〜８
２０はデータＸ，Ｙとも有効なデータであることを意味
する“１１”で、それぞれ初期化されている。

【００３２】１サイクル目において、入力レジスタ２０
０〜２０７に図４に示すようなソート済みの各レコード
列から先頭の１ワードのデータ（ここではキー）が入力
されると、トーナメント比較回路は、そのデータに基づ
き大小関係を即座に判断し、最終的に選択したデータを
出力レジスタ２１０にセットする。本実施の形態におけ
る比較ノード１００〜１２０は、セレクタを用いている
のでこのサイクル内において即座に勝敗を決めることが
できる。なお、出力レジスタ２１０に入力されたデータ
は、そのまま出力され、図示しないバッファに退避され
蓄積される。すなわち、出力するために特別なサイクル
は必要としない。信号Ｖによると入力されるデータＸ，
Ｙとも有効なので、各比較ノード１００〜１２０におい
ては小さい方が選択されることになる。また、このと
き、各比較ノード１００〜１２０からは信号Ｒが出力さ
れ、比較制御回路３００の比較結果レジスタ７００〜７
２０にその内容がセットされる。例えば、Ｘ＜Ｙのため
データＸが選択された比較ノードの対応する比較結果レ
ジスタには“１０”がセットされる。また、Ｘ＝Ｙのと
きには選択されたデータの値に関係なく比較結果レジス
タには“００”がセットされる。

【００３３】ここで、１サイクル目すなわち１ワード目
のデータ比較処理において、例えばレコード列５（入力
レジスタ２０５）から入力されるデータＹが他方のレコ
ード列４（入力レジスタ２０４）から入力されるデータ
Ｘより値が大きいために選択されなかった場合、この比
較されるレコード列４，５のレコードに関していえば、
２ワード目以降のデータの比較処理を行うまでもなくこ
の時点で勝敗はついたことになる。また、レコード列５
に含まれているデータＹは１回戦で負けが決定したこと
になる。そこで、本実施の形態によれば、このような場
合、この例に基づくと比較ノード１０２に対応する有効
フラグレジスタ８０２を“１０”とし、２ワード目から
４ワード目までのデータ比較処理では“１０”という信
号Ｖを比較ノード１０２に出力してデータＹが選択され
ないようにしている。信号Ｖを“１０”とすることで２
ワード目以降のデータＸ，Ｙの大小に関係なくデータＸ
しか選択されないということは、図３（ｂ）からも明ら
かである。Ｘ＞Ｙの場合は、各レジスタにセットされる
フラグ値が逆になるだけで同様に動作する。また、Ｘ＝
Ｙの場合は、２ワード目以降に勝敗の決定が持ち越され
たことになるので、上記の通り比較結果レジスタには
“００”がセットされ、一方、有効フラグレジスタで
は、入力されるデータＸ，Ｙは共に有効であることを意
味する初期値“１１”がそのまま維持されることにな
る。

【００３４】このように、各比較ノード１００〜１２０
では、比較制御回路３００から送られてくる設定済みの
有効フラグ情報（信号Ｖ）の内容に基づき入力データの
比較処理を行い、その結果いずれか一方のデータを選択
して出力し、更にこのときの比較結果である信号Ｒを比
較制御回路３００に出力する。比較制御回路３００で
は、各比較ノード１００〜１２０から送られてきた比較
結果を比較結果レジスタ７００〜７２０に保持するとと
もにその比較結果に基づき有効フラグレジスタ８００〜
８２０を更新することになる。この更新した有効フラグ
レジスタ８００〜８２０の内容すなわち有効フラグ情報
に基づき各比較ノード１００〜１２０は、次のデータの
比較処理を行うことになる。

【００３５】基本的には、上記の処理を４サイクル分繰
り返すことで１回のレコード比較処理が行われることに
なる。４サイクルかけずに勝ち抜けるレコードが決定す
る場合もあるが、この場合でも４サイクル分の処理を実
行して入力レジスタにセットされる勝ち抜けたレコード
の残りのデータを出力レジスタ２１０に出力しなければ
ならない。これに該当する２ワード目以降のデータ比較
処理は、入力レジスタ２００〜２０７から出力レジスタ
２１０にデータを出力するだけの処理となる。１サイク
ル目で勝ち抜けるレコードが決定されなかった場合は、
２サイクル目以降に勝敗の決定が持ち越されるが、本実
施の形態においては、その勝敗がつかなかったレコード
列のみのデータ比較処理を行い、最終ワードのデータ比
較処理までに勝敗をつけることになる。つまり、２サイ
クル目、３サイクル目で勝敗がついたものに関しては、
上記のように敗者側の有効フラグ情報をクリアして次回
以降のデータ比較処理の処理対象から外すようにする。
なお、同値のレコードが存在した場合は、予め決めてお
いた所定の規則に従いいずれかのレコードを勝者扱いと
すればよい。

【００３６】以上のようにして、４ワード目のデータま
での比較処理、つまり１回のレコード比較処理が終了す
るが、この時点において、例えばレコード列２が勝ち抜
いた場合の比較制御回路３００のレジスタの内容は図６
のようになる。

【００３７】各データ比較処理において勝ち抜けたデー
タは、バッファに退避されているので、データ比較処理
に要したのと同じ４サイクルをかけて最終的に勝者とな
ったレコードを外部に出力することになる。本実施の形
態では、このサイクルの間に次のレコード比較処理のた
めに比較制御回路３００のレジスタ群の内容を次のよう
に更新する。この比較制御回路３００のレジスタ群の更
新はレコードとレコードの境界で瞬時に行われる。な
お、更新後すなわち次回のレコード比較処理のための各
レジスタの設定内容は、図７に示されている。

【００３８】まず、比較結果レジスタ７００〜７２０に
おいては、前述したように勝ち抜けたレコード列の経路
上の比較ノードに対応する位置の設定内容をクリアする
ことにしているので、図６に示したように、前回のレコ
ード比較処理においてレコード列２が勝ち抜けた場合に
は経路上の比較ノード１０１，１１０，１２０に対応す
る比較結果レジスタ７０１，７１０，７２０の対応する
側すなわち左側、右側、左側がそれぞれクリアされる。
その他は、そのまま維持される。また、マージメンバー
レジスタ６００〜６０７は、前述したように直前のレコ
ード比較処理において勝ち抜けたレコード列及び経路上
に位置する比較ノードにおいて１回戦から３回戦までの
３つの比較ノードのうち２つの比較ノードで勝った場合
にセットされるので、１，３回戦に勝ったレコード列
０、勝ち抜けたレコード列２、２，３回戦に勝ったレコ
ード列３及び１，２回戦に勝ったレコード列５に対応す
るマージメンバーレジスタ６００，６０２，６０３、６
０５がセットされる。また、有効フラグレジスタ８００
〜８２０のうち有効フラグレジスタ８００〜８０３は、
実体としてはマージメンバーレジスタ６００〜６０７と
同一のものなのでマージメンバーレジスタ６００〜６０
７と同値となる。有効フラグレジスタ８１０〜８２０
は、下位に位置する有効フラグレジスタを構成する２ビ
ットのうち少なくとも一方がセットされている時にセッ
トされるので、図７においては、有効フラグレジスタ８
１１の右側以外は、セットされる。

【００３９】この状態において、次のレコード比較処理
が行われ、その結果、レコード列５が勝ち抜けた場合を
図８に示す。この後に更新された比較制御回路３００の
各レジスタの内容を図９に示す。

【００４０】上記説明したように、本実施の形態におい
ては、比較制御回路３００に上記各レジスタを設け、こ
れらの各レジスタを所定のタイミングでセットし、クリ
アすることで次のような効果を奏することになる。

【００４１】本実施の形態で例示した８ウェイマージソ
ート装置の場合、最初だけは全てのウェイそれぞれに対
応するレコード列の比較を行うが、次回からは、４本の
レコード列のみの比較を行えばよい。図７ではレコード
列０，２，３，５、図９ではレコード列０，４，５，６
の４本のみであり、対応する入力レジスタにのみ後続の
データを供給すれば次の勝者を決定することができるこ
とを示している。逆に言えば、その他の４本のレコード
列に関しては入力レジスタにデータを供給する必要がな
い。一般に、レコード列は共通のメモリに格納され共通
のデータバスを介して読み出されるため、８ウェイマー
ジソートの場合は定常的に８本のレコード列の読出しが
競合し得るが、本実施の形態によれば定常的に４本のレ
コード列の読出しが競合し得るにとどまる。これは、次
の理由による。

【００４２】例えば、図６に示したようにレコード列２
が勝ち抜けた場合、レコード列２のデータと直接比較さ
れ敗者となったレコードは、８つの入力レジスタから入
力されるレコードのうち２番目に小さい値を持つかもし
れない。従って、次のレコード比較処理において勝ち抜
ける可能性があるため比較対象としておく必要がある。
また、勝ち抜けたレコードから次に取り出されるレコー
ドも続けて勝ち抜ける可能性があるので、次のレコード
比較処理においても比較対象とする必要がある。一方、
レコード列２のデータと直接比較され敗者となったレコ
ードと直接比較され敗者となったレコードは、当該レコ
ード比較処理においてよくても３番目に小さい値である
ため、次のレコード比較処理において勝ち抜く可能性は
ない。よって比較対象に加える必要がない。本実施の形
態では、この次のレコード比較処理の処理対象とするか
否かをマージメンバーレジスタ６００〜６０７で保持す
るようにしているので、共通メモリからの無駄な読出し
を防止することができる。

【００４３】また、データ比較処理においていったん敗
者となったレコード列が、当該レコード比較処理におい
て同一レコードを構成する他のデータに基づくその後の
比較処理において勝者とされないようにしている。この
情報を有効フラグ情報として有効フラグレジスタ８１０
〜８２０に保持している。なお、本実施の形態では、１
レコードを１ワードのキーと３ワードの本体の４ワード
で構成した場合を例にしたが、それ以外のワード数でも
特に１ワードであっても上述した動作を行うことでマー
ジソートを確実かつ迅速に行うことができる。特に、本
実施の形態によれば、レコードの比較の度に比較制御回
路３００における各レジスタの初期化が不要である。す
なわち特別な初期化サイクルを必要としない。

【００４４】一般的にＫウェイマージソートにおいて、
従来はＫ本のレコード列のメモリ読出しが競合していた
ものを、本実施の形態によれば、（ｌｏｇ２Ｋ＋１）本
の競合に抑えることができ、その結果メモリ読出しのボ
トルネックを軽減することができる。特に、各レコード
の比較の度に特別な初期化サイクルを必要としない。な
お、本実施の形態に示した入力レジスタ２００〜２０７
へのデータ供給源として各ウェイ個別にバッファを置く
ことによって入力レジスタへのデータ供給の競合を回避
することも可能であるが、バッファへのデータ供給はや
はり共通メモリからであり、図４に示すキーのサイズが
バッファのサイズを上回る場合にはレコード列の読出し
の競合を回避することは不可能であるため、本発明はこ
のような場合においても有効である。

【００４５】なお、本実施の形態では、昇順に並べる場
合を例にしたが、大小結果を逆に扱うことで降順の場合
も同様にして構築することができることはいうまでもな
い。また、比較制御回路３００において保持する各比較
ノード１００〜１２０の比較結果や有効フラグ情報など
は、全て１ビットで表すことのできる情報であるため、
処理対象ウェイ保持手段、比較結果保持手段及び有効フ
ラグ情報保持手段の各手段をレジスタで構成したが、こ
れに限られたものではない。

【００４６】

【発明の効果】本発明によれば、従来Ｋウェイマージソ
ートにおいて発生していたメモリからのレコード列の読
出しの競合やトーナメントツリーの初期化による性能低
下を防止することができるので、高速なマージソートを
実現することができる。

【００４７】また、比較ノードをセレクタを用いて実現
したので、トーナメント比較回路において１サイクルで
勝者を決定することができる。

【図面の簡単な説明】

【図１】 本発明に係るマージソート処理装置の一実施
の形態を示した構成図である。

【図２】 本実施の形態における比較ノードの内部構成
を示した図である。

【図３】 本実施の形態における比較ノードの動作を表
す真理値表を示した図である。

【図４】 本実施の形態において比較されマージソート
されるレコード構成の例を示した図である。

【図５】 本実施の形態における比較制御回路が保持す
るレジスタ群の構成を示した図である。

【図６】 本実施の形態における比較制御回路が保持す
るレジスタの第１の状態を示した図である。

【図７】 本実施の形態における比較制御回路が保持す
るレジスタの第２の状態を示した図である。

【図８】 本実施の形態における比較制御回路が保持す
るレジスタの第３の状態を示した図である。

【図９】 本実施の形態における比較制御回路が保持す
るレジスタの第４の状態を示した図である。

【図１０】 パイプラインマージソータの構成図であ
る。

【図１１】 パイプラインマージソータの動作プロセス
を示す説明図である。

【図１２】 従来例のトーナメント比較回路の構成図で
ある。

【図１３】 従来例の比較ノードの構成図である。

【符号の説明】

１００〜１２０ 比較ノード、２００〜２０７ 入力レ
ジスタ、２１０ 出力レジスタ、３００ 比較制御回
路、５００ 比較器、５１０ セレクタ、６００〜６０
７ マージメンバーレジスタ（処理対象ウェイ保持手
段）、７００〜７２０ 比較結果レジスタ（比較結果保
持手段）、８００〜８２０ 有効フラグレジスタ（有効
フラグ情報保持手段）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−180124（ＪＰ，Ａ) 特開 平１−161941（ＪＰ，Ａ) 特開 平６−4267（ＪＰ，Ａ) 特公 平７−111677（ＪＰ，Ｂ２) 特公 平７−99513（ＪＰ，Ｂ２)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 複数台を一次元的に接続することによっ
   てマージソート対象のレコードに対してマージソート処
   理を実行するパイプラインマージソータを形成する装置
   であって、各装置において所定の処理サイクル毎に複数
   の入力レジスタに逐次セットされる各データを比較する
   ことによって、１乃至複数のデータで構成されるレコー
   ドを昇順あるいは降順に並び替えるマージソート処理装
   置において、 ２つの入力データの比較処理を行った結果いずれか一方
   の入力データを出力するとともにその比較結果を出力す
   る複数の比較ノードをトーナメントツリー状に接続する
   ことで前記各入力レジスタから始まるウェイを複数形成
   するトーナメント比較回路と、 前記比較ノードが出力した比較結果に基づき前記各比較
   ノードに入力される各データの有効性を示す有効フラグ
   情報の設定内容を決定するとともにその決定した有効フ
   ラグ情報を対応する前記比較ノードへ供給する比較制御
   回路と、 を有し、 次の処理サイクルにおいて、前記各比較ノードに、前記
   比較制御回路から送られてくる有効フラグ情報が双方の
   入力データとも有効とされている場合には入力データの
   大小関係により決定した入力データを出力し、有効フラ
   グ情報が一方の入力データのみ有効とされている場合に
   は当該入力データを出力し、有効フラグ情報が双方の入
   力データとも無効とされている場合には入力データを出
   力しないように動作させ、 前記比較制御回路は、データ比較処理において出力され
   なかった入力データに対応した有効フラグ情報を無効に
   し、レコードの比較処理が終了した時点で前記各比較ノ
   ードの各入力データに対応した有効フラグ情報の内容
   を、当該比較ノードへの入力データを出力する下位に接
   続された比較ノードに対応した有効フラグ情報に有効が
   設定されていた場合に有効と設定することでマージソー
   ト対象の全レコードの各比較処理の間に前記トーナメン
   ト比較回路を初期化することなくマージソート処理を実
   行することを特徴とするマージソート処理装置。
2. 【請求項２】 前記比較ノードは、２つの入力データの
   大小関係を比較する比較器と、 前記比較器による比較結果及び前記比較制御回路から送
   られてくる有効フラグ情報に基づきいずれか一方の入力
   データを出力するセレクタと、 を有することを特徴とする請求項１記載のマージソート
   処理装置。
3. 【請求項３】 前記比較制御回路は、前記各比較ノード
   から送られてくる比較結果を保持する比較結果保持手段
   を有し、 前記各比較ノードから比較結果が送られてくる度にその
   比較結果を前記比較結果保持手段に保持し、前記トーナ
   メント比較回路においてあるウェイが勝ち抜けた時にそ
   のウェイの経路上に位置する前記比較ノードの前記比較
   結果保持手段に保持しておいた比較結果を初期化するこ
   とを特徴とする請求項１記載のマージソート処理装置。
4. 【請求項４】 前記比較制御回路は、前記トーナメント
   比較回路において最下位層に位置するもの以外の前記比
   較ノードの有効フラグ情報を保持する有効フラグ情報保
   持手段を有し、 対応する前記比較ノードの下位に接続されている前記比
   較ノードに対応する前記有効フラグ情報保持手段のうち
   少なくとも一方がセットされている時に有効と、対応す
   る前記比較ノードの他方の入力データが勝った時あるい
   は対応する前記比較ノードの上位の前記比較ノードにお
   いて他方の入力データが勝った時に無効と、前記有効フ
   ラグ情報保持手段に設定することを特徴とする請求項１
   記載のマージソート処理装置。
5. 【請求項５】 前記比較制御回路は、各ウェイに対応さ
   せた入力レジスタに設定されたデータが次のデータ比較
   処理において処理対象とするか否かを表す情報を保持す
   る処理対象ウェイ保持手段を有し、 直前のデータ比較処理において勝ち抜けたデータが通っ
   たウェイあるいは経路上に位置する前記比較ノードのう
   ちただ一つの前記比較ノードのみで負けたウェイに対応
   した入力レジスタに設定されたデータを次のデータ比較
   処理において有効と、経路上に位置する前記比較ノード
   において負けが決定した時点で当該ウェイに対応した入
   力レジスタに設定されたデータを次のデータ比較処理に
   おいて無効と、前記処理対象ウェイ保持手段に設定する
   ことを特徴とする請求項１記載のマージソート処理装
   置。
6. 【請求項６】 前記比較制御回路は、 前記各比較ノードから送られてくる比較結果を保持する
   比較結果保持手段と、 前記トーナメント比較回路において最下位層に位置する
   もの以外の前記比較ノードの有効フラグ情報を保持する
   有効フラグ情報保持手段と、 各ウェイに対応させた入力レジスタに設定されたデータ
   が次のデータ比較処理において処理対象とするか否かを
   表す情報を保持する処理対象ウェイ保持手段と、 を有し、 前記各比較ノードから比較結果が送られてくる度にその
   比較結果を前記比較結果保持手段に保持し、前記トーナ
   メント比較回路においてあるウェイが勝ち抜けた時にそ
   のウェイの経路上に位置する前記比較ノードの前記比較
   結果保持手段に保持しておいた比較結果を初期化し、 対応する前記比較ノードの下位に接続されている前記比
   較ノードに対応する前記有効フラグ情報保持手段のうち
   少なくとも一方がセットされている時に有効と、対応す
   る前記比較ノードの他方の入力データが勝った時あるい
   は対応する前記比較ノードの上位の前記比較ノードにお
   いて他方の入力データが勝った時に無効と、前記有効フ
   ラグ情報保持手段に設定し、 直前のデータ比較処理において勝ち抜けたデータが通っ
   たウェイあるいは経路上に位置する前記比較ノードのう
   ちただ一つの前記比較ノードのみで負けたウェイに対応
   した入力レジスタに設定されたデータを次のデータ比較
   処理において有効と、経路上に位置する前記比較ノード
   において負けが決定した時点で当該ウェイに対応した入
   力レジスタに設定されたデータを次のデータ比較処理に
   おいて無効と、前記処理対象ウェイ保持手段に設定する
   ことを特徴とする請求項１記載のマージソート処理装
   置。