JP3823697B2 - 同期パターン位置検出回路 - Google Patents
同期パターン位置検出回路 Download PDFInfo
- Publication number
- JP3823697B2 JP3823697B2 JP2000209145A JP2000209145A JP3823697B2 JP 3823697 B2 JP3823697 B2 JP 3823697B2 JP 2000209145 A JP2000209145 A JP 2000209145A JP 2000209145 A JP2000209145 A JP 2000209145A JP 3823697 B2 JP3823697 B2 JP 3823697B2
- Authority
- JP
- Japan
- Prior art keywords
- synchronization pattern
- pattern detection
- detection signal
- input
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータ上における同期パターンの位置を検出する同期パターン位置検出回路に関する。
【０００２】
フレーム単位で伝送されてくるシリアルデータを所定のビット幅にパラレル化して処理する場合、シリアルデータのパラレルデータへの変換がフレームの先頭を基準に行われていない場合には、フレームの先頭ビットのパラレルデータ上の位置を知るために、フレームの先頭に位置する同期パターンのパラレルデータ上の位置を検出する必要がある。
【０００３】
【従来の技術】
従来、この種の同期パターン位置検出回路として、同期パターン検出値を示している同期パターン検出信号よりも優先順位の低い同期パターン検出信号をマスクする、いわゆるプライオリティ・エンコード回路を使用したものが知られている。
【０００４】
【発明が解決しようとする課題】
従来の同期パターン位置検出回路においては、同期パターン検出値を示している同期パターン検出信号よりも優先順位の低い同期パターン検出信号をマスクするために必要なゲート回路の段数がパラレルデータの幅部分のビット数と同じだけ必要となるため、遅延時間が増加し、同期パターンのパラレルデータ上の位置の検出を高速に行うことができないという問題点があった。
【０００５】
本発明は、かかる点に鑑み、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータ上における同期パターンの位置検出を高速に行うことができるようにした同期パターン位置検出回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータの幅部分の各ビットがフレームの先頭ビットであるか否かを検出してなる複数の同期パターン検出信号と、各同期パターン検出信号の位置を示す複数の同期パターン位置信号とをパラレルに入力し、同期パターンのパラレルデータ上の位置を検出する同期パターン位置検出回路であって、第１、第２の同期パターン検出信号入力手段と、第１、第２の同期パターン位置信号入力手段とを有し、第１の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合、及び、第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号が共に同期パターン検出値を示している場合には、第１の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力し、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合には、第２の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力すると共に、第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号をＯＲ処理してなる同期パターン検出信号を出力する選択回路を、入力する複数の同期パターン検出信号及び同期パターン位置信号に対応させて階層的に接続している部分を含んでいるというものである。
【０００７】
本発明によれば、階層的に接続している選択回路によって、同期パターン検出値を示している同期パターン検出信号及びこれに対応する同期パターン位置信号の選択をトーナメント方式で行うことができる。
【０００８】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の第１実施形態及び第２実施形態について説明する。
【０００９】
第１実施形態・・図１〜図５
図１は本発明の第１実施形態の要部を示すブロック回路図であり、本発明の第１実施形態は、データ長を８×ｎビット（但し、ｎは整数）とするフレーム単位で伝送されてくるシリアルデータを８ビット幅のパラレルデータに変換して処理する場合に使用する同期パターン位置検出回路の例である。
【００１０】
図１中、ＤＥＴ８〜ＤＥＴ１はそれぞれ１ビットからなる同期パターン検出信号であり、同期パターン検出回路（図示せず）から出力されるものである。同期パターン検出信号ＤＥＴｙは、８ビット・パラレルデータの８ビット幅部分のｙビット目（２y-1 の位のビット）がフレームの先頭に位置する同期パターンの先頭ビット（フレームの先頭ビット）となっているか否かを示すものである。
【００１１】
但し、フレーム中のインフォメーション・ビットの部分は、任意のデータが配列されるので、インフォメーション・ビットの部分には、同期パターンと同一のパターンが存在する可能性がある。したがって、同期パターン検出信号ＤＥＴｙは、同期パターンのみならず、インフォメーション・ビット中の同期パターンと同一のパターンにも反応することになる。
【００１２】
本発明の第１実施形態では、同期パターン検出信号ＤＥＴｙ＝“１”の場合には、８ビット・パラレルデータの８ビット幅部分のｙビット目が同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットとなっていることを示し、同期パターン検出信号ＤＥＴｙ＝“０”の場合には、８ビット・パラレルデータの８ビット幅部分のｙビット目が同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットとなっていないことを示していることを前提としている。
【００１３】
また、ＳＩＴ８〜ＳＩＴ１はそれぞれ同期パターン検出信号ＤＥＴ８〜ＤＥＴ１の８ビット・パラレルデータの８ビット幅部分の位置を示す３ビットからなる同期パターン位置信号であり、ＳＩＴ８＝０００、ＳＩＴ７＝００１、ＳＩＴ６＝０１０、ＳＩＴ５＝０１１、ＳＩＴ４＝１００、ＳＩＴ３＝１０１、ＳＩＴ２＝１１０、ＳＩＴ１＝１１１である。
【００１４】
また、１−１〜１−４、２−１、２−２、３は階層的に接続された同一回路構成の選択回路であり、Ａは第１の入力端子群、Ｂは第２の入力端子群、Ｘは出力端子群である。
【００１５】
図２は選択回路１−１〜１−４、２−１、２−２、３の構成を示すブロック回路図である。図２中、Ａ１〜Ａ４は第１の入力端子群Ａをなす入力端子であり、Ａ１は同期パターン検出信号用の入力端子、Ａ２〜Ａ４は同期パターン位置信号用の入力端子である。また、Ｂ１〜Ｂ４は第２の入力端子群Ｂをなす入力端子であり、Ｂ１は同期パターン検出信号用の入力端子、Ｂ２〜Ｂ４は同期パターン位置信号用の入力端子である。また、Ｘ１〜Ｘ４は出力端子群Ｘをなす出力端子であり、Ｘ１は同期パターン検出信号用の出力端子、Ｘ２〜Ｘ４は同期パターン位置信号用の出力端子である。
【００１６】
また、４は入力端子Ａ１に入力する同期パターン検出信号ＤＥＴと入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴとをＯＲ処理してなる同期パターン検出信号ＤＥＴを出力するＯＲ回路である。
【００１７】
また、５は入力端子Ａ１に入力する同期パターン検出信号ＤＥＴと入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴとを比較する比較回路であり、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合、及び、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には“０”を出力し、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合には“１”を出力するものである。
【００１８】
なお、比較回路５は、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には“１”を出力するように構成しても何ら問題はない。
【００１９】
また、６は比較回路５の出力に制御されて、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴ又は入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴを選択する選択回路であり、比較回路５の出力＝“０”の場合には、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴを選択して出力し、比較回路５の出力＝“１”の場合には、入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴを選択して出力するように構成されたものである。
【００２０】
このように構成された選択回路１−１〜１−４、２−１、２−２、３においては、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合、及び、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴが選択され、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合には、入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴが選択される。
【００２１】
したがって、たとえば、図３に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８〜ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２２】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４となり、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８となる。この場合には、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“０”となるので、同期パターンは検出されなかったことになる。
【００２３】
また、たとえば、図４に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８、ＤＥＴ７＝“０”、ＤＥＴ６＝“１”、ＤＥＴ５〜ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２４】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４となり、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６となる。この場合には、８ビット・パラレルデータの８ビット幅部分の６ビット目に同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットがあることが分かる。
【００２５】
そこで、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６という結果を一定の周期で連続して得ることができた場合には、８ビット・パラレルデータの８ビット幅部分の６ビット目に同期パターンの先頭ビットが存在すると判定することができる。
【００２６】
これに対して、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６という結果を一定の周期で連続して得ることができない場合には、この結果は、インフォメーション・ビット中の同期パターンと同一のパターンを検出したものと判定することができる。
【００２７】
また、たとえば、図５に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８＝“１”、ＤＥＴ７〜ＤＥＴ４＝“０”、ＤＥＴ３＝“１”、ＤＥＴ２、ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ３、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２８】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ３となり、選択回路３から出力する同期パターン検出信号＝“１”、同期パターン位置信号＝ＳＩＴ８となる。この場合、８ビット・パラレルデータの８ビット幅部分の８ビット目に同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットがあることが分かる。
【００２９】
そこで、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８という結果を一定の周期で連続して得ることができた場合には、８ビット・パラレルデータの８ビット幅部分の８ビット目に同期パターンの先頭ビットが存在すると判定することができる。
【００３０】
これに対して、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８という結果を一定の周期で連続して得ることができない場合には、この結果は、インフォメーション・ビット中の同期パターンと同一のパターンを検出したものと判定することができる。
【００３１】
なお、本発明の第１実施形態においては、同期パターン検出信号の検出の優先順位は、選択回路１−１〜１−４、２−１、２−２、３の特性上、ＤＥＴ８＞ＤＥＴ７＞・・・＞ＤＥＴ２＞ＤＥＴ１となっているが、同期パターン検出信号に検出の優先順位を付けておかないと、同期パターン検出信号ＤＥＴ８〜１の中に“１”（同期パターン検出値）となるものが複数個ある場合、同期パターンの検出が不可能となるからである。
【００３２】
このように、本発明の第１実施形態によれば、データ長を８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを８ビット幅のパラレルデータに変換して処理する場合、選択回路１−１〜１−４、２−１、２−２、３を３段に階層化して接続するだけで、同期パターン検出値（“１”）を示している同期パターン検出信号及びこれに対応する同期パターン位置信号をトーナメント方式によって選択することができるので、８ビット・パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【００３３】
第２実施形態・・図６
図６は本発明の第２実施形態の要部を示すブロック回路図であり、本発明の第２実施形態は、データ長を１２８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを１２８ビット幅のパラレルデータに変換して処理する場合に使用する同期パターン位置検出回路の例である。
【００３４】
図６中、ＤＥＴ１２８〜ＤＥＴ１はそれぞれ１ビットからなる同期パターン検出信号、ＳＩＴ１２８〜ＳＩＴ１はそれぞれ同期パターン検出信号ＤＥＴ１２８〜ＤＥＴ１の１２８ビット・パラレルデータの１２８ビット幅部分の位置を示す７ビットからなる同期パターン位置信号であり、この例の場合も、同期パターン検出信号ＤＥＴｚの同期パターン検出値は“１”である。
【００３５】
また、７−１、７−２、７−６３、７−６４、８−１、８−２、８−３２、９−１、９−２、９−１６、１０−１、１０−２、１０−８、１１−１、１１−４、１２−１、１２−２、１３は同一回路構成の選択回路であり、図２に示すように構成されるものである。なお、選択回路７−２、７−６３間に配置される選択回路７−３〜７−６２と、選択回路８−２、８−３２間に配置される選択回路８−３〜８−３１と、選択回路９−２、９−１６間に配置される選択回路９−３〜９−１５と、選択回路１０−２、１０−８間に配置される選択回路１０−３〜１０−７と、選択回路１１−１、１１−４間に配置される選択回路１１−２、１１−３は、図示を省略してる。
【００３６】
本発明の第２実施形態によれば、データ長を１２８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを１２８ビット幅のパラレルデータに変換して処理する場合、選択回路７−１〜７−６４、８−１〜８−３２、９−１〜９−１６、１０−１〜１０−８、１１−１〜１１−４、１２−１、１２−２、１３を７段に階層化して接続するだけで、同期パターン検出値（“１”）を示している同期パターン検出信号及びこれに対応する同期パターン位置信号をトーナメント方式によって選択することができるので、１２８ビット・パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【００３７】
なお、本発明によれば、データ長を２m ×ｎビットとするフレーム単位で伝送されてくるシリアルデータを２m ビット幅（但し、ｍは２以上の整数）にパラレル化して処理する場合には、［２m-1 ＋２m-2 ＋・・・＋１］個の図２に示す選択回路をｍ段に階層化して接続すれば足りる。
【００３８】
【発明の効果】
以上のように、本発明によれば、階層的に接続している選択回路によって、同期パターン検出値を示している同期パターン検出信号及びこれに対応する同期パターン位置信号の選択をトーナメント方式によって行うことができるので、パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示すブロック回路図である。
【図２】本発明の第１実施形態が備える選択回路の構成を示すブロック回路図である。
【図３】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図４】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図５】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図６】本発明の第２実施形態の要部を示すブロック回路図である。
【符号の説明】
ＤＥＴ 同期パターン検出信号
ＳＩＴ 同期パターン位置信号
１−１〜１−４、２−１、２−２、３ 選択回路
【発明の属する技術分野】
本発明は、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータ上における同期パターンの位置を検出する同期パターン位置検出回路に関する。
【０００２】
フレーム単位で伝送されてくるシリアルデータを所定のビット幅にパラレル化して処理する場合、シリアルデータのパラレルデータへの変換がフレームの先頭を基準に行われていない場合には、フレームの先頭ビットのパラレルデータ上の位置を知るために、フレームの先頭に位置する同期パターンのパラレルデータ上の位置を検出する必要がある。
【０００３】
【従来の技術】
従来、この種の同期パターン位置検出回路として、同期パターン検出値を示している同期パターン検出信号よりも優先順位の低い同期パターン検出信号をマスクする、いわゆるプライオリティ・エンコード回路を使用したものが知られている。
【０００４】
【発明が解決しようとする課題】
従来の同期パターン位置検出回路においては、同期パターン検出値を示している同期パターン検出信号よりも優先順位の低い同期パターン検出信号をマスクするために必要なゲート回路の段数がパラレルデータの幅部分のビット数と同じだけ必要となるため、遅延時間が増加し、同期パターンのパラレルデータ上の位置の検出を高速に行うことができないという問題点があった。
【０００５】
本発明は、かかる点に鑑み、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータ上における同期パターンの位置検出を高速に行うことができるようにした同期パターン位置検出回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータの幅部分の各ビットがフレームの先頭ビットであるか否かを検出してなる複数の同期パターン検出信号と、各同期パターン検出信号の位置を示す複数の同期パターン位置信号とをパラレルに入力し、同期パターンのパラレルデータ上の位置を検出する同期パターン位置検出回路であって、第１、第２の同期パターン検出信号入力手段と、第１、第２の同期パターン位置信号入力手段とを有し、第１の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合、及び、第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号が共に同期パターン検出値を示している場合には、第１の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力し、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合には、第２の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力すると共に、第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号をＯＲ処理してなる同期パターン検出信号を出力する選択回路を、入力する複数の同期パターン検出信号及び同期パターン位置信号に対応させて階層的に接続している部分を含んでいるというものである。
【０００７】
本発明によれば、階層的に接続している選択回路によって、同期パターン検出値を示している同期パターン検出信号及びこれに対応する同期パターン位置信号の選択をトーナメント方式で行うことができる。
【０００８】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の第１実施形態及び第２実施形態について説明する。
【０００９】
第１実施形態・・図１〜図５
図１は本発明の第１実施形態の要部を示すブロック回路図であり、本発明の第１実施形態は、データ長を８×ｎビット（但し、ｎは整数）とするフレーム単位で伝送されてくるシリアルデータを８ビット幅のパラレルデータに変換して処理する場合に使用する同期パターン位置検出回路の例である。
【００１０】
図１中、ＤＥＴ８〜ＤＥＴ１はそれぞれ１ビットからなる同期パターン検出信号であり、同期パターン検出回路（図示せず）から出力されるものである。同期パターン検出信号ＤＥＴｙは、８ビット・パラレルデータの８ビット幅部分のｙビット目（２y-1 の位のビット）がフレームの先頭に位置する同期パターンの先頭ビット（フレームの先頭ビット）となっているか否かを示すものである。
【００１１】
但し、フレーム中のインフォメーション・ビットの部分は、任意のデータが配列されるので、インフォメーション・ビットの部分には、同期パターンと同一のパターンが存在する可能性がある。したがって、同期パターン検出信号ＤＥＴｙは、同期パターンのみならず、インフォメーション・ビット中の同期パターンと同一のパターンにも反応することになる。
【００１２】
本発明の第１実施形態では、同期パターン検出信号ＤＥＴｙ＝“１”の場合には、８ビット・パラレルデータの８ビット幅部分のｙビット目が同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットとなっていることを示し、同期パターン検出信号ＤＥＴｙ＝“０”の場合には、８ビット・パラレルデータの８ビット幅部分のｙビット目が同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットとなっていないことを示していることを前提としている。
【００１３】
また、ＳＩＴ８〜ＳＩＴ１はそれぞれ同期パターン検出信号ＤＥＴ８〜ＤＥＴ１の８ビット・パラレルデータの８ビット幅部分の位置を示す３ビットからなる同期パターン位置信号であり、ＳＩＴ８＝０００、ＳＩＴ７＝００１、ＳＩＴ６＝０１０、ＳＩＴ５＝０１１、ＳＩＴ４＝１００、ＳＩＴ３＝１０１、ＳＩＴ２＝１１０、ＳＩＴ１＝１１１である。
【００１４】
また、１−１〜１−４、２−１、２−２、３は階層的に接続された同一回路構成の選択回路であり、Ａは第１の入力端子群、Ｂは第２の入力端子群、Ｘは出力端子群である。
【００１５】
図２は選択回路１−１〜１−４、２−１、２−２、３の構成を示すブロック回路図である。図２中、Ａ１〜Ａ４は第１の入力端子群Ａをなす入力端子であり、Ａ１は同期パターン検出信号用の入力端子、Ａ２〜Ａ４は同期パターン位置信号用の入力端子である。また、Ｂ１〜Ｂ４は第２の入力端子群Ｂをなす入力端子であり、Ｂ１は同期パターン検出信号用の入力端子、Ｂ２〜Ｂ４は同期パターン位置信号用の入力端子である。また、Ｘ１〜Ｘ４は出力端子群Ｘをなす出力端子であり、Ｘ１は同期パターン検出信号用の出力端子、Ｘ２〜Ｘ４は同期パターン位置信号用の出力端子である。
【００１６】
また、４は入力端子Ａ１に入力する同期パターン検出信号ＤＥＴと入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴとをＯＲ処理してなる同期パターン検出信号ＤＥＴを出力するＯＲ回路である。
【００１７】
また、５は入力端子Ａ１に入力する同期パターン検出信号ＤＥＴと入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴとを比較する比較回路であり、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合、及び、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には“０”を出力し、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合には“１”を出力するものである。
【００１８】
なお、比較回路５は、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には“１”を出力するように構成しても何ら問題はない。
【００１９】
また、６は比較回路５の出力に制御されて、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴ又は入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴを選択する選択回路であり、比較回路５の出力＝“０”の場合には、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴを選択して出力し、比較回路５の出力＝“１”の場合には、入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴを選択して出力するように構成されたものである。
【００２０】
このように構成された選択回路１−１〜１−４、２−１、２−２、３においては、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合、及び、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴが選択され、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合には、入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴが選択される。
【００２１】
したがって、たとえば、図３に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８〜ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２２】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４となり、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８となる。この場合には、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“０”となるので、同期パターンは検出されなかったことになる。
【００２３】
また、たとえば、図４に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８、ＤＥＴ７＝“０”、ＤＥＴ６＝“１”、ＤＥＴ５〜ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２４】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４となり、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６となる。この場合には、８ビット・パラレルデータの８ビット幅部分の６ビット目に同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットがあることが分かる。
【００２５】
そこで、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６という結果を一定の周期で連続して得ることができた場合には、８ビット・パラレルデータの８ビット幅部分の６ビット目に同期パターンの先頭ビットが存在すると判定することができる。
【００２６】
これに対して、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６という結果を一定の周期で連続して得ることができない場合には、この結果は、インフォメーション・ビット中の同期パターンと同一のパターンを検出したものと判定することができる。
【００２７】
また、たとえば、図５に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８＝“１”、ＤＥＴ７〜ＤＥＴ４＝“０”、ＤＥＴ３＝“１”、ＤＥＴ２、ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ３、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２８】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ３となり、選択回路３から出力する同期パターン検出信号＝“１”、同期パターン位置信号＝ＳＩＴ８となる。この場合、８ビット・パラレルデータの８ビット幅部分の８ビット目に同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットがあることが分かる。
【００２９】
そこで、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８という結果を一定の周期で連続して得ることができた場合には、８ビット・パラレルデータの８ビット幅部分の８ビット目に同期パターンの先頭ビットが存在すると判定することができる。
【００３０】
これに対して、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８という結果を一定の周期で連続して得ることができない場合には、この結果は、インフォメーション・ビット中の同期パターンと同一のパターンを検出したものと判定することができる。
【００３１】
なお、本発明の第１実施形態においては、同期パターン検出信号の検出の優先順位は、選択回路１−１〜１−４、２−１、２−２、３の特性上、ＤＥＴ８＞ＤＥＴ７＞・・・＞ＤＥＴ２＞ＤＥＴ１となっているが、同期パターン検出信号に検出の優先順位を付けておかないと、同期パターン検出信号ＤＥＴ８〜１の中に“１”（同期パターン検出値）となるものが複数個ある場合、同期パターンの検出が不可能となるからである。
【００３２】
このように、本発明の第１実施形態によれば、データ長を８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを８ビット幅のパラレルデータに変換して処理する場合、選択回路１−１〜１−４、２−１、２−２、３を３段に階層化して接続するだけで、同期パターン検出値（“１”）を示している同期パターン検出信号及びこれに対応する同期パターン位置信号をトーナメント方式によって選択することができるので、８ビット・パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【００３３】
第２実施形態・・図６
図６は本発明の第２実施形態の要部を示すブロック回路図であり、本発明の第２実施形態は、データ長を１２８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを１２８ビット幅のパラレルデータに変換して処理する場合に使用する同期パターン位置検出回路の例である。
【００３４】
図６中、ＤＥＴ１２８〜ＤＥＴ１はそれぞれ１ビットからなる同期パターン検出信号、ＳＩＴ１２８〜ＳＩＴ１はそれぞれ同期パターン検出信号ＤＥＴ１２８〜ＤＥＴ１の１２８ビット・パラレルデータの１２８ビット幅部分の位置を示す７ビットからなる同期パターン位置信号であり、この例の場合も、同期パターン検出信号ＤＥＴｚの同期パターン検出値は“１”である。
【００３５】
また、７−１、７−２、７−６３、７−６４、８−１、８−２、８−３２、９−１、９−２、９−１６、１０−１、１０−２、１０−８、１１−１、１１−４、１２−１、１２−２、１３は同一回路構成の選択回路であり、図２に示すように構成されるものである。なお、選択回路７−２、７−６３間に配置される選択回路７−３〜７−６２と、選択回路８−２、８−３２間に配置される選択回路８−３〜８−３１と、選択回路９−２、９−１６間に配置される選択回路９−３〜９−１５と、選択回路１０−２、１０−８間に配置される選択回路１０−３〜１０−７と、選択回路１１−１、１１−４間に配置される選択回路１１−２、１１−３は、図示を省略してる。
【００３６】
本発明の第２実施形態によれば、データ長を１２８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを１２８ビット幅のパラレルデータに変換して処理する場合、選択回路７−１〜７−６４、８−１〜８−３２、９−１〜９−１６、１０−１〜１０−８、１１−１〜１１−４、１２−１、１２−２、１３を７段に階層化して接続するだけで、同期パターン検出値（“１”）を示している同期パターン検出信号及びこれに対応する同期パターン位置信号をトーナメント方式によって選択することができるので、１２８ビット・パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【００３７】
なお、本発明によれば、データ長を２m ×ｎビットとするフレーム単位で伝送されてくるシリアルデータを２m ビット幅（但し、ｍは２以上の整数）にパラレル化して処理する場合には、［２m-1 ＋２m-2 ＋・・・＋１］個の図２に示す選択回路をｍ段に階層化して接続すれば足りる。
【００３８】
【発明の効果】
以上のように、本発明によれば、階層的に接続している選択回路によって、同期パターン検出値を示している同期パターン検出信号及びこれに対応する同期パターン位置信号の選択をトーナメント方式によって行うことができるので、パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示すブロック回路図である。
【図２】本発明の第１実施形態が備える選択回路の構成を示すブロック回路図である。
【図３】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図４】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図５】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図６】本発明の第２実施形態の要部を示すブロック回路図である。
【符号の説明】
ＤＥＴ 同期パターン検出信号
ＳＩＴ 同期パターン位置信号
１−１〜１−４、２−１、２−２、３ 選択回路
Claims (1)
- 複数の同期パターン検出信号と、各同期パターン検出信号の位置を示す複数の同期パターン位置信号とをパラレルに入力し、同期パターンのパラレルデータ上の位置を検出する同期パターン位置検出回路であって、
第１、第２の同期パターン検出信号入力手段と、第１、第２の同期パターン位置信号入力手段とを有し、前記第１の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合、及び、前記第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号が共に同期パターン検出値を示している場合には、前記第１の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力し、前記第２の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合には、前記第２の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力すると共に、前記第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号をＯＲ処理してなる同期パターン検出信号を出力する選択回路を前記複数の同期パターン検出信号及び前記複数の同期パターン位置信号に対応させて階層的に接続している部分を含んでいることを特徴とする同期パターン位置検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000209145A JP3823697B2 (ja) | 2000-07-11 | 2000-07-11 | 同期パターン位置検出回路 |
| US09/817,312 US6862328B2 (en) | 2000-07-11 | 2001-03-27 | Synchronizing pattern position detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000209145A JP3823697B2 (ja) | 2000-07-11 | 2000-07-11 | 同期パターン位置検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026885A JP2002026885A (ja) | 2002-01-25 |
| JP3823697B2 true JP3823697B2 (ja) | 2006-09-20 |
Family
ID=18705596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000209145A Expired - Fee Related JP3823697B2 (ja) | 2000-07-11 | 2000-07-11 | 同期パターン位置検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6862328B2 (ja) |
| JP (1) | JP3823697B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586927B1 (en) * | 2003-11-04 | 2009-09-08 | Force 10 Networks, Inc. | Multistage cascade arbiter |
| US7664216B2 (en) * | 2004-08-05 | 2010-02-16 | Micron Technology, Inc. | Digital frequency locked delay line |
| JP2007243545A (ja) * | 2006-03-08 | 2007-09-20 | Nec Corp | 多重化スイッチング回路及び多重化スイッチング方法 |
| EP3927070A1 (en) | 2013-01-18 | 2021-12-22 | Huawei Technologies Co., Ltd. | Transmitting method and apparatus for common control channel |
| WO2015109513A1 (zh) | 2014-01-24 | 2015-07-30 | 华为技术有限公司 | 信息传输的方法、用户设备及基站 |
| CN111343694B (zh) * | 2014-01-24 | 2021-12-10 | 华为技术有限公司 | 信息传输的方法、用户设备及基站 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2591113B2 (ja) | 1988-11-07 | 1997-03-19 | 富士通株式会社 | ハミング符号化器 |
| JPH03102939A (ja) * | 1989-09-14 | 1991-04-30 | Toshiba Corp | セル同期方式 |
| JP2747077B2 (ja) * | 1990-02-22 | 1998-05-06 | 株式会社東芝 | フレーム同期回路 |
| US6567424B1 (en) * | 1995-08-07 | 2003-05-20 | Motorola, Inc. | Apparatus and method for determining a synchronization signal |
| JP3467964B2 (ja) * | 1995-08-10 | 2003-11-17 | ソニー株式会社 | データ記録装置及び方法、データ再生装置及び方法、記録媒体、並びにデータ伝送方法 |
| JP3344559B2 (ja) | 1998-06-19 | 2002-11-11 | 三菱電機株式会社 | マージソート処理装置 |
-
2000
- 2000-07-11 JP JP2000209145A patent/JP3823697B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-27 US US09/817,312 patent/US6862328B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6862328B2 (en) | 2005-03-01 |
| JP2002026885A (ja) | 2002-01-25 |
| US20020006176A1 (en) | 2002-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0558234A1 (en) | Ethernet media access controller with external address detection interface | |
| KR100263789B1 (ko) | 임의 정렬 병렬 프레이머를 갖는 원격 통신 시스템 및 원격 통신 수행 방법 | |
| JP2816223B2 (ja) | セル同期回路 | |
| JP3823697B2 (ja) | 同期パターン位置検出回路 | |
| US6693904B1 (en) | Trace format for a sliced switch fabric | |
| US5303245A (en) | Information signal processing method and apparatus | |
| US5450440A (en) | Monitor system for digital communication apparatus | |
| JP2735673B2 (ja) | Ｐｎパターン検出器 | |
| JPH08307405A (ja) | フレーム同期検出装置 | |
| JP3052848B2 (ja) | フレーム同期保護回路 | |
| JP2001292134A (ja) | フレームパタン検出回路 | |
| JPH0758971B2 (ja) | 通信制御装置 | |
| JP3038948B2 (ja) | フレーム同期回路 | |
| JP3388347B2 (ja) | ワードパターン検出装置 | |
| JP3416394B2 (ja) | マルチフレーム監視方法 | |
| JP2564997B2 (ja) | 多重レベル選択切替リングネットワーク | |
| JP2873059B2 (ja) | 無線通信システムのパターン同期回路 | |
| JPH01213043A (ja) | 高速データ多重化伝送方式 | |
| JPS60219852A (ja) | コ−ド処理方式 | |
| JPH07250052A (ja) | フレームパターン検出装置 | |
| JP2001024613A (ja) | マルチフレーム同期検出装置 | |
| JP2019176326A (ja) | 同期検出装置及び同期検出方法 | |
| JP2876594B1 (ja) | インターコネクションにおける障害検出システム | |
| JP2002077126A (ja) | ユニークワード検出回路及びユニークワード検出方法 | |
| JPH0779340B2 (ja) | フレーム同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041105 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060606 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060619 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130707 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |