JP3823697B2 - 同期パターン位置検出回路 - Google Patents
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータ上における同期パターンの位置を検出する同期パターン位置検出回路に関する。
【０００２】
フレーム単位で伝送されてくるシリアルデータを所定のビット幅にパラレル化して処理する場合、シリアルデータのパラレルデータへの変換がフレームの先頭を基準に行われていない場合には、フレームの先頭ビットのパラレルデータ上の位置を知るために、フレームの先頭に位置する同期パターンのパラレルデータ上の位置を検出する必要がある。
【０００３】
【従来の技術】
従来、この種の同期パターン位置検出回路として、同期パターン検出値を示している同期パターン検出信号よりも優先順位の低い同期パターン検出信号をマスクする、いわゆるプライオリティ・エンコード回路を使用したものが知られている。
【０００４】
【発明が解決しようとする課題】
従来の同期パターン位置検出回路においては、同期パターン検出値を示している同期パターン検出信号よりも優先順位の低い同期パターン検出信号をマスクするために必要なゲート回路の段数がパラレルデータの幅部分のビット数と同じだけ必要となるため、遅延時間が増加し、同期パターンのパラレルデータ上の位置の検出を高速に行うことができないという問題点があった。
【０００５】
本発明は、かかる点に鑑み、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータ上における同期パターンの位置検出を高速に行うことができるようにした同期パターン位置検出回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータの幅部分の各ビットがフレームの先頭ビットであるか否かを検出してなる複数の同期パターン検出信号と、各同期パターン検出信号の位置を示す複数の同期パターン位置信号とをパラレルに入力し、同期パターンのパラレルデータ上の位置を検出する同期パターン位置検出回路であって、第１、第２の同期パターン検出信号入力手段と、第１、第２の同期パターン位置信号入力手段とを有し、第１の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合、及び、第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号が共に同期パターン検出値を示している場合には、第１の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力し、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合には、第２の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力すると共に、第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号をＯＲ処理してなる同期パターン検出信号を出力する選択回路を、入力する複数の同期パターン検出信号及び同期パターン位置信号に対応させて階層的に接続している部分を含んでいるというものである。
【０００７】
本発明によれば、階層的に接続している選択回路によって、同期パターン検出値を示している同期パターン検出信号及びこれに対応する同期パターン位置信号の選択をトーナメント方式で行うことができる。
【０００８】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の第１実施形態及び第２実施形態について説明する。
【０００９】
第１実施形態・・図１〜図５
図１は本発明の第１実施形態の要部を示すブロック回路図であり、本発明の第１実施形態は、データ長を８×ｎビット（但し、ｎは整数）とするフレーム単位で伝送されてくるシリアルデータを８ビット幅のパラレルデータに変換して処理する場合に使用する同期パターン位置検出回路の例である。
【００１０】
図１中、ＤＥＴ８〜ＤＥＴ１はそれぞれ１ビットからなる同期パターン検出信号であり、同期パターン検出回路（図示せず）から出力されるものである。同期パターン検出信号ＤＥＴｙは、８ビット・パラレルデータの８ビット幅部分のｙビット目（２y-1 の位のビット）がフレームの先頭に位置する同期パターンの先頭ビット（フレームの先頭ビット）となっているか否かを示すものである。
【００１１】
但し、フレーム中のインフォメーション・ビットの部分は、任意のデータが配列されるので、インフォメーション・ビットの部分には、同期パターンと同一のパターンが存在する可能性がある。したがって、同期パターン検出信号ＤＥＴｙは、同期パターンのみならず、インフォメーション・ビット中の同期パターンと同一のパターンにも反応することになる。
【００１２】
本発明の第１実施形態では、同期パターン検出信号ＤＥＴｙ＝“１”の場合には、８ビット・パラレルデータの８ビット幅部分のｙビット目が同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットとなっていることを示し、同期パターン検出信号ＤＥＴｙ＝“０”の場合には、８ビット・パラレルデータの８ビット幅部分のｙビット目が同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットとなっていないことを示していることを前提としている。
【００１３】
また、ＳＩＴ８〜ＳＩＴ１はそれぞれ同期パターン検出信号ＤＥＴ８〜ＤＥＴ１の８ビット・パラレルデータの８ビット幅部分の位置を示す３ビットからなる同期パターン位置信号であり、ＳＩＴ８＝０００、ＳＩＴ７＝００１、ＳＩＴ６＝０１０、ＳＩＴ５＝０１１、ＳＩＴ４＝１００、ＳＩＴ３＝１０１、ＳＩＴ２＝１１０、ＳＩＴ１＝１１１である。
【００１４】
また、１−１〜１−４、２−１、２−２、３は階層的に接続された同一回路構成の選択回路であり、Ａは第１の入力端子群、Ｂは第２の入力端子群、Ｘは出力端子群である。
【００１５】
図２は選択回路１−１〜１−４、２−１、２−２、３の構成を示すブロック回路図である。図２中、Ａ１〜Ａ４は第１の入力端子群Ａをなす入力端子であり、Ａ１は同期パターン検出信号用の入力端子、Ａ２〜Ａ４は同期パターン位置信号用の入力端子である。また、Ｂ１〜Ｂ４は第２の入力端子群Ｂをなす入力端子であり、Ｂ１は同期パターン検出信号用の入力端子、Ｂ２〜Ｂ４は同期パターン位置信号用の入力端子である。また、Ｘ１〜Ｘ４は出力端子群Ｘをなす出力端子であり、Ｘ１は同期パターン検出信号用の出力端子、Ｘ２〜Ｘ４は同期パターン位置信号用の出力端子である。
【００１６】
また、４は入力端子Ａ１に入力する同期パターン検出信号ＤＥＴと入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴとをＯＲ処理してなる同期パターン検出信号ＤＥＴを出力するＯＲ回路である。
【００１７】
また、５は入力端子Ａ１に入力する同期パターン検出信号ＤＥＴと入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴとを比較する比較回路であり、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合、及び、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には“０”を出力し、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合には“１”を出力するものである。
【００１８】
なお、比較回路５は、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には“１”を出力するように構成しても何ら問題はない。
【００１９】
また、６は比較回路５の出力に制御されて、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴ又は入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴを選択する選択回路であり、比較回路５の出力＝“０”の場合には、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴを選択して出力し、比較回路５の出力＝“１”の場合には、入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴを選択して出力するように構成されたものである。
【００２０】
このように構成された選択回路１−１〜１−４、２−１、２−２、３においては、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合、及び、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴが選択され、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合には、入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴが選択される。
【００２１】
したがって、たとえば、図３に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８〜ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２２】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４となり、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８となる。この場合には、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“０”となるので、同期パターンは検出されなかったことになる。
【００２３】
また、たとえば、図４に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８、ＤＥＴ７＝“０”、ＤＥＴ６＝“１”、ＤＥＴ５〜ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２４】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４となり、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６となる。この場合には、８ビット・パラレルデータの８ビット幅部分の６ビット目に同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットがあることが分かる。
【００２５】
そこで、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６という結果を一定の周期で連続して得ることができた場合には、８ビット・パラレルデータの８ビット幅部分の６ビット目に同期パターンの先頭ビットが存在すると判定することができる。
【００２６】
これに対して、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６という結果を一定の周期で連続して得ることができない場合には、この結果は、インフォメーション・ビット中の同期パターンと同一のパターンを検出したものと判定することができる。
【００２７】
また、たとえば、図５に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８＝“１”、ＤＥＴ７〜ＤＥＴ４＝“０”、ＤＥＴ３＝“１”、ＤＥＴ２、ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ３、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２８】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ３となり、選択回路３から出力する同期パターン検出信号＝“１”、同期パターン位置信号＝ＳＩＴ８となる。この場合、８ビット・パラレルデータの８ビット幅部分の８ビット目に同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットがあることが分かる。
【００２９】
そこで、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８という結果を一定の周期で連続して得ることができた場合には、８ビット・パラレルデータの８ビット幅部分の８ビット目に同期パターンの先頭ビットが存在すると判定することができる。
【００３０】
これに対して、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８という結果を一定の周期で連続して得ることができない場合には、この結果は、インフォメーション・ビット中の同期パターンと同一のパターンを検出したものと判定することができる。
【００３１】
なお、本発明の第１実施形態においては、同期パターン検出信号の検出の優先順位は、選択回路１−１〜１−４、２−１、２−２、３の特性上、ＤＥＴ８＞ＤＥＴ７＞・・・＞ＤＥＴ２＞ＤＥＴ１となっているが、同期パターン検出信号に検出の優先順位を付けておかないと、同期パターン検出信号ＤＥＴ８〜１の中に“１”（同期パターン検出値）となるものが複数個ある場合、同期パターンの検出が不可能となるからである。
【００３２】
このように、本発明の第１実施形態によれば、データ長を８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを８ビット幅のパラレルデータに変換して処理する場合、選択回路１−１〜１−４、２−１、２−２、３を３段に階層化して接続するだけで、同期パターン検出値（“１”）を示している同期パターン検出信号及びこれに対応する同期パターン位置信号をトーナメント方式によって選択することができるので、８ビット・パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【００３３】
第２実施形態・・図６
図６は本発明の第２実施形態の要部を示すブロック回路図であり、本発明の第２実施形態は、データ長を１２８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを１２８ビット幅のパラレルデータに変換して処理する場合に使用する同期パターン位置検出回路の例である。
【００３４】
図６中、ＤＥＴ１２８〜ＤＥＴ１はそれぞれ１ビットからなる同期パターン検出信号、ＳＩＴ１２８〜ＳＩＴ１はそれぞれ同期パターン検出信号ＤＥＴ１２８〜ＤＥＴ１の１２８ビット・パラレルデータの１２８ビット幅部分の位置を示す７ビットからなる同期パターン位置信号であり、この例の場合も、同期パターン検出信号ＤＥＴｚの同期パターン検出値は“１”である。
【００３５】
また、７−１、７−２、７−６３、７−６４、８−１、８−２、８−３２、９−１、９−２、９−１６、１０−１、１０−２、１０−８、１１−１、１１−４、１２−１、１２−２、１３は同一回路構成の選択回路であり、図２に示すように構成されるものである。なお、選択回路７−２、７−６３間に配置される選択回路７−３〜７−６２と、選択回路８−２、８−３２間に配置される選択回路８−３〜８−３１と、選択回路９−２、９−１６間に配置される選択回路９−３〜９−１５と、選択回路１０−２、１０−８間に配置される選択回路１０−３〜１０−７と、選択回路１１−１、１１−４間に配置される選択回路１１−２、１１−３は、図示を省略してる。
【００３６】
本発明の第２実施形態によれば、データ長を１２８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを１２８ビット幅のパラレルデータに変換して処理する場合、選択回路７−１〜７−６４、８−１〜８−３２、９−１〜９−１６、１０−１〜１０−８、１１−１〜１１−４、１２−１、１２−２、１３を７段に階層化して接続するだけで、同期パターン検出値（“１”）を示している同期パターン検出信号及びこれに対応する同期パターン位置信号をトーナメント方式によって選択することができるので、１２８ビット・パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【００３７】
なお、本発明によれば、データ長を２m ×ｎビットとするフレーム単位で伝送されてくるシリアルデータを２m ビット幅（但し、ｍは２以上の整数）にパラレル化して処理する場合には、［２m-1 ＋２m-2 ＋・・・＋１］個の図２に示す選択回路をｍ段に階層化して接続すれば足りる。
【００３８】
【発明の効果】
以上のように、本発明によれば、階層的に接続している選択回路によって、同期パターン検出値を示している同期パターン検出信号及びこれに対応する同期パターン位置信号の選択をトーナメント方式によって行うことができるので、パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示すブロック回路図である。
【図２】本発明の第１実施形態が備える選択回路の構成を示すブロック回路図である。
【図３】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図４】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図５】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図６】本発明の第２実施形態の要部を示すブロック回路図である。
【符号の説明】
ＤＥＴ 同期パターン検出信号
ＳＩＴ 同期パターン位置信号
１−１〜１−４、２−１、２−２、３ 選択回路
【発明の属する技術分野】
本発明は、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータ上における同期パターンの位置を検出する同期パターン位置検出回路に関する。
【０００２】
フレーム単位で伝送されてくるシリアルデータを所定のビット幅にパラレル化して処理する場合、シリアルデータのパラレルデータへの変換がフレームの先頭を基準に行われていない場合には、フレームの先頭ビットのパラレルデータ上の位置を知るために、フレームの先頭に位置する同期パターンのパラレルデータ上の位置を検出する必要がある。
【０００３】
【従来の技術】
従来、この種の同期パターン位置検出回路として、同期パターン検出値を示している同期パターン検出信号よりも優先順位の低い同期パターン検出信号をマスクする、いわゆるプライオリティ・エンコード回路を使用したものが知られている。
【０００４】
【発明が解決しようとする課題】
従来の同期パターン位置検出回路においては、同期パターン検出値を示している同期パターン検出信号よりも優先順位の低い同期パターン検出信号をマスクするために必要なゲート回路の段数がパラレルデータの幅部分のビット数と同じだけ必要となるため、遅延時間が増加し、同期パターンのパラレルデータ上の位置の検出を高速に行うことができないという問題点があった。
【０００５】
本発明は、かかる点に鑑み、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータ上における同期パターンの位置検出を高速に行うことができるようにした同期パターン位置検出回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、フレーム単位で伝送されてくるシリアルデータをパラレル化してなるパラレルデータの幅部分の各ビットがフレームの先頭ビットであるか否かを検出してなる複数の同期パターン検出信号と、各同期パターン検出信号の位置を示す複数の同期パターン位置信号とをパラレルに入力し、同期パターンのパラレルデータ上の位置を検出する同期パターン位置検出回路であって、第１、第２の同期パターン検出信号入力手段と、第１、第２の同期パターン位置信号入力手段とを有し、第１の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合、及び、第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号が共に同期パターン検出値を示している場合には、第１の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力し、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合には、第２の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力すると共に、第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号をＯＲ処理してなる同期パターン検出信号を出力する選択回路を、入力する複数の同期パターン検出信号及び同期パターン位置信号に対応させて階層的に接続している部分を含んでいるというものである。
【０００７】
本発明によれば、階層的に接続している選択回路によって、同期パターン検出値を示している同期パターン検出信号及びこれに対応する同期パターン位置信号の選択をトーナメント方式で行うことができる。
【０００８】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の第１実施形態及び第２実施形態について説明する。
【０００９】
第１実施形態・・図１〜図５
図１は本発明の第１実施形態の要部を示すブロック回路図であり、本発明の第１実施形態は、データ長を８×ｎビット（但し、ｎは整数）とするフレーム単位で伝送されてくるシリアルデータを８ビット幅のパラレルデータに変換して処理する場合に使用する同期パターン位置検出回路の例である。
【００１０】
図１中、ＤＥＴ８〜ＤＥＴ１はそれぞれ１ビットからなる同期パターン検出信号であり、同期パターン検出回路（図示せず）から出力されるものである。同期パターン検出信号ＤＥＴｙは、８ビット・パラレルデータの８ビット幅部分のｙビット目（２y-1 の位のビット）がフレームの先頭に位置する同期パターンの先頭ビット（フレームの先頭ビット）となっているか否かを示すものである。
【００１１】
但し、フレーム中のインフォメーション・ビットの部分は、任意のデータが配列されるので、インフォメーション・ビットの部分には、同期パターンと同一のパターンが存在する可能性がある。したがって、同期パターン検出信号ＤＥＴｙは、同期パターンのみならず、インフォメーション・ビット中の同期パターンと同一のパターンにも反応することになる。
【００１２】
本発明の第１実施形態では、同期パターン検出信号ＤＥＴｙ＝“１”の場合には、８ビット・パラレルデータの８ビット幅部分のｙビット目が同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットとなっていることを示し、同期パターン検出信号ＤＥＴｙ＝“０”の場合には、８ビット・パラレルデータの８ビット幅部分のｙビット目が同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットとなっていないことを示していることを前提としている。
【００１３】
また、ＳＩＴ８〜ＳＩＴ１はそれぞれ同期パターン検出信号ＤＥＴ８〜ＤＥＴ１の８ビット・パラレルデータの８ビット幅部分の位置を示す３ビットからなる同期パターン位置信号であり、ＳＩＴ８＝０００、ＳＩＴ７＝００１、ＳＩＴ６＝０１０、ＳＩＴ５＝０１１、ＳＩＴ４＝１００、ＳＩＴ３＝１０１、ＳＩＴ２＝１１０、ＳＩＴ１＝１１１である。
【００１４】
また、１−１〜１−４、２−１、２−２、３は階層的に接続された同一回路構成の選択回路であり、Ａは第１の入力端子群、Ｂは第２の入力端子群、Ｘは出力端子群である。
【００１５】
図２は選択回路１−１〜１−４、２−１、２−２、３の構成を示すブロック回路図である。図２中、Ａ１〜Ａ４は第１の入力端子群Ａをなす入力端子であり、Ａ１は同期パターン検出信号用の入力端子、Ａ２〜Ａ４は同期パターン位置信号用の入力端子である。また、Ｂ１〜Ｂ４は第２の入力端子群Ｂをなす入力端子であり、Ｂ１は同期パターン検出信号用の入力端子、Ｂ２〜Ｂ４は同期パターン位置信号用の入力端子である。また、Ｘ１〜Ｘ４は出力端子群Ｘをなす出力端子であり、Ｘ１は同期パターン検出信号用の出力端子、Ｘ２〜Ｘ４は同期パターン位置信号用の出力端子である。
【００１６】
また、４は入力端子Ａ１に入力する同期パターン検出信号ＤＥＴと入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴとをＯＲ処理してなる同期パターン検出信号ＤＥＴを出力するＯＲ回路である。
【００１７】
また、５は入力端子Ａ１に入力する同期パターン検出信号ＤＥＴと入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴとを比較する比較回路であり、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合、及び、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には“０”を出力し、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合には“１”を出力するものである。
【００１８】
なお、比較回路５は、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には“１”を出力するように構成しても何ら問題はない。
【００１９】
また、６は比較回路５の出力に制御されて、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴ又は入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴを選択する選択回路であり、比較回路５の出力＝“０”の場合には、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴを選択して出力し、比較回路５の出力＝“１”の場合には、入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴを選択して出力するように構成されたものである。
【００２０】
このように構成された選択回路１−１〜１−４、２−１、２−２、３においては、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“１”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合、及び、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“０”の場合には、入力端子Ａ２〜Ａ４に入力する同期パターン位置信号ＳＩＴが選択され、入力端子Ａ１に入力する同期パターン検出信号ＤＥＴ＝“０”、入力端子Ｂ１に入力する同期パターン検出信号ＤＥＴ＝“１”の場合には、入力端子Ｂ２〜Ｂ４に入力する同期パターン位置信号ＳＩＴが選択される。
【００２１】
したがって、たとえば、図３に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８〜ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２２】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４となり、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８となる。この場合には、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“０”となるので、同期パターンは検出されなかったことになる。
【００２３】
また、たとえば、図４に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８、ＤＥＴ７＝“０”、ＤＥＴ６＝“１”、ＤＥＴ５〜ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２４】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ４となり、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６となる。この場合には、８ビット・パラレルデータの８ビット幅部分の６ビット目に同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットがあることが分かる。
【００２５】
そこで、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６という結果を一定の周期で連続して得ることができた場合には、８ビット・パラレルデータの８ビット幅部分の６ビット目に同期パターンの先頭ビットが存在すると判定することができる。
【００２６】
これに対して、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６という結果を一定の周期で連続して得ることができない場合には、この結果は、インフォメーション・ビット中の同期パターンと同一のパターンを検出したものと判定することができる。
【００２７】
また、たとえば、図５に示すように、同期パターン検出回路から出力する同期パターン検出信号ＤＥＴ８＝“１”、ＤＥＴ７〜ＤＥＴ４＝“０”、ＤＥＴ３＝“１”、ＤＥＴ２、ＤＥＴ１＝“０”の場合には、選択回路１−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路１−２から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ６、選択回路１−３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ３、選択回路１−４から出力する同期パターン検出信号ＤＥＴ＝“０”、同期パターン位置信号ＳＩＴ＝ＳＩＴ２となる。
【００２８】
したがって、また、選択回路２−１から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８、選択回路２−２から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ３となり、選択回路３から出力する同期パターン検出信号＝“１”、同期パターン位置信号＝ＳＩＴ８となる。この場合、８ビット・パラレルデータの８ビット幅部分の８ビット目に同期パターンの先頭ビット又は同期パターンと同一のパターンの先頭ビットがあることが分かる。
【００２９】
そこで、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８という結果を一定の周期で連続して得ることができた場合には、８ビット・パラレルデータの８ビット幅部分の８ビット目に同期パターンの先頭ビットが存在すると判定することができる。
【００３０】
これに対して、選択回路３から出力する同期パターン検出信号ＤＥＴ＝“１”、同期パターン位置信号ＳＩＴ＝ＳＩＴ８という結果を一定の周期で連続して得ることができない場合には、この結果は、インフォメーション・ビット中の同期パターンと同一のパターンを検出したものと判定することができる。
【００３１】
なお、本発明の第１実施形態においては、同期パターン検出信号の検出の優先順位は、選択回路１−１〜１−４、２−１、２−２、３の特性上、ＤＥＴ８＞ＤＥＴ７＞・・・＞ＤＥＴ２＞ＤＥＴ１となっているが、同期パターン検出信号に検出の優先順位を付けておかないと、同期パターン検出信号ＤＥＴ８〜１の中に“１”（同期パターン検出値）となるものが複数個ある場合、同期パターンの検出が不可能となるからである。
【００３２】
このように、本発明の第１実施形態によれば、データ長を８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを８ビット幅のパラレルデータに変換して処理する場合、選択回路１−１〜１−４、２−１、２−２、３を３段に階層化して接続するだけで、同期パターン検出値（“１”）を示している同期パターン検出信号及びこれに対応する同期パターン位置信号をトーナメント方式によって選択することができるので、８ビット・パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【００３３】
第２実施形態・・図６
図６は本発明の第２実施形態の要部を示すブロック回路図であり、本発明の第２実施形態は、データ長を１２８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを１２８ビット幅のパラレルデータに変換して処理する場合に使用する同期パターン位置検出回路の例である。
【００３４】
図６中、ＤＥＴ１２８〜ＤＥＴ１はそれぞれ１ビットからなる同期パターン検出信号、ＳＩＴ１２８〜ＳＩＴ１はそれぞれ同期パターン検出信号ＤＥＴ１２８〜ＤＥＴ１の１２８ビット・パラレルデータの１２８ビット幅部分の位置を示す７ビットからなる同期パターン位置信号であり、この例の場合も、同期パターン検出信号ＤＥＴｚの同期パターン検出値は“１”である。
【００３５】
また、７−１、７−２、７−６３、７−６４、８−１、８−２、８−３２、９−１、９−２、９−１６、１０−１、１０−２、１０−８、１１−１、１１−４、１２−１、１２−２、１３は同一回路構成の選択回路であり、図２に示すように構成されるものである。なお、選択回路７−２、７−６３間に配置される選択回路７−３〜７−６２と、選択回路８−２、８−３２間に配置される選択回路８−３〜８−３１と、選択回路９−２、９−１６間に配置される選択回路９−３〜９−１５と、選択回路１０−２、１０−８間に配置される選択回路１０−３〜１０−７と、選択回路１１−１、１１−４間に配置される選択回路１１−２、１１−３は、図示を省略してる。
【００３６】
本発明の第２実施形態によれば、データ長を１２８×ｎビットとするフレーム単位で伝送されてくるシリアルデータを１２８ビット幅のパラレルデータに変換して処理する場合、選択回路７−１〜７−６４、８−１〜８−３２、９−１〜９−１６、１０−１〜１０−８、１１−１〜１１−４、１２−１、１２−２、１３を７段に階層化して接続するだけで、同期パターン検出値（“１”）を示している同期パターン検出信号及びこれに対応する同期パターン位置信号をトーナメント方式によって選択することができるので、１２８ビット・パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【００３７】
なお、本発明によれば、データ長を２m ×ｎビットとするフレーム単位で伝送されてくるシリアルデータを２m ビット幅（但し、ｍは２以上の整数）にパラレル化して処理する場合には、［２m-1 ＋２m-2 ＋・・・＋１］個の図２に示す選択回路をｍ段に階層化して接続すれば足りる。
【００３８】
【発明の効果】
以上のように、本発明によれば、階層的に接続している選択回路によって、同期パターン検出値を示している同期パターン検出信号及びこれに対応する同期パターン位置信号の選択をトーナメント方式によって行うことができるので、パラレルデータ上における同期パターンの位置検出を高速に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示すブロック回路図である。
【図２】本発明の第１実施形態が備える選択回路の構成を示すブロック回路図である。
【図３】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図４】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図５】本発明の第１実施形態の動作を説明するためのブロック回路図である。
【図６】本発明の第２実施形態の要部を示すブロック回路図である。
【符号の説明】
ＤＥＴ 同期パターン検出信号
ＳＩＴ 同期パターン位置信号
１−１〜１−４、２−１、２−２、３ 選択回路
Claims (1)
- 複数の同期パターン検出信号と、各同期パターン検出信号の位置を示す複数の同期パターン位置信号とをパラレルに入力し、同期パターンのパラレルデータ上の位置を検出する同期パターン位置検出回路であって、
第１、第２の同期パターン検出信号入力手段と、第１、第２の同期パターン位置信号入力手段とを有し、前記第１の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合、及び、前記第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号が共に同期パターン検出値を示している場合には、前記第１の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力し、前記第２の同期パターン検出信号入力手段に入力する同期パターン検出信号のみが同期パターン検出値を示している場合には、前記第２の同期パターン位置信号入力手段に入力する同期パターン位置信号を選択して出力すると共に、前記第１、第２の同期パターン検出信号入力手段に入力する同期パターン検出信号をＯＲ処理してなる同期パターン検出信号を出力する選択回路を前記複数の同期パターン検出信号及び前記複数の同期パターン位置信号に対応させて階層的に接続している部分を含んでいることを特徴とする同期パターン位置検出回路。
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